JPH0522089A - Data processing signal generating circuit - Google Patents
Data processing signal generating circuitInfo
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- JPH0522089A JPH0522089A JP14856191A JP14856191A JPH0522089A JP H0522089 A JPH0522089 A JP H0522089A JP 14856191 A JP14856191 A JP 14856191A JP 14856191 A JP14856191 A JP 14856191A JP H0522089 A JPH0522089 A JP H0522089A
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- processing
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- processing signal
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明はネットワークの伝送デー
タを処理するための処理信号を生成するデータ処理信号
生成回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data processing signal generating circuit for generating a processing signal for processing transmission data of a network.
【0002】[0002]
【従来の技術】従来、ネットワーク、特にローカル・エ
リア・ネットワークの伝送データを伝送する方式には、
伝送データの1論理ビットを2つの小ビット区間に分け
て、処理するマンチェスタ方式がある。上記マンチェス
タ方式では、伝送データを処理する場合、基本的な処理
信号として、伝送データの存在している期間を示す信号
が必要となることがあり、上記処理信号は、伝送データ
の最初の部分でハイレベルになり、最後の部分でローレ
ベルになって、伝送データの存在している期間を示して
いた。この処理信号を生成する回路としては、入力信号
に対して立ち上がり時間の遅い積分回路又は単安定マル
チバイブレータを用い、例えば図3に示すように、伝送
データ(図3(a) 参照)を上記回路に入力させて、単一
の一定信号(図3(b) 参照)に変換し、その後ロジック
回路で波形整形して、図3(c) に示すような処理信号を
生成していた。2. Description of the Related Art Conventionally, a method for transmitting transmission data of a network, particularly a local area network,
There is a Manchester system in which one logical bit of transmission data is divided into two small bit sections and processed. In the Manchester method, when processing transmission data, a signal indicating a period in which the transmission data exists may be required as a basic processing signal. The processing signal is the first part of the transmission data. It became high level, and at the last part it became low level, indicating the period during which the transmission data existed. An integrator circuit or a monostable multivibrator whose rise time is slow for the input signal is used as a circuit for generating this processed signal. For example, as shown in FIG. 3, transmission data (see FIG. 3 (a)) is transferred to the above circuit. To a single constant signal (see FIG. 3 (b)) and then waveform shaping by a logic circuit to generate a processed signal as shown in FIG. 3 (c).
【0003】[0003]
【発明が解決しようとする課題】ところが、上述した信
号生成回路では、コンデンサと抵抗の時定数を使って信
号を生成しているため、上記生成される信号波形(図3
(c) 参照)は、上記時定数のばらつきや温度変化等に影
響されて、その立ち上がり時間と立ち下がり時間のばら
つく範囲が大きくなるという問題点があった。However, since the signal generating circuit described above generates a signal by using the time constants of the capacitor and the resistor, the generated signal waveform (see FIG. 3).
(see (c)) has a problem that the range of variation in the rise time and the fall time becomes large due to the influence of the variation of the time constant and the temperature change.
【0004】本発明は、上記問題点に鑑みなされたもの
で、処理信号の立ち上がり時間や立ち下がり時間のずれ
が少ないデータ処理信号生成回路を提供することを目的
とする。The present invention has been made in view of the above problems, and an object of the present invention is to provide a data processing signal generation circuit in which the deviation of the rising time and the falling time of the processing signal is small.
【0005】[0005]
【課題を解決するための手段】本発明は、上記問題点に
鑑みなされたもので、伝送データを処理するための処理
信号を生成するデータ処理信号生成回路において、前記
伝送データの印加に対して出力信号を生成する第1の信
号生成手段と、前記第1の信号生成手段からの出力信号
に応じて前記伝送データ所定番目の信号をトリガして前
記処理信号を生成する第2の信号生成手段と、前記第2
の信号生成手段からの処理信号と伝送データに応じてク
リア状態が解除され、一定クロックをカウントし、該カ
ウント値が所定値になると前記第1及び第2の信号生成
手段をクリアにする計数手段とを具えたデータ処理信号
生成回路が提供される。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems, and in a data processing signal generation circuit for generating a processing signal for processing transmission data, the transmission data is applied to the data processing signal generation circuit. First signal generating means for generating an output signal, and second signal generating means for triggering the predetermined signal of the transmission data in response to the output signal from the first signal generating means to generate the processed signal. And the second
The clearing state is released according to the processed signal from the signal generating means and the transmission data, a constant clock is counted, and when the count value reaches a predetermined value, the counting means clears the first and second signal generating means. A data processing signal generation circuit comprising:
【0006】[0006]
【作用】第1の信号生成手段により、伝送データを検出
した旨を示す出力信号を生成し、第2の信号生成手段に
より、上記伝送データの、例えば2番目の信号のパルス
エッジから処理信号の生成を始める。第2の信号生成手
段からの処理信号と伝送データによってなされる計数手
段のクリア解除の期間は、伝送データの存在する期間な
ので、計数手段は、伝送データが存在しなくなった後、
第1及び第2の信号生成手段をクリアにして処理信号の
生成を終了させる。The first signal generating means generates the output signal indicating that the transmission data is detected, and the second signal generating means generates the processed signal from the pulse edge of the second signal of the transmission data, for example. Start generation. Since the clearing period of the counting means, which is made by the processed signal from the second signal generating means and the transmission data, is the period in which the transmission data exists, the counting means, after the transmission data disappears,
The first and second signal generating means are cleared to end the generation of the processed signal.
【0007】従って、処理信号の出力を第2の信号生成
手段の出力にとれば、伝送データの入力期間に処理信号
を出力することができる。Therefore, if the output of the processed signal is the output of the second signal generating means, the processed signal can be output during the input period of the transmission data.
【0008】[0008]
【実施例】本発明の実施例を図1乃至図2の図面に基づ
き説明する。図1は、マンチェスタ方式を用いた本発明
に係るデータ処理信号生成回路を示す図である。図にお
いて、第1のフリップフロップ11は、伝送データTD
をトリガ入力として、出力端子Qから信号cを第2のフ
リップフロップ12の入力端子Dに出力する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT An embodiment of the present invention will be described with reference to the drawings of FIGS. FIG. 1 is a diagram showing a data processing signal generation circuit according to the present invention using the Manchester method. In the figure, the first flip-flop 11 has transmission data TD
Is used as a trigger input, and the signal c is output from the output terminal Q to the input terminal D of the second flip-flop 12.
【0009】第2のフリップフロップ12は、第1のフ
リップフロップ11からの出力信号cで、入力端子Sに
入力する伝送データTDをトリガとし出力端子Qからア
ンド回路13に出力する。この出力端子Qからの出力信
号RDは、伝送データTDの入力期間を示し、伝送デー
タを処理するための基準となる処理信号であり、本実施
例の第2のフリップフロップ12は、第1のフリップフ
ロップ11の出力信号cに対し、伝送データの先頭から
2番目の信号のパルスエッジに対応して処理信号の出力
を開始するように構成されている。なお、処理信号の出
力開始時期は、上記伝送データの2番目の信号のパルス
エッジからに限らず、任意に設定することが可能であ
る。The second flip-flop 12 outputs the output signal c from the first flip-flop 11 to the AND circuit 13 from the output terminal Q by using the transmission data TD input to the input terminal S as a trigger. The output signal RD from the output terminal Q is a processing signal which indicates the input period of the transmission data TD and serves as a reference for processing the transmission data, and the second flip-flop 12 of the present embodiment is the first flip-flop 12. With respect to the output signal c of the flip-flop 11, the output of the processing signal is started in response to the pulse edge of the second signal from the beginning of the transmission data. The output start timing of the processed signal is not limited to the pulse edge of the second signal of the transmission data, but can be set arbitrarily.
【0010】アンド回路13には、上記第2のフリップ
フロップ12からの出力信号RDの他、伝送データTD
が入力しており、アンド回路13は、両信号がハイレベ
ルの時、クリア解除信号eをカウンタ回路14に出力し
ている。アンド回路13の出力は、伝送データが存在し
ない場合には、ローレベルの状態になっており、ハイレ
ベルの伝送データが存在すると、ハイレベルの状態にな
る。The AND circuit 13 receives the transmission data TD in addition to the output signal RD from the second flip-flop 12.
, And the AND circuit 13 outputs the clear cancellation signal e to the counter circuit 14 when both signals are at the high level. The output of the AND circuit 13 is in a low level state when there is no transmission data, and is in a high level state when there is high level transmission data.
【0011】カウンタ回路14は、アンド回路13の出
力がローレベル状態の場合には、カウントがクリアされ
た状態にあり、アンド回路13の出力がハイレベル状態
の場合には、クリアが解除され、クロック信号aを取り
込んで、カウントを開始し、例えばt4 時間後にハイレ
ベルの出力信号fをノット回路15を介して第1及び第
2のフリップフロップ11,12に出力し、フリップフ
ロップ11,12をクリアさせる。The counter circuit 14 is in the state where the count is cleared when the output of the AND circuit 13 is in the low level state, and is cleared when the output of the AND circuit 13 is in the high level state. The clock signal a is taken in, counting is started, and a high-level output signal f is output to the first and second flip-flops 11 and 12 via the knot circuit 15 after, for example, t 4 hours, and the flip-flops 11 and 12 are output. To clear.
【0012】次に上記データ処理信号生成回路の動作に
ついて図2の図面に基づき説明する。図2は、伝送デー
タ(図2(b) 参照)が入力した場合の各部の波形図であ
る。なお、上記伝送データの先頭ビットは、例えば同期
用のビットであり、後尾ビットのハイレベル状態は、例
えば伝送データの終了を示す特別のものである。Next, the operation of the data processing signal generation circuit will be described with reference to the drawing of FIG. FIG. 2 is a waveform diagram of each part when the transmission data (see FIG. 2B) is input. The leading bit of the transmission data is, for example, a synchronization bit, and the high level state of the tail bit is a special one indicating the end of the transmission data.
【0013】まず、第1のフリップフロップ11は、伝
送データTDが入力すると、図2(c) に示す波形の出力
信号cを第2のフリップフロップ12に出力し、第2の
フリップフロップ12では、伝送データTDが入力する
と、上記伝送データの先頭信号(同期用)の次の信号に
おけるパルスエッジから処理信号RD(図2(d) 参照)
をアンド回路13に出力する。First, when the transmission data TD is input, the first flip-flop 11 outputs the output signal c having the waveform shown in FIG. 2 (c) to the second flip-flop 12, which then , When the transmission data TD is input, the processing signal RD is started from the pulse edge in the signal next to the first signal (for synchronization) of the transmission data (see FIG. 2 (d)).
Is output to the AND circuit 13.
【0014】処理信号RDが入力すると、アンド回路1
3の出力は、図2(e) に示すような波形の信号eにな
り、上記信号eがハイレベルの時、カウンタ回路14
は、クリア解除され、外部からのクロックaを取り込ん
で、カウントを開始し、t4 時間後にハイレベルの出力
信号f(図2(f) 参照)をノット回路15を介して第1
及び第2のフリップフロップ12に出力する。上記出力
信号fが入力すると、第2のフリップフロップ12はク
リアされ、出力信号RDをローレベルにすることができ
る。また、伝送データTD又は処理信号RDが、入力し
ない、もしくはローレベルの状態の場合には、アンド回
路13の出力信号eは、ローレベルとなり、カウンタ回
路14は、上記出力信号eによってクリア状態が維持さ
れる。When the processed signal RD is input, the AND circuit 1
The output of 3 becomes a signal e having a waveform as shown in FIG. 2 (e). When the signal e is at high level, the counter circuit 14
Is cleared, fetches the clock a from the outside, starts counting, and outputs the high level output signal f (see FIG. 2 (f)) through the knot circuit 15 after t 4 hours.
And to the second flip-flop 12. When the output signal f is input, the second flip-flop 12 is cleared and the output signal RD can be set to the low level. Further, when the transmission data TD or the processing signal RD is not input or is in the low level state, the output signal e of the AND circuit 13 becomes the low level, and the counter circuit 14 is cleared by the output signal e. Maintained.
【0015】また、伝送データの代わりにノイズによる
単一パルス信号が入力した場合には、第2のフリップフ
ロップ12では、出力端子Qはローレベル状態を維持す
るので、処理信号RDは出力されず、単一パルス信号に
よる処理信号の発生を防ぐことができる。従って、本実
施例では、処理信号の出力を第2のフリップフロップ1
2の出力に設定すれば、処理信号の発生及び停止時間
は、フリップフロップ、カウンタ等のロジック回路の遅
延時間によって決定され、これによりマンチェスタ方式
の伝送データが存在しなくなった場合、処理信号を所定
時間後にローレベルにできるので、処理信号を長期間ハ
イレベルの状態にすることがなくなってその時間ずれは
小さく安定したものになり、伝送データの入力期間に適
応させて処理信号を出力することができる。また、第2
のフリップフロップ12は、伝送データの先頭から2番
目のパルスエッジから処理信号の出力を始めるので、ノ
イズ等による単一パルス信号が入力した場合には、処理
信号の出力を防ぐことができる。Further, when a single pulse signal due to noise is input instead of the transmission data, the output terminal Q of the second flip-flop 12 maintains the low level state, so that the processing signal RD is not output. It is possible to prevent the generation of the processing signal by the single pulse signal. Therefore, in this embodiment, the output of the processed signal is output to the second flip-flop 1
If the output is set to 2, the generation and stop time of the processed signal is determined by the delay time of the logic circuit such as the flip-flop and the counter, and when the transmission data of the Manchester system is no longer present, the processed signal is set to the predetermined value. Since it can be set to the low level after a certain period of time, the processed signal is not kept in the high level for a long period of time, and the time lag is small and stable, so that the processed signal can be output according to the input period of the transmission data. it can. Also, the second
Since the flip-flop 12 starts outputting the processed signal from the second pulse edge from the beginning of the transmission data, the output of the processed signal can be prevented when a single pulse signal due to noise or the like is input.
【0016】[0016]
【発明の効果】以上説明したように、本発明では、伝送
データを処理するための処理信号を生成するデータ処理
信号生成回路において、前記伝送データの印加に対して
出力信号を生成する第1の信号生成手段と、前記第1の
信号生成手段からの出力信号に応じて前記伝送データ所
定番目の信号をトリガして前記処理信号を生成する第2
の信号生成手段と、前記第2の信号生成手段からの処理
信号と伝送データに応じてクリア状態が解除され、一定
クロックをカウントし、該カウント値が所定値になると
前記第1及び第2の信号生成手段をクリアにする計数手
段とを具えたので、処理信号の出力を第2の信号生成手
段の出力にとれば、処理信号の立ち上がり時間や立ち下
がり時間のずれを少なくすることができる。As described above, according to the present invention, in the data processing signal generating circuit for generating the processing signal for processing the transmission data, the first signal for generating the output signal in response to the application of the transmission data is provided. A second signal generating means, and a second signal for generating the processed signal by triggering the predetermined signal of the transmission data according to the output signal from the first signal generating means.
Of the signal generating means and the processing signal and the transmission data from the second signal generating means, the clear state is released, a constant clock is counted, and when the count value reaches a predetermined value, the first and second Since the counting means for clearing the signal generating means is provided, if the output of the processed signal is the output of the second signal generating means, it is possible to reduce the deviation between the rising time and the falling time of the processed signal.
【図1】マンチェスタ方式を用いた本発明に係るデータ
処理信号生成回路を示す図である。FIG. 1 is a diagram showing a data processing signal generation circuit according to the present invention using a Manchester system.
【図2】伝送データを入力した場合の図1に示したデー
タ処理信号生成回路の各部における波形図である。FIG. 2 is a waveform diagram in each part of the data processing signal generation circuit shown in FIG. 1 when transmission data is input.
【図3】伝送データを入力した場合の従来例における波
形図である。FIG. 3 is a waveform diagram in a conventional example when transmission data is input.
11,12 フリップフロップ 13 アンド回路 14 カウンタ回路 15 ノット回路 TD 伝送データ RD 処理信号 11, 12 Flip-flop 13 AND circuit 14 Counter circuit 15 Not circuit TD Transmission data RD Processing signal
Claims (1)
生成するデータ処理信号生成回路において、前記伝送デ
ータの印加に対して出力信号を生成する第1の信号生成
手段と、前記第1の信号生成手段からの出力信号に応じ
て前記伝送データ所定番目の信号をトリガして前記処理
信号を生成する第2の信号生成手段と、前記第2の信号
生成手段からの処理信号と伝送データに応じてクリア状
態が解除され、一定クロックをカウントし、該カウント
値が所定値になると前記第1及び第2の信号生成手段を
クリアにする計数手段とを具え、前記伝送データの入力
期間を示す前記処理信号を生成することを特徴とするデ
ータ処理信号生成回路。Claim: What is claimed is: 1. A data processing signal generation circuit for generating a processing signal for processing transmission data, comprising: first signal generation means for generating an output signal in response to the application of the transmission data. A second signal generating means for generating the processing signal by triggering the predetermined signal of the transmission data according to the output signal from the first signal generating means, and the processing from the second signal generating means The clear data is released according to the signal and the transmission data, counts a fixed clock, and counts means for clearing the first and second signal generating means when the count value reaches a predetermined value. A data processing signal generation circuit, which generates the processing signal indicating the input period of.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14856191A JPH0522089A (en) | 1991-06-20 | 1991-06-20 | Data processing signal generating circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14856191A JPH0522089A (en) | 1991-06-20 | 1991-06-20 | Data processing signal generating circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0522089A true JPH0522089A (en) | 1993-01-29 |
Family
ID=15455510
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14856191A Pending JPH0522089A (en) | 1991-06-20 | 1991-06-20 | Data processing signal generating circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0522089A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1990002769A1 (en) * | 1988-09-06 | 1990-03-22 | Idemitsu Petrochemical Company Limited | Branched polycarbonate and process for its production |
-
1991
- 1991-06-20 JP JP14856191A patent/JPH0522089A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1990002769A1 (en) * | 1988-09-06 | 1990-03-22 | Idemitsu Petrochemical Company Limited | Branched polycarbonate and process for its production |
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