JPH05219037A - 独立同期型シリアルデータ通信装置 - Google Patents

Abstract

(57)【要約】 【目的】ベーシック・モードであれハイブリッド・モー
ドであれ、ただ１つのバッファを通じてプリアンブルの
長さを好適に制御し、ひいてはネットワーク中を伝送さ
れるデータを、如何なる場合も良好に保全することので
きる独立同期型シリアルデータ通信装置を提供する。 【構成】入力されるプリアンブルの長さが規定長よりも
長い場合に、バッファの使用率を優先させてこれが５０
％に近づくようプリアンブルを読み捨て、逆に同プリア
ンブルの長さが規定長よりも短い場合には、プリアンブ
ル長の補正を優先させつつ、その範囲でバッファ使用率
が５０％に近づくよう、プリアンブルを増すか、或いは
プリアンブルを読み捨てるにしてもその割合を減らす制
御（ベーシック・モード時）、及び入力されるプリアン
ブルの長さが増す方向、或いは減らす方向に同じ方向で
調整済みであると判断された場合に、当該データ（サイ
クル）についてのプリアンブル長の調整を控える制御
（ハイブリッド・モード時）を、その都度検出される通
信モードに応じて切り替える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、通信ネットワーク中
を非同期にて、若しくは同期及び非同期にて伝送される
シリアルデータを、該ネットワークに接続される各局毎
に独立したクロック周波数に基づき独立同期にて通信す
る独立同期型シリアルデータ通信装置に関し、特に上記
シリアルデータに補助データとして付加されるプリアン
ブルの長さをいかなる場合も常に好適に制御して、その
伝送されるデータを良好に保全する装置の具現に関す
る。

【０００２】

【従来の技術】一般に、通信ネットワークに接続される
ほとんどの送受信回路は、入力が現れてから有効な出力
が出るまでに数ビット時間かかるため、通常は、シリア
ルデータを構成する各データの前にプリアンブルと称さ
れるビット列を付加して、定常状態、すなわちこれら送
受信回路が有効な出力をシステムに送れる状態、になる
までの時間補償を行うようにしている。

【０００３】また、こうした通信ネットワークにあって
は通常、そのシリアルデータの伝送モードとして、パケ
ットのみの伝送に適用される非同期通信モード（以下こ
れをベーシック・モードという）、及びこのパケット伝
送にかかる非同期通信に加えて、音声や画像等のリアル
タイム伝送、すなわち同期通信をも可能とする通信モー
ド（以下これをハイブリッド・モードという）の２つの
モードを具えている。以下に、これら各モードの概要に
ついて簡単に説明する。

【０００４】まず、上記ベーシック・モードの場合、図
２１に示されるように、シリアルデータとして通常、フ
レームと呼ばれる長さが６〜９０００シンボル（１シン
ボル＝５ビット）のデータが、最低１６シンボルからな
るプリアンブルＰＡを持って、当該通信ネットワークに
接続される各局間を送受信される。すなわち、フレーム
を送信したい局は、フレームの送信権を示すトークンを
獲得した後、この最低で１６シンボルのプリアンブルを
付加してフレームを送信することとなる。ただし、この
フレームの送信に際し、上記トークンの獲得後、直ちに
フレームの送信が開始されるわけではなく、その間、最
高で３．５μｓ程度の時間ロスを生じることがある。こ
れはプリアンブルの数にして約８６シンボルに相当す
る。また同図２１に示されるように、、上記データ（フ
レーム）の先頭位置はスタートコードＪＫによって指示
される。

【０００５】なお、特にこのベーシック・モードにおい
ては、上記プリアンブルをアイドルと称することも多
い。そしてこのベーシック・モードの場合、ネットワー
ク中のトークン、及び上記フレームとしてある局から送
信されるデータ（パケット）以外の部分が、このプリア
ンブル（アイドル）によって埋められることとなる。こ
のため、何らかの理由によりネットワーク中からトーク
ンが消失し、また、その時点で同ネットワーク中に送出
されているデータ（パケット）が何ら存在しなかったよ
うな場合には、このプリアンブルが数百万シンボルに達
するようなこともある。

【０００６】他方、上記ハイブリッド・モードの場合に
は、図２２に示されるように、同シリアルデータとして
通常、サイクルと呼ばれる長さが３１２０シンボルのデ
ータが、固定長のプリアンブルＰＡを伴って、サイクル
マスタと称される特定の局から送信されるようになる。
ＦＤＤＩ−ＩＩ（エフ・ディー・ディー・アイ−ツゥ
ー： Fiber Distributed Data Interface - II）として
定められている通信規格においては、このプリアンブル
ＰＡの長さとして、５シンボルが基準とされることが多
い。そして、このサイクルマスタ以外の各局では、上記
送信されるサイクル中のデータを適宜書き換えつつ、こ
れを多局へのデータとして送信する。

【０００７】また、このハイブリッド・モードにおいて
も、データ（サイクル）の先頭位置はスタートコードＪ
Ｋによって指示されるが、特にこのハイブリッド・モー
ドの場合には、同図２２に示されるように、サイクルヘ
ッダ（ＣＨ）と称される該ハイブリッド・モード専用の
識別子が併せ付加される。

【０００８】ところで、このような通信ネットワークに
あっては、上述のように、ネットワークに接続される各
局が独立同期にて動作することから、特に上記ハイブリ
ッド・モードにあるときには、これら各局の周波数の微
妙な違いにより発生する伝送シリアルデータの累積位相
差も無視できないものとなる。この様子を図２３及び図
２４に示す。

【０００９】すなわち図２３において、第１局１〜第ｎ
局ｎは、上記通信ネットワークへの接続局であり、ここ
で仮定として、伝送周波数ｆ0 にて伝送されるシリアル
データＳ０を受入してこれをバッファメモリに一時貯蔵
しつつ、更にこの貯蔵データを次局に転送する第１局１
が、上記伝送周波数ｆ0 よりも僅かに低い内部周波数ｆ
1 にて、上記貯蔵データの読み出し（転送）動作を行う
ものとし、この第１局１から転送されるシリアルデータ
Ｓ１（伝送周波数ｆ1 ）を受入してこれをバッファメモ
リに一時貯蔵しつつ、更にこの貯蔵データを次局に転送
する第２局２が、上記周波数ｆ1 よりも僅かに高い内部
周波数ｆ2 にて、上記貯蔵データの読み出し（転送）動
作を行うものとし、この第２局２から転送されるシリア
ルデータＳ２（伝送周波数ｆ2 ）を受入してこれをバッ
ファメモリに一時貯蔵しつつ、更にこの貯蔵データを次
局に転送する第３局３が、上記周波数ｆ2 よりも僅かに
高い内部周波数ｆ3 にて、上記貯蔵データの読み出し
（転送）動作を行うものとすると、上記各シリアルデー
タＳ０〜Ｓ３の位相も自ずと、図２４（ａ）〜（ｄ）に
示されるようにばらついたものとなる。そして、こうし
た位相差が累積されていった場合、後段の接続局では、
上記データ一時貯蔵用のバッファメモリにオーバーフロ
ー、もしくはアンダーフローが生じることとなり、その
正常な動作すら保証できない事態に陥る。

【００１０】こうした事情は、上記ベーシック・モード
においても概ね同様であるが、このベーシック・モード
においては特に、上記プリアンブルの長さがどの程度に
なるかを各局において把握することができないため、上
記バッファメモリにオーバーフローを生じる確率も更に
増大する。しかもこのベーシック・モードの場合には、
最大のデータ（フレーム）長が、ハイブリッド・モード
時のデータ（サイクル）長の約３倍近くにもなることが
あるため、上記バッファメモリのバッファ許容量そのも
のを大きく取っておく必要がある。

【００１１】このため従来は、各局毎に、図２５に例示
するような装置を設け、該装置を通じて上述したプリア
ンブルの長さを増減することで、ハイブリッド・モード
及びベーシック・モードにおけるこれらの不都合を解消
するようにしている。

【００１２】因みにこの図２５に示す装置において、内
部クロック源１１は、当該局の動作周波数を決定するク
ロック信号を発生する部分であり、エラスティックバッ
ファ１２及びスムージングバッファ１３はそれぞれ、上
記シリアルデータをＦＩＦＯ（First-in First-out）形
式にて一時貯蔵する部分であり、クロック抽出部１４
は、入力されるシリアルデータからその伝送クロックを
抽出し、該抽出したクロックＷＣ1 に基づいて当該シリ
アルデータを上記エラスティックバッファ１２に書き込
む部分であり、バッファ使用量検出部１５は、該エラス
ティックバッファ１２に書き込まれたデータの量、すな
わち同バッファ１２の都度のバッファ使用量を検出する
部分であり、クロック位相制御部１６は、エラスティッ
クバッファ１２を通じて上述した局間の周波数差による
データの位相ずれを吸収すべく、上記内部クロック源１
１から発生されるクロックの位相を上記バッファ使用量
検出部１５の検出出力に基づいて移相（位相を進めるも
しくは遅らせる）制御し、この制御した位相のクロック
ＲＣ1 によって上記エラスティックバッファ１２に貯蔵
されているデータを読み出す部分であり、プリアンブル
長検出部１７は、このエラスティックバッファ１２から
読み出されたシリアルデータから、同データに含まれる
プリアンブルＰＡの長さを検出（例えばプリアンブルＰ
Ａを検出してその長さをカウント）する部分であり、バ
ッファ使用量検出部１８は、上記スムージングバッファ
１３についてその都度のバッファ使用量を検出する部分
であり、クロック位相制御部１９は、スムージングバッ
ファ１３を通じて上述したプリアンブルＰＡの長さを増
減すべく、上記内部クロック源１１から発生されるクロ
ックの位相をこれらプリアンブル長検出部１７及びバッ
ファ使用量検出部１８の各検出出力に基づいて移相制御
し、この制御した位相のクロックＷＣ2 によって上記エ
ラスティックバッファ１２から読み出されたシリアルデ
ータをスムージングバッファ１３に書き込む部分であ
る。こうしてスムージングバッファ１３に書き込まれた
データは、上記内部クロック源１１から発生されるクロ
ックＲＣ2 に基づいて読み出され、次局への転送データ
として当該局から出力される。

【００１３】以下、この図２５に示す装置の、特に上記
クロック位相制御部１９によるスムージングバッファ１
３の制御方法について、従来採用されている２つの方法
を示し、各々その制御アルゴリズムを列記する。

【００１４】◆第１の方法（以下「リミットスムーザ」
という） ( 1) ( a)ハイブリッド・モードにおいて、プリアンブルＰＡ
が４シンボルでスムージングバッファ１３の使用率が５
０％を超えているなら、また( b)ハイブリッド・モード
において、プリアンブルＰＡが６シンボルでスムージン
グバッファ１３の使用率が０％以上なら、また( c)ベー
シック・モードにおいて、プリアンブルＰＡが１２シン
ボルでスムージングバッファ１３の使用率が５０％を超
えているなら、また( d)ベーシック・モードにおいて、
プリアンブルＰＡが１４シンボルでスムージングバッフ
ァ１３の使用率が０％以上なら、プリアンブルＰＡを読
み捨てて、スタートコードＪＫが来るのを待つ。 ( 2)上記( a)〜( d)以外なら、アイドル（プリアンブル
ＰＡ）を出力して、スタートコードＪＫが来るのを待
つ。

【００１５】◆第２の方法（以下「ターゲットスムー
ザ」という） ( 1) ( a)ハイブリッド・モードにおいて、プリアンブルＰＡ
が４シンボルでスムージングバッファ１３の使用率が５
０％を超えているなら、また( b)ハイブリッド・モード
において、プリアンブルＰＡが５シンボル以上でスムー
ジングバッファ１３の使用率が０％を超えているなら、
また( c)ベーシック・モードにおいて、プリアンブルＰ
Ａが１４シンボル以上でスムージングバッファ１３の使
用率が０％を超えているなら、プリアンブルＰＡを読み
捨てて、スタートコードＪＫが来るのを待つ。 ( 2)上記( a)〜( c)以外なら、アイドル（プリアンブル
ＰＡ）を出力して、スタートコードＪＫが来るのを待
つ。

【００１６】これらの方法が、プリアンブル長調整方法
として、従来最も有力視されているものである。

【００１７】また、これらプリアンブル長調整方法に係
わる文献としては、米国国内規格協会（ＡＮＳＩ：Amer
ican National Standards Institute ）ワーキングペー
パにある次のものが知られている。

【００１８】(A) ドラフト・プロポーズド・ＡＮＳ「Ｆ
ＤＤＩハイブリッド・リング・コントロール」、１９８
８年８月１２日、３２頁−３８頁［DRAFT PROPOSED ANS
"FDDIHYBRID RING CONTROL" (Aug.12,1988) P.32-P.3
8］ (B) デビッド・ドッズ「ジッター・コントロール・イン
・ＦＤＤＩ−ＩＩシステムズ」、１９８７年９月３０日
［David Dodds "JITTER CONTROL IN FDDI-II SYSTEMS"
(Sept.30,1987)］ (C) デビッド・ドッズ「ジッター・コントロール・イン
・ＦＤＤＩ−ＩＩシステムズ・プログレス・レポー
ト」、１９８７年７月８日［David Dodds "JITTER CONT
ROL IN FDDI-II SYSTEMS Progress Report" (July 8,19
87)］ (D) ワーキング・ドラフト・プロポーズド アメリカン
・ナショナル・スタンダード「ＦＤＤＩ フィジカル・
レイヤー・プロトコル（ＰＨＹ−２）」、１９９１年３
月５日、１９頁−４４頁［WORKING DRAFT PROPOSED AME
RICAN NATIONALSTANDARD "FDDI PHYSICAL LAYER PROTOC
OL (PHY-2)" (March 5,1988) P.19-P.44］

【００１９】

【発明が解決しようとする課題】ところで、上記従来の
プリアンブル長調整方法は何れも、図２５からも明らか
なように、エラスティックバッファ及びスムージングバ
ッファといった少なくとも２つのバッファを用いること
が前提となる。そして、エラスティックバッファを通じ
て局間の周波数差によるデータの位相ずれを先ず吸収
し、この位相ずれの吸収によって極端に短く、または極
端に長く調整されたプリアンブル長を、その後スムージ
ングバッファを通じて補正するようにしている。

【００２０】このためこの方法では、特にハイブリッド
・モードにおいてある局に連続して短いプリアンブルの
データ（サイクル）が到来したような場合、スムージン
グバッファは連続してそのプリアンブル長を元に戻すよ
うに働くこととなり、数サイクルでそのバッファ許容量
を使い切ってしまうことが予想される。すなわちこの場
合、当該シリアルデータのその後のサイクルについて
は、何らの補正もできないままにこれを次局に送り出さ
ざるを得なくなる。したがって、伝送されるシリアルデ
ータが多数の局を経由して、同じサイクルに上記の調整
が重複するような場合には、当該サイクルにおけるプリ
アンブル長はどんどん短くなり、ついには０シンボル
（プリアンブル無し）となってしまうこともあり得る。
このことは、それ以後の調整がデータ部分におよび、ひ
いてはデータ破壊をも引き起こしかねないことを意味す
る。

【００２１】また、ハイブリッド・モードにおけるこう
した不都合を解消すべく、同一データ（サイクル）に対
するプリアンブルＰＡの長さの増減が、増方向或いは減
方向で同一方向に重複されるとき、当該データに関する
プリアンブルの長さの増減を控えるようなプリアンブル
長調整制御を実現する通信装置を上記各局に対して設け
ることも考えられなくはないが、これでは他方のベーシ
ック・モードにおいての利用が難しくなる。

【００２２】すなわちベーシック・モードにあっては、
そもそもプリアンブルＰＡの長さといったものは固定さ
れておらず、また上記リミットスムーザやターゲットス
ムーザによるスムージングバッファの制御以外によって
も、プリアンブルＰＡの長さは大きく変化することか
ら、該プリアンブルＰＡの長さの増減が前局と自局とで
同一方向に重複されたか否かといったようなことを判断
すること自体が不可能である。

【００２３】例えば、ある局がプリアンブル長を２０シ
ンボルとしてデータ（フレーム）を送信し、その次の局
では、該プリアンブルを１シンボルだけ減らして同デー
タをリピートしたとすると、更に次の局、すなわち元の
データ送信局から２つ目の局へは１９シンボルのプリア
ンブルが受信されることになるが、この１９シンボルの
プリアンブルを受信した局では、元のデータ送信局が実
際に何シンボルのプリアンブルを送信していたのかを知
ることはできない。

【００２４】したがって、このようなベーシック・モー
ドにおいて、上記のようなプリアンブル長調整制御を行
ったとしても、スムージングバッファがオーバーフロー
してしまう可能性は依然として残る。

【００２５】何れにしろ、エラスティックバッファ及び
スムージングバッファといった少なくとも２つのバッフ
ァを必要とすること自体、装置的に見て不経済であり、
またその構成並びに上述したバッファ制御を一層複雑な
ものとしていた。

【００２６】この発明は、こうした実情に鑑みてなされ
たものであり、ベーシック・モードであれハイブリッド
・モードであれ、ただ１つのバッファを通じてプリアン
ブルの長さを好適に制御し、ひいてはネットワーク中を
伝送されるデータを、如何なる場合も良好に保全するこ
とのできる独立同期型シリアルデータ通信装置を提供す
ることを目的とする。

【００２７】

【課題を解決するための手段】こうした目的を達成する
ため、この発明では、ネットワークへの各接続局に配設
される独立同期型シリアルデータ通信装置として、 ( a)シリアルデータ伝送のための所定周波数のクロック
を発生する内部クロック源。

【００２８】( b)シリアルデータをＦＩＦＯ形式にて一
時貯蔵するバッファ手段。

【００２９】( c)入力されるシリアルデータからその伝
送クロックを抽出するクロック抽出手段。

【００３０】( d)この抽出されたクロックに基づいて当
該シリアルデータを前記バッファ手段に書き込む書き込
み制御手段。

【００３１】( e)前記バッファ手段の都度のデータ貯蔵
量を検出する第１の検出手段。

【００３２】( f)前記入力されるシリアルデータに含ま
れるプリアンブルの長さを検出する第２の検出手段。

【００３３】( g)前記伝送されるシリアルデータが、非
同期にて伝送される第１の通信モード（すなわちベーシ
ック・モード）であるか、同期及び非同期にて伝送され
る第２の通信モード（すなわちハイブリッド・モード）
であるか、を検出する第３の検出手段。

【００３４】( h)この第３の検出手段による検出結果が
第１の通信モードであるとき、前記第１及び第２の検出
手段による検出出力に基づき、第１の検出手段の検出出
力がその検出範囲の最大値を下回り且つ第２の検出手段
の検出出力が基準値を下回るとき、及び第１の検出手段
の検出出力がその検出範囲の中心所定範囲値を下回ると
きには、前記内部クロック源から発生されるクロックの
位相を遅らせ、第１の検出手段の検出出力がその検出範
囲の中心所定範囲値を上回り且つ第２の検出手段の検出
出力が基準値以上であるときには、前記内部クロック源
から発生されるクロックの位相を進ませ、それ以外のと
きには、前記内部クロック源から発生されるクロックの
位相をシリアルデータ伝送のための標準位相に維持する
制御を行う第１のクロック位相制御手段。

【００３５】( i)同第３の検出手段による検出結果が第
２の通信モードである旨示すとき、前記第１及び第２の
検出手段による検出出力に基づき、第１の検出手段の検
出出力がその検出範囲の中心所定範囲値を下回り且つ第
２の検出手段の検出出力が基準値以下であるときには、
前記内部クロック源から発生されるクロックの位相を遅
らせ、第１の検出手段の検出出力がその検出範囲の中心
所定範囲値を上回り且つ第２の検出手段の検出出力が基
準値以上であるときには、前記内部クロック源から発生
されるクロックの位相を進ませ、それ以外のときには、
前記内部クロック源から発生されるクロックの位相をシ
リアルデータ伝送のための標準位相に維持する制御を行
う第２のクロック位相制御手段。

【００３６】( j)これら位相制御されたクロックに基づ
いて、前記バッファ手段に貯蔵されているデータを次局
への出力シリアルデータとして読み出す読み出し制御手
段。

【００３７】をそれぞれ具える構成とする。

【００３８】

【作用】このような装置では先ず、上記第３の検出手段
( g)によって、各々当該装置に入力されたシリアルデー
タが第１の通信モード、すなわちベーシック・モードに
よるものか、或いは第２の通信モード、すなわちハイブ
リッド・モードによるものかが検出される。この検出に
は例えば、ハイブリッド・モードの識別子であるサイク
ルヘッダＣＨ（図２２参照）の有無を利用することがで
きる。

【００３９】その結果、当該シリアルデータがベーシッ
ク・モードによるものである旨検出された場合には、上
記第１のクロック位相制御手段( h)が起動され、この第
１のクロック位相制御手段を通じて上記第１の検出手段
( e)によるバッファ手段( b)の都度のデータ貯蔵量につ
いての検出出力、及び上記第２の検出手段( f)によるプ
リアンブル長についての検出出力に基づく上記のクロッ
ク位相制御が実行される。すなわちこの場合、上記検出
されるバッファ使用量がバッファ手段( b)自身の容量よ
りも小さく且つ上記検出されるプリアンブル長が規定の
長さより短いと判断されるときには、プリアンブル長補
正を優先させてこれを増す方向に、また上記検出される
バッファ使用量がバッファ手段( b)自身の容量の５０％
を下回るときには、バッファ使用率のみを問題として、
これもプリアンブル長を増す方向に、また上記検出され
るバッファ使用量がバッファ手段( b)自身の容量の５０
％を上回り且つ上記検出されるプリアンブル長が規定の
長さ以上と判断されるときには、バッファ使用率を優先
させて、プリアンブル長についてはこれを減らす方向
に、それぞれクロック位相制御される。それ以外の、標
準位相に維持する制御においては、プリアンブル長の増
減はない。

【００４０】また、上記第３の検出手段( g)による検出
の結果、当該シリアルデータがハイブリッド・モードに
よるものである旨検出された場合には、上記第２のクロ
ック位相制御手段( i)が起動され、この第２のクロック
位相制御手段を通じて上記第１の検出手段( e)によるバ
ッファ手段( b)の都度のデータ貯蔵量についての検出出
力、及び上記第２の検出手段( f)によるプリアンブル長
についての検出出力に基づく上記のクロック位相制御が
実行される。すなわちこの場合、上記検出されるバッフ
ァ使用量がバッファ手段( b)自身の容量の５０％付近を
下回り且つ上記検出されるプリアンブル長が規定の長さ
以下と判断されるときには、プリアンブル長を増す方向
に、また上記検出されるバッファ使用量がバッファ手段
( b)自身の容量の５０％付近を上回り且つ上記検出され
るプリアンブル長が規定の長さ以上と判断されるときに
は、プリアンブル長を減らす方向に、それぞれクロック
位相制御される。ただし、上記入力されてくるプリアン
ブルの長さが同じ方向で以前に調整済みであると判断さ
れる場合（これは第２のクロック位相制御手段( i)でい
う「それ以外のとき」に含まれる）には、当該データ
（サイクル）についてのプリアンブル長の調整を控え、
次のデータへ、該次のデータも同様に同じ方向で以前に
プリアンブル長調整済みであると判断される場合には、
更に次のデータへ、と該プリアンブル長の調整を繰り越
すようになる。

【００４１】こうしてこの装置によれば、ベーシック・
モードであれハイブリッド・モードであれ、ただ１つの
バッファを通じて、如何なる場合も良好に伝送データを
保全することができるようになる。

【００４２】なお、第１及び第２のクロック位相制御手
段( h)及び( i)による位相制御において、上記クロック
の位相を進める制御は、プリアンブル長の「減縮」に対
応し、逆に、上記クロックの位相を遅らせる（すなわち
足踏み状態とする）制御は、プリアンブル長の「増加」
に対応する。

【００４３】また、上記の構成に加えて、 ( k)前記伝送されるシリアルデータが予め定義された規
定のデータか否かを判断し、その判断結果が否定判断で
あるとき、少なくとも前記書き込み制御手段及び前記読
み出し制御手段を非能動とするデータ判断手段。

【００４４】を更に具えるようにすれば、その時々の受
信データの有無に係わらず、バッファ使用量の最適化を
容易に実現することができるようにもなる。

【００４５】因みに、上記「予め定義された規定のデー
タ」とは、転送所望とされる同期データや非同期データ
をはじめ、プリアンブル（ＰＡ）、スタートコード（Ｊ
Ｋ）、等々がこれに相当する。

【００４６】また、少なくともベーシック・モードに関
しては、上記( a)の内部クロック源、( b)のバッファ手
段、( c)のクロック抽出手段、( d)の書き込み制御手
段、(e)の第１の検出手段、( f)の第２の検出手段、(
h)のクロック位相制御手段、及び( j)の読み出し制御手
段、のみを要素とする構成によっても、ただ１つのバッ
ファを通じて、その伝送されるシリアルデータの保全を
行う装置を実現することはできる。

【００４７】

【実施例】図１に、この発明にかかる独立同期型シリア
ルデータ通信装置の一実施例を示す。

【００４８】この通信装置も、先の図２５に示した装置
と同様、通信ネットワークに接続された各局（図２３参
照）のそれぞれに配設されている。

【００４９】はじめに、この装置の構成、並びに各部の
機能について説明する。

【００５０】この図１に示す装置において、内部クロッ
ク源２１は、当該局の動作周波数を決定するクロック信
号を発生する部分である。このクロック周波数が、基本
的には各局とも全て同じ周波数に設定されるものの、実
際には、該クロック源２１を構成する部品のばらつき等
によってその精度にばらつきを生じ、各局の間では、僅
かながら周波数差が生じてしまうことは前述した通りで
ある。なおこうした周波数の偏差は、現状では、最大で
も±５０ppm 程度までに抑えることができるようになっ
てきている。

【００５１】また、バッファレジスタ２２は、従来の装
置（図２５）でいえばエラスティックバッファ１２に相
当するものの、同装置でいうスムージングバッファ１３
としての機能も兼ね備えたものであって、これらバッフ
ァ１２及び１３同様、当局に入力されるシリアルデータ
をＦＩＦＯ形式にて一時的に貯蔵する部分である。図２
に、このバッファレジスタ２２の一例を示す。

【００５２】因みにこの図２において、該バッファレジ
スタ２２は、シンボル（５ビット）単位でデータが読み
書きされるＡ，Ｂ及びＣの３個のレジスタを有して構成
されている。これらのレジスタは各々、以下に説明する
書き込みクロック分配部２４から与えられる書き込みク
ロックＷＣ（ＷＣＡ，ＷＣＢ，ＷＣＣ）の各該当するク
ロックに基づいて入力データの貯蔵を行い、読み出しク
ロック分配部２５から与えられる読み出しクロックＲＣ
（ＲＣＡ，ＲＣＢ，ＲＣＣ）の各該当するクロックに基
づいてこれら貯蔵データの出力を行う。

【００５３】またこの装置（図１）において、クロック
抽出部２３は、周知のＰＬＬ（フェーズ・ロックド・ル
ープ）等によって、当局に入力されるシリアルデータか
らその伝送クロックを抽出再生する部分であり、書き込
みクロック分配部２４は、該抽出されるクロックに基づ
いて書き込みクロックＷＣを生成し、これによって当該
シリアルデータを上記バッファレジスタ２２に書き込む
部分である。図３に、図２に示したバッファレジスタ構
成に対応する書き込みクロック分配部２４の一例を示
す。

【００５４】この図３に示す書き込みクロック分配部２
４によって、上記抽出、再生された伝送クロックは、Ｗ
ＣＡ->ＷＣＢ->ＷＣＣ->ＷＣＡ…の順で、順次振り分け
られるようになる。なおこの図３において、ＤＦＦはＤ
型フリップフロップを示している。

【００５５】また同装置（図１）において、読み出しク
ロック分配部２５は、上記内部クロック源２１から発生
されるクロックに基づいて読み出しクロックＲＣを生成
し、これによって上記バッファレジスタ２２に貯蔵され
ているデータを次局への出力シリアルデータとして読み
出す部分である。ただし、この読み出しクロックＲＣの
生成に際しては、後述するクロック位相制御部２８から
の制御信号（Ｓ０，Ｓ１）が参照され、その制御内容に
応じたかたちで位相が制御されたクロックを該読み出し
クロックＲＣとして生成する。図４に、これも図２に示
したバッファレジスタ構成に対応する読み出しクロック
分配部２５の一例を示す。

【００５６】すなわちこの読み出しクロック分配部２５
は、クロック位相制御部２８から与えられる上記制御信
号Ｓ０，Ｓ１の内容に基づき、図５に一覧される態様に
て、読み出しクロックＲＣ（ＲＣＡ，ＲＣＢ，ＲＣＣ）
を分配生成するものであり、例えば、制御信号Ｓ０＝Ｌ
（論理Ｌｏｗレベル）、Ｓ１＝Ｈ（論理Ｈｉｇｈレベ
ル）のもとに「通常のシフト」動作が指令されるときに
は、各読み出しクロックを「ＲＣＡ->ＲＣＣ、ＲＣＢ->
ＲＣＡ、ＲＣＣ->ＲＣＢ」といった態様にて出力するも
のとするときに、制御信号Ｓ０＝Ｈ、Ｓ１＝Ｈのもとに
「読みとばし」動作が指令された場合には、この読み出
しクロックを「ＲＣＡ->ＲＣＢ、ＲＣＢ->ＲＣＣ、ＲＣ
Ｃ->ＲＣＡ」といった態様にて、逆方向にシフトして出
力し、また制御信号Ｓ０＝Ｌ、Ｓ１＝Ｌのもとに「２度
読み」動作が指令される場合には、「ＲＣＡ->ＲＣＡ、
ＲＣＢ->ＲＣＢ、ＲＣＣ->ＲＣＣ」といった態様にて、
この読み出しクロックを足踏み状態とする。図６に、先
の書き込みクロック分配部２４の動作、及びそれに基づ
くバッファレジスタ２２のバッファリング内容も含め
て、該読み出しクロック分配部２５のこうした動作を総
括して示す。

【００５７】例えばいま、上記書き込みクロック分配部
２４を通じて、同図６（ａ）に示される態様で、バッフ
ァレジスタ２２への入力データの書き込みが行われたと
すると、その通常の読み出し動作においては、この読み
出しクロック分配部２５による上述した通常のシフト動
作（図５参照）を通じて、図６（ｂ）に示される態様
で、書き込まれた内容がそのままのかたちでバッファレ
ジスタ２２から出力されることとなるが、クロック位相
制御部２８を通じて、データシンボルの読みとばしが指
令された場合、或いはデータシンボルの２度読みが指令
された場合には、同読み出しクロック分配部２５による
それぞれ上述した逆シフト、或いは足踏み動作（図５参
照）を通じて、同図６（ｃ）に示されるように、バッフ
ァリングされたデータシンボルの読みとばし（位相を進
める）、或いは２度読み（位相を遅らせる）が行われ
る。すなわち、書き込みクロック分配部２４、バッファ
レジスタ２２、及び読み出しクロック分配部２５のこれ
ら一連の動作を通じて、データシンボル長を調整するこ
とが可能となる。因みに、この実施例において対象とな
るのは前記プリアンブルＰＡの長さであり、上記データ
シンボルの読みとばしはプリアンブル長を減らすことに
相当し、また上記データシンボルの２度読みは同プリア
ンブル長を増やすことに相当する。

【００５８】またこの実施例の装置（図１）において、
バッファ使用量検出部２６は、上記バッファレジスタ２
２に書き込まれたデータの量、すなわち同バッファレジ
スタ２２の都度のバッファ使用量Ｂを検出する部分であ
る。こうしたバッファ使用量Ｂの検出は例えば、バッフ
ァレジスタ２２に対する上記の書き込みクロックＷＣと
読み出しクロックＲＣとの位相差を検出し、入力シリア
ルデータから前記スタートコードＪＫが検出されたとき
に、それをエンコードすることで実現される。図７に、
このバッファ使用量検出部２６の一例を示す。

【００５９】因みにこの図７において、ＲＣＡ，ＲＣ
Ｂ，ＲＣＣはそれぞれ、上記読み出しクロック分配部２
５から出力されるバッファレジスタ２２の読み出しクロ
ックであり、信号ＪＫＤＴは、以下に説明するプリアン
ブル長検出部２７による上記スタートコードＪＫの検出
信号である。

【００６０】また同装置（図１）において、プリアンブ
ル長検出部２７は、当局に入力されるシリアルデータか
ら、同データに含まれるプリアンブルＰＡの長さを検出
する部分である。こうしたプリアンブル長の検出は例え
ば、同シリアルデータにおけるプリアンブルＰＡの開始
点を先ず検出し、その構成シンボル数（ビット数）をカ
ウンタでカウントしていくことで実現される。図８に、
こうしたプリアンブル長検出部２７の一例を示す。

【００６１】すなわち図８において、信号ＭＯＤＥは、
後述するモード制御部２９から与えられる通信モード指
示信号であり、同図に付記されるように、当該通信モー
ドが前記ベーシック・モードである場合には、この信号
ＭＯＤＥの論理レベルは「Ｌ（Ｌｏｗ）レベル」とな
り、前記ハイブリッド・モードである場合には、同信号
ＭＯＤＥの論理レベルは「Ｈ（Ｈｉｇｈ）レベル」とな
る。このため、ベーシック・モードにおいては、プリア
ンブル検出回路２７１によって検出される入力データの
プリアンブル（アイドル）がそのままカウンタ２７２に
よってカウントされるが、ハイブリッド・モードにおい
ては、入力データ（サイクル）中に含まれるプリアンブ
ル（アイドル）については、そのカウンタ２７２による
カウントがマスクされるようになる。サイクル長カウン
タ２７３とは、入力データのスタートコードＪＫが検出
されて以降、ハイブリッド・モード・データのサイクル
長に相当する３１２０シンボル（図２２参照）のカウン
ト期間、その出力を論理レベルでＬレベルに保持する回
路である。また、入力データの上記スタートコードＪＫ
は、それ専用の検出回路であるＪＫ検出回路２７４を通
じて検出され、その検出信号ＪＫＤＴがカウンタ２７２
及びサイクル長カウンタ２７３に与えられるとともに、
その外部回路である上記バッファ使用量検出部２６に与
えられる。なお、スタートコード検出信号ＪＫＤＴは、
カウンタ２７２に対してはディスエーブル（非能動）信
号として作用する。

【００６２】また同装置（図１）において、クロック位
相制御部２８は、上記バッファ使用量検出部２６及びプ
リアンブル長検出部２７による検出出力に基づき、所定
のプリアンブル長調整アルゴリズムに従って、上記内部
クロック源２１から発生されるクロックの位相を進ませ
る、或いは遅らせる、また或いは維持する制御を実行す
る部分である。この制御信号Ｓ０及びＳ１が上記読み出
しクロック分配部２５に与えられ、読み出しクロック分
配部２５を通じて、この制御信号Ｓ０，Ｓ１の制御内容
に応じた読み出しクロックＲＣが生成されるようになる
ことは上述した通りである。

【００６３】そして、モード判定部２９は、上記入力さ
れたシリアルデータがベーシック・モードによるもの
か、或いはハイブリッド・モードによるものかを検出判
定する部分である。こうした通信モードの検出には例え
ば、先に図２２に示したハイブリッド・モード専用の識
別子である前記サイクルヘッダＣＨが当該シリアルデー
タに含まれているか否かを利用することができる。該モ
ード判定部２９では、こうして入力データからその通信
モードを検出判定すると、当該通信モードが、これらベ
ーシック・モード及びハイブリッド・モードの何れであ
るかを示す信号ＭＯＤＥを、上記プリアンブル長検出部
２７及びクロック位相制御部２８のそれぞれに対して出
力する。因みにこの例では、該信号ＭＯＤＥは、先の図
８に付記したように、当該通信モードがベーシック・モ
ードである場合には論理レベルで「Ｌレベル」となり、
ハイブリッド・モードである場合には同論理レベルで
「Ｈレベル」になるとする。

【００６４】次に、モード判定部２９によるこうした通
信モードの検出判定をもとに、上記クロック位相制御部
２８において実行されるプリアンブル長調整制御につい
て、図９〜図１１を併せ参照しつつ、その制御アルゴリ
ズムを詳述する。

【００６５】まず、この実施例では、 ( A)バッファレジスタ２２は、先の図２に例示した如
く、入力されるシリアルデータを各々１シンボル（５ビ
ット）単位で読み書きするＡ〜Ｃの３つのレジスタを具
えて構成される。

【００６６】( B)ベーシック・モードにおいては、その
基準のプリアンブルＰＡの長さ（以下では便宜上、この
長さをも含めてＰＡと記す）を１２シンボルに設定す
る。

【００６７】( C)ハイブリッド・モードにおいては、そ
のプリアンブル長ＰＡの基準値は前述の如く５シンボル
であり、このプリアンブル長ＰＡを ４≦ＰＡ≦６ の範囲に調整する。

【００６８】ことを前提とする。なおこの場合、バッフ
ァの「０」はバッファ中心であり、その「＋」方向を出
力位相遅れと考える。

【００６９】さて、こうした前提において、バッファレ
ジスタ２２に入力されるプリアンブルの長さ、すなわち
上記プリアンブル長検出部２７によって検出されるプリ
アンブル長をＰＡｉ、このプリアンブル長ＰＡｉに対し
てこの装置が調整するプリアンブル長、すなわちバッフ
ァレジスタ２２から実際に出力されるプリアンブルの長
さをＰＡ、また該バッファレジスタ２２の都度のバッフ
ァ使用量、すなわち上記バッファ使用量検出部２６によ
って検出されるバッファ使用量をＢ、そして該バッファ
レジスタ２２自体の容量をＣとするとき、上記クロック
位相制御部２８では、これら得られる各値をもとに、図
９に示される態様をもって上記読み出しクロック分配部
２５にて生成される読み出しクロックＲＣの位相を制御
し、ひいてはプリアンブル長ＰＡを調整する。

【００７０】すなわちいま、当局に対してシリアルデー
タが入力され、モード判定部２９によるモード検出、判
定の結果、その通信モードがベーシック・モードである
旨、判定されたとすると（図９ステップＳＴ１）、その
旨示す信号ＭＯＤＥ（＝論理Ｌレベル）に従い、クロッ
ク位相制御部２８では、以下に列記する態様にて、その
予めプログラムされたクロック位相制御を実行する。

【００７１】( 1)先ず、バッファ使用量検出部２６によ
って検出されるバッファ使用量Ｂを見て、これが「Ｂ＜
０」であれば（図９ステップＳＴ１０）、プリアンブル
長検出部２７によって検出されるプリアンブル長ＰＡｉ
についてはこれを見ることなく、制御信号Ｓ０及びＳ１
を共に「Ｌレベル」として、プリアンブル長を１つ増す
制御を行う（図９ステップＳＴ１１）。すなわち、「Ｐ
Ａ＝ＰＡｉ＋１」とする。これは上述したデータの２度
読みに相当する（図５参照）。

【００７２】( 2)同バッファ使用量Ｂが、「Ｂ＜０」で
はなく「Ｂ＝０」であれば（図９ステップＳＴ１２）、
上記プリアンブル長検出部２７によって検出されるプリ
アンブル長ＰＡｉを参照して、これが「ＰＡｉ＜１２」
を満たしていないことを条件に（図９ステップＳＴ１
３）、制御信号Ｓ０を「Ｌレベル」に、また制御信号Ｓ
１を「Ｈレベル」にして、プリアンブル長を維持する制
御を行う（図９ステップＳＴ１４）。すなわち、「ＰＡ
＝ＰＡｉ」とする。これは上述した通常のシフト動作に
相当する（図５参照）。

【００７３】( 3)また、このバッファ使用量Ｂが「Ｂ＝
０」であるときに、上記検出されるプリアンブル長ＰＡ
ｉが「ＰＡｉ＜１２」といった条件を満たしていた場合
には、上記( 1)同様、制御信号Ｓ０及びＳ１を共に「Ｌ
レベル」として、プリアンブル長を１つ増す制御を行う
（図９ステップＳＴ１１）。

【００７４】( 4)バッファ使用量Ｂが「Ｂ＜０」でも
「Ｂ＝０」でもなければ、プリアンブル長ＰＡｉが「Ｐ
Ａｉ≧１２」であることを条件に（図９ステップＳ１
５）、制御信号Ｓ０及びＳ１を共に「Ｈレベル」とし
て、プリアンブル長を１つ減らす制御を行う（図９ステ
ップＳＴ１６）。すなわち、「ＰＡ＝ＰＡｉ−１」とす
る。これは上述したデータの読みとばしに相当する（図
５参照）。

【００７５】( 5)バッファ使用量Ｂが「Ｂ＜０」でも
「Ｂ＝０」でもないときに、このプリアンブル長ＰＡｉ
が「ＰＡｉ≧１２」である条件を満たし得なかったとき
には、上記( 2)同様、制御信号Ｓ０を「Ｌレベル」に、
また制御信号Ｓ１を「Ｈレベル」にして、プリアンブル
長を維持する制御を行う（図９ステップＳＴ１４）。

【００７６】クロック位相制御部２８によるこうした態
様でのプリアンブル長調整内容を、図１０にテーブルと
して一覧する。

【００７７】なお、特にこのベーシック・モードにおい
ては、上記バッファ使用量Ｂについての「Ｂ＜０」とい
った条件、或いは「Ｂ＞０」といった条件は何れも、バ
ッファレジスタ２２自身の容量Ｃを超えない範囲で設定
される。したがって、クロック位相制御部２８による該
ベーシック・モードでのプリアンブル長調整アルゴリズ
ムを総括すると、 ( a)ＰＡｉ＜１２であって、且つＢ＜Ｃ（＋Ｃ）のとき ＰＡ＝ＰＡｉ＋１ として調整する。 ( b)Ｂ＜０のときも ＰＡ＝ＰＡｉ＋１ として調整する。 ( c)ＰＡｉ≧１２であって、且つＢ＞０のとき ＰＡ＝ＰＡｉ−１ として調整する。 ( d)これら( a)〜( c)以外のときには ＰＡ＝ＰＡｉ とする。といった態様となる。

【００７８】他方、当局に対してシリアルデータが入力
され、モード判定部２９によるモード検出、判定の結
果、その通信モードがハイブリッド・モードである旨、
判定されたとすると（図９ステップＳＴ１）、その旨示
す信号ＭＯＤＥ（＝論理Ｈレベル）に従い、クロック位
相制御部２８では、以下に列記する態様にて、その予め
プログラムされたクロック位相制御を実行する。

【００７９】( 1)先ず、バッファ使用量検出部２６によ
って検出されるバッファ使用量Ｂを見て、これが「Ｂ＝
０」であれば（図９ステップＳＴ２０）、プリアンブル
長検出部２７によって検出されるプリアンブル長ＰＡｉ
についてはこれを見ることなく、制御信号Ｓ０を「Ｌレ
ベル」に、また制御信号Ｓ１を「Ｈレベル」にして、プ
リアンブル長を維持する制御を行う（図９ステップＳＴ
２１）。すなわち、「ＰＡ＝ＰＡｉ」とする。これは通
常のシフト動作に相当する（図５参照）。

【００８０】( 2)同バッファ使用量Ｂが、「Ｂ＝０」で
はなく「Ｂ＜０」であれば（図９ステップＳＴ２２）、
上記プリアンブル長検出部２７によって検出されるプリ
アンブル長ＰＡｉを参照して、これが「ＰＡｉ≧６」を
満たしていないことを条件に（図９ステップＳＴ２
３）、制御信号Ｓ０及びＳ１を共に「Ｌレベル」とし
て、プリアンブル長を１つ増す制御を行う（図９ステッ
プＳＴ２４）。すなわち、「ＰＡ＝ＰＡｉ＋１」とす
る。これはデータの２度読みに相当する（図５参照）。

【００８１】( 3)また、このバッファ使用量Ｂが「Ｂ＜
０」であるときに、上記検出されるプリアンブル長ＰＡ
ｉが「ＰＡｉ≧６」といった条件を満たしていた場合に
は、上記( 1)同様、制御信号Ｓ０を「Ｌレベル」に、ま
た制御信号Ｓ１を「Ｈレベル」にして、プリアンブル長
を維持する制御を行う（図９ステップＳＴ２１）。

【００８２】( 4)バッファ使用量Ｂが「Ｂ＝０」でも
「Ｂ＜０」でもなければ、プリアンブル長ＰＡｉが「Ｐ
Ａｉ≦４」ではないことを条件に（図９ステップＳ２
５）、制御信号Ｓ０及びＳ１を共に「Ｈレベル」とし
て、プリアンブル長を１つ減らす制御を行う（図９ステ
ップＳＴ２６）。すなわち、「ＰＡ＝ＰＡｉ−１」とす
る。これはデータの読みとばしに相当する（図５参
照）。

【００８３】( 5)バッファ使用量Ｂが「Ｂ＝０」でも
「Ｂ＜０」でもないときに、このプリアンブル長ＰＡｉ
が「ＰＡｉ≦４」である条件が満たされた場合には、こ
れも上記( 1)同様、制御信号Ｓ０を「Ｌレベル」に、ま
た制御信号Ｓ１を「Ｈレベル」にして、プリアンブル長
を維持する制御を行う（図９ステップＳＴ２１）。

【００８４】図１１に、クロック位相制御部２８による
こうした態様でのプリアンブル長調整内容をテーブルと
して一覧する。

【００８５】そして、クロック位相制御部２８による該
ハイブリッド・モードでのプリアンブル長調整アルゴリ
ズムを総括すると、 ( a)−１≦Ｂ≦＋１のときには ＰＡ＝ＰＡi とする。 ( b)Ｂ＜−１のとき、ＰＡｉ≦５ならば ＰＡ＝ＰＡｉ＋１ とし、またＰＡｉ＝６ならば ＰＡ＝ＰＡｉ（調整せずに次サイクルに繰り越す） とする。

【００８６】( c)Ｂ＞＋１のとき、ＰＡｉ≧５ならば ＰＡ＝ＰＡｉ−１ とし、またＰＡｉ＝４ならば ＰＡ＝ＰＡｉ（調整せずに次サイクルに繰り越す） とする。

【００８７】といった態様となる。

【００８８】図１２は、こうした実施例の装置が配設さ
れた連続する３つの局を想定して、これら各局における
特に上記ハイブリッド・モードでの動作をもとに調整さ
れるプリアンブル長ＰＡの推移を、その都度のバッファ
量Ｂに対応させて示したものである。

【００８９】この図１２に示されるように、第１局で上
記のアルゴリズムに基づき調整されたプリアンブル長Ｐ
Ａ（図１２（ａ）参照）は、その各サイクル（フレー
ム）毎に、第２局への入力プリアンブル長ＰＡｉとして
引き継がれ、この第２局で更に、上記のアルゴリズムに
基づく調整を受けることとなるが、同図１２（ｂ）に
「*2」印（図１１における「*2」印に対応）を付して示
すように、バッファ量Ｂが上限閾値を越えて、従来であ
れば、「４シンボル」→「３シンボル」に調整すべきと
ころを、この実施例では、「それ以前、同じく減縮され
る方向に調整されている」旨の認知のもとに、当該デー
タ（サイクル）のプリアンブル長に対する更なる減縮調
整を控えるようになる。そして、バッファ量Ｂが上限閾
値を越えていて且つ、入力プリアンブル長ＰＡｉがそれ
以前、減縮される方向に調整されていない条件が満足さ
れる次のデータ（サイクル）に、このプリアンブル長減
縮調整が繰り越されるようになる。このため、プリアン
ブル長が必要以上に短く（例えば３シンボル以下に）、
或いは長く（例えば７シンボル以上に）調整される可能
性は極めて低くなる。勿論、このプリアンブル長が必要
以上に短く調整されることさえなければ、前述したデー
タ破壊等の起こる気遣いもない。

【００９０】なお、この図１２において、バッファ量Ｂ
の推移を示す線の推移角度θは、各々前段の局との周波
数差（各内部クロック源から発せられるクロックの周波
数差）に対応しており、この角度θが小さいほど、これ
ら局間での周波数差が小さく、同角度θが大きいほど、
これら局間での周波数差が大きい。因みに、該角度θが
負方向となる図１２（ｃ）は、第３局の周波数が第２局
の周波数よりも高いことを示している。また、このバッ
ファ量推移を示す線に関して各々に付記するｍ１、ｍ
２、ｍ３は、各局間の周波数差による１サイクル当たり
のバッファ消費量を示している。

【００９１】また、これら各局の上記ベーシック・モー
ドでの動作にあっても、上記のプリアンブル長調整アル
ゴリズムにより、・検出されたプリアンブル長ＰＡｉが
規定長（ここでの例では１２シンボル）よりも長かった
場合には、バッファレジスタ２２の使用率を優先させ
て、この使用率が５０％に近づくよう、プリアンブル長
ＰＡを調整する。すなわちこの場合、プリアンブル（ア
イドル）を積極的に捨てる。・同検出されたプリアンブ
ル長ＰＡｉが規定長よりも短かった場合には、プリアン
ブル長の補正を優先させつつ、その範囲ででき得る限り
バッファレジスタ２２の使用率を５０％に近づける。す
なわちこの場合、プリアンブル（アイドル）を捨てる割
合を極力減らす。といった制御が基本的に実行されるこ
ととなるため、バッファレジスタ２２のオーバーフロー
やアンダーフローは極めて生じ難い。

【００９２】このように、この実施例の装置によれば、
ベーシック・モードであれ、またハイブリッド・モード
であれ、これら通信モードで異なるデータ構造に係わら
ず、バッファレジスタ２２というただ１つのバッファを
通じて、良好にその授受が行われ、しかもデータ破壊等
に対する耐力が、従来の装置に比べて格段に向上される
ようになる。

【００９３】なお、上記の実施例においては、前記の如
く ( A)バッファレジスタ２２は、先の図２に例示した如
く、入力されるシリアルデータを各々１シンボル（５ビ
ット）単位で読み書きするＡ〜Ｃの３つのレジスタを具
えて構成される。

【００９４】( B)ベーシック・モードにおいては、その
基準のプリアンブルＰＡの長さ（以下では便宜上、この
長さをも含めてＰＡと記す）を１２シンボルに設定す
る。

【００９５】( C)ハイブリッド・モードにおいては、そ
のプリアンブル長ＰＡの基準値は前述の如く５シンボル
であり、このプリアンブル長ＰＡを ４≦ＰＡ≦６ の範囲に調整する。

【００９６】ことを前提としたが、これらプリアンブル
長の基準値として定めるシンボル数、或いはビット数、
該プリアンブル長の調整範囲、使用するバッファのバッ
ファ容量、そして更には、そのプリアンブル長調整実施
のための閾値、等々の設定はこれに限定されるものでは
なく、適用されるネットワーク、或いは適用される局の
実情に応じて任意に定めることができる。

【００９７】また、図１に例示した装置自体も、その実
現手法は任意であり、ハードウェアによるものであれ、
或いはソフトウェアによるものであれ、基本的に各部の
上述した機能が満足されるものでありさえすれば、図２
〜図４、図７、或いは図８に示した例に限られることな
く、いかなるかたちでこれを実現してもよい。

【００９８】また、図１に示したような装置にあっては
通常、 ・他局からのデータ受信が無い場合や、自局から例えば
テストデータをネットワーク上に送出してそのフィード
バックされるデータを解析するなどするいわゆるループ
バック・モードでのデータ受信が無い場合、クロック抽
出部２３によってクロック再生を行うことができず、し
たがってその間、書き込みクロック分配部２４を通じ
て、フレームをバッファレジスタ２２に書き込むことも
できない。

【００９９】・また、クロック再生に鋸歯状波フィルタ
（Ｓａｗ Ｆｉｌｔｅｒ）が用いられることも多いが、
その場合、データ受信が無いときにはその再生クロック
としてノイズが出力される。これは、書き込みクロック
分配部２４を暴走させる要因となる。

【０１００】・その後データが受信されて、バッファレ
ジスタ２２へのフレームの書き込みが正常に行われたと
しても、それまでの間、このバッファレジスタ２２のバ
ッファ使用量を適正に制御することが不能となっている
ことから、場合によっては、このフレームを正常に読み
出すことができなくなることもある。すなわち、フレー
ムを読み出している最中にバッファレジスタ２２が空に
なってしまうことなどが起こり得る。

【０１０１】等々が懸念されるが、そのような場合に
は、該通信装置として、更に図１３に示される構成を採
用することで、極めて容易に、こうした不都合を回避す
ることができるようになる。

【０１０２】すなわちこの図１３に示される装置におい
て、データ判断部３０は、その都度入力されるデータが
予め定義された規定のデータか否かを判断する部分であ
り、該規定のデータである旨判断されるとき、書き込み
クロック分配部２４、読み出しクロック分配部２５、及
びクロック位相制御部２８に対してイネーブル（能動）
信号ＣＮＴＥＮＢＬをアサートするよう動作する。換言
すれば該データ判断部３０は、規定のデータが入力され
ていない期間、これら書き込みクロック分配部２４、読
み出しクロック分配部２５、及びクロック位相制御部２
８を非能動に制御する。

【０１０３】なおここで、上記予め定義される規定のデ
ータとしては、例えば先に紹介した「ＦＤＤＩ−ＩＩ」
として定められている通信規格においては、その伝送さ
れるシリアルデータに含まれる次のようなシンボルが挙
げられる。

【０１０４】 ◇Ｊシンボル（"１１１００"） ：スターティングデリミタ（Ｋシンボルと共にスタート
コードを形成） ◇Ｋシンボル（"１００１１"） ：スターティングデリミタ（Ｊシンボルと共にスタート
コードを形成） ◇Ｉシンボル（"１０１１１"） ：アイドル（プリアンブル） ◇Ｈシンボル（"１０１００"） ：ホルトシンボル（ネットワーク上の論理的な接続の確
認用シンボル） ◇Ｒシンボル（"１１００１"） ：リセットシンボル（データ授受の確認用シンボル） ◇Ｓシンボル（"１０００１"） ：セットシンボル（データ授受の確認用シンボル） ◇Ｔシンボル（"１１１０１"） ：エンディングデリミタ（ストップコードを形成） ◇ｎシンボル（"０ｘｘｘｘ"） ：データシンボル 因みに、上記Ｊシンボル〜Ｔシンボルは、データシンボ
ルであるｎシンボルに対して「コントロールシンボル」
と総称されることもある。

【０１０５】そして、このような各シンボルが上記規定
のデータとして予め定義される場合、データ判断部３０
では、例えば次のようなアルゴリズムに基づいてその入
力されるデータがこれら規定のデータか否かを判断し、
上記イネーブル信号ＣＮＴＥＮＢＬの状態を決定する。

【０１０６】 ＩｆＤＡＴＡ＝（ Ｊ＃Ｋ＃Ｉ＃Ｈ＃Ｒ＃Ｓ＃Ｔ＃ｎ） Ｔｈｅｎ ＣＮＴＥＮＢＬ＝"１" Ｅｌｓｅ ＣＮＴＥＮＢＬ＝"０" 因みにこれは、入力されたデータがＪシンボル、または
Ｋシンボル、またはＩシンボル、またはＨシンボル、ま
たはＲシンボル、またはＳシンボル、またはＴシンボ
ル、またはｎシンボルであれば、信号ＣＮＴＥＮＢＬを
論理「１（Ｈｉｇｈ）レベル」とし、そうでなければ、
同信号ＣＮＴＥＮＢＬを論理「０（Ｌｏｗ）レベル」と
することをしめしている。勿論これは、周知の論理回路
を組み合わせたハードウェアとして構成することもでき
る。

【０１０７】このような図１３に示す構成が採用される
場合の、上記書き込みクロック分配部２４、及び読み出
しクロック分配部２５の具体例を、先の図３及び図４に
対応させて、それぞれ図１４及び図１５に示す。

【０１０８】特に、読み出しクロック分配部２５におい
ては、同図１５に示されるように、上記信号ＣＮＴＥＮ
ＢＬによってその能動／非能動が制御されることに加
え、該信号ＣＮＴＥＮＢＬのアサートに対し、分配クロ
ックＲＣＢから順に出力されるよう、その構成が変更さ
れている。これは、書き込みクロック分配部２４が、同
信号ＣＮＴＥＮＢＬのアサートによって分配クロックＷ
ＣＡから順に出力されることの関係において、バッファ
レジスタ２２におけるバッファ使用量を「１」とするた
めの配慮である。

【０１０９】こうした読み出しクロック分配部２５の、
信号ＣＮＴＥＮＢＬに基づく状態遷移を図示すると図１
６のようになる。

【０１１０】すなわち、信号ＣＮＴＥＮＢＬが論理「Ｌ
レベル」にあるリセット状態ＲＳＴから、同信号ＣＮＴ
ＥＮＢＬのアサートによって第１の読み出し制御状態Ｒ
Ｄ１となり、次の再生クロックのタイミングで、通常の
通信状態での読み出し制御に対応する第２の読み出し制
御状態ＲＤ２となる。すなわち、上記第１の読み出し制
御状態ＲＤ１となった時点で、分配クロックＲＣＢを出
力を開始し、その後はＲＣＣ->ＲＣＡ->ＲＣＢ->ＲＣＣ
…といった順にて、その各生成される読み出し分配クロ
ックを出力することとなる。なお、これら第１及び第２
の読み出し制御状態ＲＤ１及びＲＤ２の何れの状態にお
いても、上記信号ＣＮＴＥＮＢＬが論理「Ｌレベル」と
なったときには、再びリセット状態ＲＳＴとなって、全
ての分配クロック（ＲＣＡ，ＲＣＢ，ＲＣＣ）の出力を
停止する。

【０１１１】図１７は、こうした読み出しクロック分配
部２５の動作特性についてテーブルとしてまとめたもの
であり、同図１７中のＲＳＴ、ＲＤ１、及びＲＤ２の各
欄は、それぞれ上記リセット状態、第１の読み出し制御
状態、及び第２の読み出し制御状態での、各分配クロッ
ク（ＲＣＡ，ＲＣＢ，ＲＣＣ）の状態に対応する。

【０１１２】図１８に、これら書き込みクロック分配部
２４、及び読み出しクロック分配部２５の上記信号ＣＮ
ＴＥＮＢＬに基づく動作タイミングを、タイミングチャ
ートとして総括しておく。なお、この図１８では便宜
上、上述したループバック・モードでのデータ受信を想
定しており、内部クロック源２１から発生されるクロッ
クと、クロック抽出部２３によって抽出、再生されるク
ロックとは、同一の周波数を有していると仮定してい
る。

【０１１３】また、図１９は、図１３に示す構成が採用
される場合の、クロック位相制御部２８の状態遷移を示
すものである。

【０１１４】すなわちこの図１９に示されるように、ク
ロック位相制御部２８は、上記信号ＣＮＴＥＮＢＬが論
理「Ｌレベル」にあるリセット状態ＲＳＴから、同信号
ＣＮＴＥＮＢＬのアサートによって通信可能状態（当該
ネットワーク上での論理的な接続状態）ＨＩＳＹＭＢＬ
となり、次に前記スタートコード（ＪＫシンボル）が検
出されたタイミングで、通常の通信状態ＦＲＡＭＥ／Ｃ
ＹＣＬＥに遷移する。そして、この通常の通信状態ＦＲ
ＡＭＥ／ＣＹＣＬＥにおいて、上記信号ＣＮＴＥＮＢＬ
が論理「Ｌレベル」となれば直ちにリセット状態ＲＳＴ
に戻り、上記Ｈシンボル（ホルトシンボル）が受信され
た場合には、再び通信可能状態ＨＩＳＹＭＢＬとなった
上で、スタートコード（ＪＫシンボル）が検出されれば
通信状態ＦＲＡＭＥ／ＣＹＣＬＥに遷移し、信号ＣＮＴ
ＥＮＢＬが論理「Ｌレベル」となればリセット状態ＲＳ
Ｔに移行する。

【０１１５】しかもこのクロック位相制御部２８では、
上記通信可能状態ＨＩＳＹＭＢＬにあるときには、特
に、図２０に示されるアルゴリズムに基づき、バッファ
使用量検出部２６を通じて検出されるバッファレジスタ
２２の都度のバッファ使用量Ｂのみから、同バッファレ
ジスタ２２がオーバーフローやアンダーフローを生じる
ことのないよう、その制御信号Ｓ０及びＳ１の内容を設
定制御するものとする。この図２０においても、これら
制御信号の内容「Ｓ０，Ｓ１＝ＬＨ」が通常のシフト動
作を意味し、「Ｓ０，Ｓ１＝ＬＬ」がバッファ貯蔵内容
の２度読み（足踏み）動作を意味し、そして「Ｓ０，Ｓ
１＝ＨＨ」が同バッファ貯蔵内容の読みとばし（逆シフ
ト）動作を意味することは、これまでと同様である。そ
してその後、スタートコード（ＪＫシンボル）の検出に
基づき、通常の通信状態ＦＲＡＭＥ／ＣＹＣＬＥに移行
した後は、モード判定部２９による前記ベーシック・モ
ードかハイブリッド・モードかの判定結果に基づき、先
の図９に示した態様でのプリアンブル長調整制御に移行
する。

【０１１６】以上述べた構成によれば、たとえ受信デー
タが到来しない場合であっても、バッファレジスタ２２
の状態を常に適正な状態に維持することが可能となる。
しかも、そのための構成としても、基本的には図１３に
示されるように、非常に簡素な構成にて実現可能である
（背景は異なるものの、例えば特開平３−６６２３９号
公報、発明の名称「エラスティックストアのスリップ制
御回路」に記載されているような装置と比較しても、そ
の構成、作用上の効果は甚大である）。

【０１１７】なお上記の例では、データ判断部３０が、
入力されるシリアルデータから直接、その内容を判断す
る構成としたが、他に例えば、このデータ判断部３０の
前段にシリアルデータをパラレルデータに変換するシリ
アル／パラレル変換器を設け、該変換されるパラレルデ
ータに基づいて上記アルゴリズムによる判断が実行され
る構成としてもよい。

【０１１８】また、少なくとも書き込みクロック分配部
２４、及び読み出しクロック分配部２５さえ、このデー
タ判断部３０によってその動作状態が制御されるように
することで、バッファレジスタ２２のバッファ使用量に
ついての最低限の適正化を図ることはできる。

【０１１９】

【発明の効果】以上説明したように、この発明によれ
ば、ベーシック・モードにおいては、入力されるプリア
ンブルの長さが規定長よりも長い場合に、バッファの使
用率を優先させてこれが５０％に近づくようプリアンブ
ルを読み捨て、逆に同プリアンブルの長さが規定長より
も短い場合には、プリアンブル長の補正を優先させつ
つ、その範囲でバッファ使用率が５０％に近づくよう、
プリアンブルを増すか、或いはプリアンブルを読み捨て
るにしてもその割合を減らす制御を行い、またハイブリ
ッド・モードにおいては、入力されるプリアンブルの長
さが増す方向、或いは減らす方向に同じ方向で調整済み
であると判断された場合に、当該データ（サイクル）に
ついてのプリアンブル長の調整を控え、次のデータへ、
該次のデータも同様に同じ方向でプリアンブル長が調整
済みであると判断される場合には、更に次のデータへ、
と該プリアンブル長の調整を繰り越して、同一のデータ
に対するプリアンブル長の調整を重複しないようにした
ことから、これら何れの通信モードであれ、ただ１つの
バッファを通じて、そのオーバーフローやアンダーフロ
ーはもとより、データ破壊等の一切生じない、常に安定
したシリアルデータ伝送が実現されるようになる。

【図面の簡単な説明】

【図１】この発明にかかる独立同期型シリアルデータ通
信装置について、その一実施例構成を示すブロック図で
ある。

【図２】図１に示されるバッファレジスタの具体構成例
を示すブロック図である。

【図３】図１に示される書き込みクロック分配部の具体
構成例を示すブロック図である。

【図４】図１に示される読み出しクロック分配部の具体
構成例を示すブロック図である。

【図５】図４に示される読み出しクロック分配部の動作
特性を示すテーブルである。

【図６】図２〜図４に示されるバッファレジスタ、書き
込みクロック分配部、及び読み出しクロック分配部の動
作例を示すタイミングチャートである。

【図７】図１に示されるバッファ使用量検出部の具体構
成例を示すブロック図である。

【図８】図１に示されるプリアンブル長検出部の具体構
成例を示すブロック図である。

【図９】図１に示されるクロック位相制御部によって実
行されるプリアンブル長調整アルゴリズムについてその
調整手順を示すフローチャートである。

【図１０】通信モードがベーシック・モードであるとき
の同クロック位相制御部によるプリアンブル長調整態様
を一覧する図表である。

【図１１】通信モードがハイブリッド・モードであると
きの同クロック位相制御部によるプリアンブル長調整態
様を一覧する図表である。

【図１２】図１に示した装置がネットワークへの各接続
局に適用された場合の、連続する３局間でのプリアンブ
ル長調整推移を、特にハイブリッド・モードでの通信を
例にとって示したタイムチャートである。

【図１３】この発明にかかる独立同期型シリアルデータ
通信装置について、他の実施例を示すブロック図であ
る。

【図１４】図１３に示される実施例での書き込みクロッ
ク分配部の具体構成例を示すブロック図である。

【図１５】図１３に示される実施例での読み出しクロッ
ク分配部の具体構成例を示すブロック図である。

【図１６】図１５に示される読み出しクロック分配部
の、信号ＣＮＴＥＮＢＬに基づく状態遷移例を示す状態
遷移図である。

【図１７】同図１５に示される読み出しクロック分配部
の動作特性を示すテーブルである。

【図１８】図１４に示される書き込みクロック分配部、
及び図１５に示される読み出しクロック分配部の、それ
ぞれ信号ＣＮＴＥＮＢＬに基づく動作例を示すタイミン
グチャートである。

【図１９】図１３に示される実施例でのクロック位相制
御部の、信号ＣＮＴＥＮＢＬに基づく状態遷移例を示す
状態遷移図である。

【図２０】同クロック位相制御部の、特に通信可能状態
におけるバッファ制御アルゴリズムを示すフローチャー
トである。

【図２１】ベーシック・モードにおけるシリアルデータ
（フレーム）構造例を示す略図である。

【図２２】ハイブリッド・モードにおけるシリアルデー
タ（サイクル）構造例を示す略図である。

【図２３】各局が独立同期で動作する通信網において各
局の局周波数が完全には一致しない実情を例示するブロ
ック図である。

【図２４】上記一致しない局周波数によって各局間の伝
送シリアルデータに位相のずれが生じることを例示する
タイムチャートである。

【図２５】従来の独立同期型シリアルデータ通信装置に
ついてその一構成例を示すブロック図である。

【符号の説明】

１〜ｎ…通信局、２１…内部クロック源、２２…バッフ
ァレジスタ、２３…クロック抽出部、２４…書き込みク
ロック分配部、２５…読み出しクロック分配部、２６…
バッファ使用量検出部、２７…プリアンブル長検出部、
２８…クロック位相制御部、２９…モード判定部、３０
…データ判断部

Claims (3)

【特許請求の範囲】
1. 【請求項１】シリアルデータ伝送のための所定周波数の
   クロックを発生する内部クロック源と、 シリアルデータをＦＩＦＯ形式にて一時貯蔵するバッフ
   ァ手段と、 入力されるシリアルデータからその伝送クロックを抽出
   するクロック抽出手段と、 この抽出されたクロックに基づいて当該シリアルデータ
   を前記バッファ手段に書き込む書き込み制御手段と、 前記バッファ手段の都度のデータ貯蔵量を検出する第１
   の検出手段と、 前記入力されるシリアルデータに含まれるプリアンブル
   の長さを検出する第２の検出手段と、 前記伝送されるシリアルデータが、非同期にて伝送され
   る第１の通信モードであるか、同期及び非同期にて伝送
   される第２の通信モードであるか、を検出する第３の検
   出手段と、 この第３の検出手段による検出結果が第１の通信モード
   であるとき、前記第１及び第２の検出手段による検出出
   力に基づき、第１の検出手段の検出出力がその検出範囲
   の最大値を下回り且つ第２の検出手段の検出出力が基準
   値を下回るとき、及び第１の検出手段の検出出力がその
   検出範囲の中心所定範囲値を下回るときには、前記内部
   クロック源から発生されるクロックの位相を遅らせ、第
   １の検出手段の検出出力がその検出範囲の中心所定範囲
   値を上回り且つ第２の検出手段の検出出力が基準値以上
   であるときには、前記内部クロック源から発生されるク
   ロックの位相を進ませ、それ以外のときには、前記内部
   クロック源から発生されるクロックの位相をシリアルデ
   ータ伝送のための標準位相に維持する制御を行う第１の
   クロック位相制御手段と、 同第３の検出手段による検出結果が第２の通信モードで
   ある旨示すとき、前記第１及び第２の検出手段による検
   出出力に基づき、第１の検出手段の検出出力がその検出
   範囲の中心所定範囲値を下回り且つ第２の検出手段の検
   出出力が基準値以下であるときには、前記内部クロック
   源から発生されるクロックの位相を遅らせ、第１の検出
   手段の検出出力がその検出範囲の中心所定範囲値を上回
   り且つ第２の検出手段の検出出力が基準値以上であると
   きには、前記内部クロック源から発生されるクロックの
   位相を進ませ、それ以外のときには、前記内部クロック
   源から発生されるクロックの位相をシリアルデータ伝送
   のための標準位相に維持する制御を行う第２のクロック
   位相制御手段と、 これら位相制御されたクロックに基づいて、前記バッフ
   ァ手段に貯蔵されているデータを次局への出力シリアル
   データとして読み出す読み出し制御手段と、 を具える独立同期型シリアルデータ通信装置。
2. 【請求項２】請求項１記載の独立同期型シリアルデータ
   通信装置において、 前記伝送されるシリアルデータが予め定義された規定の
   データか否かを判断し、その判断結果が否定判断である
   とき、少なくとも前記書き込み制御手段及び前記読み出
   し制御手段を非能動とするデータ判断手段、 を更に具える独立同期型シリアルデータ通信装置。
3. 【請求項３】シリアルデータ伝送のための所定周波数の
   クロックを発生する内部クロック源と、 非同期にて伝送されるシリアルデータをＦＩＦＯ形式に
   て一時貯蔵するバッファ手段と、 入力されるシリアルデータからその伝送クロックを抽出
   するクロック抽出手段と、 この抽出されたクロックに基づいて当該シリアルデータ
   を前記バッファ手段に書き込む書き込み制御手段と、 前記バッファ手段の都度のデータ貯蔵量を検出する第１
   の検出手段と、 前記入力されるシリアルデータに含まれるプリアンブル
   の長さを検出する第２の検出手段と、 前記第１及び第２の検出手段による検出出力に基づき、
   第１の検出手段の検出出力がその検出範囲の最大値を下
   回り且つ第２の検出手段の検出出力が基準値を下回ると
   き、及び第１の検出手段の検出出力がその検出範囲の中
   心所定範囲値を下回るときには、前記内部クロック源か
   ら発生されるクロックの位相を遅らせ、第１の検出手段
   の検出出力がその検出範囲の中心所定範囲値を上回り且
   つ第２の検出手段の検出出力が基準値以上であるときに
   は、前記内部クロック源から発生されるクロックの位相
   を進ませ、それ以外のときには、前記内部クロック源か
   ら発生されるクロックの位相をシリアルデータ伝送のた
   めの標準位相に維持する制御を行うクロック位相制御手
   段と、 この位相制御されたクロックに基づいて、前記バッファ
   手段に貯蔵されているデータを次局への出力シリアルデ
   ータとして読み出す読み出し制御手段と、 を具える独立同期型シリアルデータ通信装置。