JPH05218876A - Method and device for digital signal processing - Google Patents

Abstract

PURPOSE:To improve accuracy for digital data by separating the sampling noise and quantizing error noise of an analog input signal from the analog input signal. CONSTITUTION:The analog input signal is sampled (101) and converted to a digital signal (102), the digital signal and a digital signal (105) having a value different from that of the digital signal are laternately sampled, a digital filter processing is executed, and a high frequency component is removed (103). Otherwise, a signal superimposing an AC signal at a fixed frequency to the analog input signal is sampled and converted to a digital signal (102), the digital filter processing is executed to that digital signal, and the high frequency component is removed (103). Otherwise, DELTASIGMA modulation is executed to the analog input signal, the digital filter processing is executed to the modulated signal, and the high frequency component is removed. Thus, the frequency areas of disturbance noise and noise caused by quantizing error can be moved to a high frequency area in the block area of a digital filter, and resolution higher than that of an A/D converter can be effectively utilized.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、アナログ量のデータを
ディジタル量のデータに変換するディジタル信号処理方
法及びその装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital signal processing method and apparatus for converting analog data into digital data.

【０００２】[0002]

【従来の技術】アナログ量をディジタル量のデータに変
換する処理を含むディジタル信号処理方法として、従
来、例えば電気評論１９９０年４月号３４頁以降に記載
されているように、電力系統ディジタル保護リレーに用
いたものが知られている。この保護リレー装置は、入力
部、演算処理部、整定部、表示部及び出力部を備えて構
成されている。入力部は高調波除去用のアナログフィル
タ、サンプルホールド回路、マルチプレクサ、Ａ／Ｄ変
換器及びバッファメモリを備えたディジタル信号処理装
置とされている。その入力部によれば、アナログ入力信
号に含まれる基本波に重畳された高調波分をアナログフ
ィルタにより除去した後、アナログフィルタの出力信号
を６００Hzの周期でサンプリングし、アナログ信号をデ
ィジタル信号に変換するようになっている。そして、デ
ィジタル信号から電力系統の電圧及び電流の大きさ、又
はインピーダンスを求めて保護リレーを動作させるよう
にしている。2. Description of the Related Art As a digital signal processing method including a process of converting an analog amount into a digital amount of data, a power system digital protection relay is conventionally disclosed, for example, as described in Electric Review, April 1990, p. 34 et seq. The one used for is known. This protection relay device includes an input unit, an arithmetic processing unit, a settling unit, a display unit, and an output unit. The input section is a digital signal processing device equipped with an analog filter for removing harmonics, a sample hold circuit, a multiplexer, an A / D converter and a buffer memory. According to the input unit, the harmonic component superimposed on the fundamental wave included in the analog input signal is removed by the analog filter, and then the output signal of the analog filter is sampled at a cycle of 600 Hz to convert the analog signal into a digital signal. It is supposed to do. Then, the protection relay is operated by obtaining the magnitude of the voltage and current of the power system or the impedance from the digital signal.

【０００３】[0003]

【発明が解決しようとする課題】上記従来技術において
は、アナログ入力信号に重畳している高調波成分や外乱
ノイズは、アナログフィルタにより除去するようにして
いる。しかし、アナログフィルタ以降で発生するノイ
ズ、例えばサンプリングに伴う外乱ノイズやＡ／Ｄ変換
器における量子化誤差に伴うノイズについては考慮され
ていないことから、これらのアナログフィルタ以降で発
生するノイズによって、ディジタルデータの演算値に誤
差が生じるという不具合がある。この不具合点を検討し
たところ、従来技術によれば、ディジタル変換のサンプ
リング周波数が６００Hzであることから、そのサンプリ
ングによる外乱ノイズやディジタル変換による量子化誤
差に伴うノイズの周波数領域が、アナログフィルタの通
過域（アナログ入力信号の周波数領域）と重なってしま
う。そのため、外乱ノイズ及び量子化誤差に伴うノイズ
をフィルタによりアナログ入力信号から分離することが
できず、それらのノイズによって演算誤差が生じること
が判明した。そのためＡ／Ｄ変換器の分解能を十分に確
保することができないという不具合があるのである。In the above prior art, the harmonic component and the disturbance noise superimposed on the analog input signal are removed by the analog filter. However, since noise generated after the analog filter, for example, disturbance noise due to sampling and noise due to the quantization error in the A / D converter, is not taken into consideration, the noise generated after these analog filters causes digital noise. There is a problem that an error occurs in the calculated value of data. According to the prior art, when this problem is examined, since the sampling frequency of the digital conversion is 600 Hz, the frequency range of the disturbance noise due to the sampling or the noise associated with the quantization error due to the digital conversion passes through the analog filter. It overlaps with the range (frequency domain of analog input signal). Therefore, it has been found that the disturbance noise and the noise associated with the quantization error cannot be separated from the analog input signal by the filter, and the noise causes a calculation error. Therefore, there is a problem that the resolution of the A / D converter cannot be sufficiently secured.

【０００４】本発明の目的は、外乱ノイズ及び量子化誤
差に伴うノイズをアナログ入力信号から分離できるディ
ジタル信号処理方法及び装置を提供することにある。It is an object of the present invention to provide a digital signal processing method and apparatus capable of separating disturbance noise and noise associated with quantization error from an analog input signal.

【０００５】[0005]

【課題を解決するための手段】上記目的を達成するた
め、本発明は、第１の方法及び装置は、アナログ入力信
号を所定周期でサンプリングしてディジタル信号に変換
し、該ディジタル信号を所定周期でサンプリングしてデ
ィジタルフィルタ処理により高周波成分を除去するにあ
たり、該ディジタルフィルタ処理を前記ディジタル信号
と交互に該ディジタル信号と異なる値のディジタル信号
をサンプリングして行うことを特徴とする。In order to achieve the above object, the present invention provides a first method and apparatus in which an analog input signal is sampled at a predetermined cycle and converted into a digital signal, and the digital signal is transferred at a predetermined cycle. In removing the high frequency component by sampling with the digital filter process, the digital filter process is performed by alternately sampling the digital signal and the digital signal having a value different from the digital signal.

【０００６】また、第２の方法及び装置は、アナログ入
力信号を所定周期でサンプリングしてディジタル信号に
変換し、該ディジタル信号を所定周期でサンプリングし
てディジタルフィルタ処理により高周波成分を除去する
にあたり、前記アナログ入力信号に一定の周波数の交流
信号を重畳することを特徴とする。In the second method and apparatus, an analog input signal is sampled at a predetermined cycle to be converted into a digital signal, the digital signal is sampled at a predetermined cycle, and a high frequency component is removed by digital filtering. It is characterized in that an AC signal having a constant frequency is superimposed on the analog input signal.

【０００７】第３の方法及び装置は、アナログ入力信号
を所定周期でサンプリングしてΔΣ変調し、該ΔΣ変調
した信号を第１のディジタルフィルタにより平均化処理
し、該第１のディジタルフィルタの出力を所定周期でサ
ンプリングしてディジタルフィルタ処理により高周波成
分を除去することを特徴とする。In a third method and apparatus, an analog input signal is sampled at a predetermined cycle, ΔΣ modulated, the ΔΣ modulated signal is averaged by a first digital filter, and the output of the first digital filter is output. Is sampled at a predetermined cycle, and high frequency components are removed by digital filter processing.

【０００８】上記第１〜第３の方法及び装置のいずれか
において、前記ディジタルフィルタ処理の演算周期より
も短い周期でアナログ入力信号をサンプリングすること
が好ましい。In any of the first to third methods and apparatus described above, it is preferable that the analog input signal is sampled at a cycle shorter than the calculation cycle of the digital filter processing.

【０００９】[0009]

【作用】このように構成されることから、本発明によれ
ば次の作用により上記目的を達成できる。With this structure, the above object can be achieved by the following operation according to the present invention.

【００１０】すなわち、アナログ入力信号はサンプリン
グ及びアナログ・ディジタル変換により、サンプリング
周波数の１／Ｎ（Ｎは２以上の整数）の周波数の離散信
号になる。したがって、サンプリングを高速に行えばノ
イズの周波数を高い周波数領域に移行させて、アナログ
入力信号の周波数帯域のノイズ成分を減ずることができ
る。しかし、これでは減少の程度が少ないため十分にＡ
／Ｄ変換器の分解能を確保できない。そこで、処理対象
のディジタル信号と異なる値のディジタルデータを、処
理対象のディジタル信号と交互に取り込んでフィルタ処
理すれようにすれば、そのフィルタ入力信号に含まれる
外乱ノイズ及び量子化誤差に伴うノイズなどの総合ノイ
ズの周波数成分を、より一層高周波域に移行させること
ができる。そして、ディジタルフィルタの阻止域を入力
信号の通過域より高い周波数帯域に設定すれば、高周波
域に移行した総合ノイズを大幅に減衰させることがで
き、精度の高いディジタルデータを得ることができる。That is, the analog input signal becomes a discrete signal having a frequency of 1 / N (N is an integer of 2 or more) of the sampling frequency by sampling and analog-digital conversion. Therefore, if the sampling is performed at high speed, the noise frequency can be shifted to a high frequency region, and the noise component in the frequency band of the analog input signal can be reduced. However, with this, the degree of decrease is small, so A
The resolution of the / D converter cannot be secured. Therefore, if digital data having a value different from that of the processing target digital signal is alternately captured with the processing target digital signal so as to be filtered, disturbance noise included in the filter input signal and noise due to quantization error, etc. The frequency component of the total noise of can be further shifted to the high frequency range. If the stop band of the digital filter is set to a frequency band higher than the pass band of the input signal, the total noise transferred to the high frequency band can be greatly attenuated, and highly accurate digital data can be obtained.

【００１１】アナログ入力信号に高周波の微小のクロッ
ク信号を加えても、上記の作用と同様に、総合ノイズの
周波数成分を高周波域に移行することができる。Even if a high-frequency minute clock signal is added to the analog input signal, the frequency component of the total noise can be shifted to the high-frequency region in the same manner as the above operation.

【００１２】アナログ入力信号を△Σ変調すると、その
出力は、信号と外乱ノイズ及び量子化誤差の両方が１次
差分の形で表すことができ、ノイズ成分は高い周波数ほ
ど多く発生させることができ、低い周波数ほど小さくで
きる。したがって、ディジタルフィルタの減衰特性によ
り信号成分よりも高周波の成分を除去することにより、
総合ノイズ成分をより一層低減させることができるので
精度の高いデータを得ることができる。When the analog input signal is ΔΣ-modulated, the output of the signal and the disturbance noise and the quantization error can both be represented in the form of a first-order difference, and the noise component can be generated more at higher frequencies. , The lower the frequency, the smaller. Therefore, by removing the higher frequency component than the signal component due to the attenuation characteristics of the digital filter,
Since the total noise component can be further reduced, highly accurate data can be obtained.

【００１３】[0013]

【実施例】以下、本発明を図示実施例に基づいて説明す
る。図１に、本発明のディジタル信号処理方法を適用し
てなる信号処理装置の一実施例のブロック構成図を示
す。本実施例は、図示のように、アナログセンサ１０
０、サンプルホルダ（Ｓ／Ｈ）１０１、Ａ／Ｄ変換器１
０２、ディジタルフィルタＤＦ１０３、ディジタル信号
処理部１０４及びデータメモリ部１０５の機能ブロック
により構成されている。アナログセンサ１００は例え
ば、電流、電圧、速度、圧力、温度など各種アナログ量
のデータを電圧信号に変換する構成のものとされてい
る。サンプルホルダ（Ｓ／Ｈ）１０１は所定のサンプリ
ング周期Ｔ₀に同期して、アナログセンサ１００からア
ナログ信号を入力してホールドする。このホールドされ
たアナログ信号は所定のサンプリング周期でＡ／Ｄ変換
器１０２に入力されてディジタル信号に変換される。変
換されたディジタル信号は切り替え手段１０６を介して
ディジタルフィルタ１０３へ出力される。ディジタルフ
ィルタ１０３は切り替え手段１０６を介して所定のサン
プリング周期で、Ａ／Ｄ変換器１０２から出力されるデ
ィジタル信号とデータメモリ部１０５に格納されている
設定データ（以下、内挿データと称する。）とを交互に
入力し、それぞれの信号に対してディジタルフィルタ処
理を行いディジタル演算処理部へ出力するようになって
いる。ディジタル演算処理部１０４は入力されるディジ
タルデータを基に各種の演算処理を行ってその結果を出
力するようになっている。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to illustrated embodiments. FIG. 1 shows a block diagram of an embodiment of a signal processing apparatus to which the digital signal processing method of the present invention is applied. In this embodiment, as shown, the analog sensor 10 is used.
0, sample holder (S / H) 101, A / D converter 1
02, a digital filter DF103, a digital signal processing unit 104, and a data memory unit 105. The analog sensor 100 is configured to convert data of various analog amounts such as current, voltage, speed, pressure and temperature into a voltage signal. The sample holder (S / H) 101 inputs an analog signal from the analog sensor 100 and holds it in synchronization with a predetermined sampling period T ₀ . The held analog signal is input to the A / D converter 102 at a predetermined sampling period and converted into a digital signal. The converted digital signal is output to the digital filter 103 via the switching means 106. The digital filter 103 has a predetermined sampling cycle through the switching means 106 and the digital signal output from the A / D converter 102 and the setting data stored in the data memory unit 105 (hereinafter referred to as interpolation data). And are alternately input, and digital filtering processing is performed on each signal and output to the digital arithmetic processing unit. The digital arithmetic processing unit 104 performs various arithmetic processings based on the input digital data and outputs the results.

【００１４】図２に、上記信号処理のタイミングチャー
トを示す。アナログセンサ１００で取り込んだアナログ
入力信号は、サンプルホルダＳ／Ｈ１０１により図２
（Ａ）に示すタイミングでサンプリングされて、かつそ
の周期の間保持される。このサンプリング周期Ｔ₀は前
記従来技術の場合の６００Hzの１／ｎ倍、すなわち従来
のｎ倍の高速サンプリングとする。サンプルホールドさ
れたアナログ信号は図２（Ｂ）に示すタイミングでＡ／
Ｄ変換される。Ａ／Ｄ変換のチャンネル数は通常電力用
の場合１６チャンネル（ビット）であり、サンプリング
周期Ｔ₀の間で全てのチャンネルのＡ／Ｄ変換を行う。
ディジタル変換されたディジタル信号は図２（Ｃ）のタ
イミングで、ディジタルフィルタ処理がなされる。この
ディジタルフィルタ処理の内容は、図２（Ｄ）に示すよ
うに、例えば、ｔ₁時刻はｔ₀時刻にサンプリングしたア
ナログ信号に対応するディジタル信号Ａ（ｔ₀）に対し
てフィルタ処理を行い、ｔ₁’時刻はｔ₀時刻に取り込ん
だ内挿データＢ（ｔ₀）を用いてディジタルフィルタ処
理を行う。このように、ディジタルフィルタＤＦ１０３
では処理対象のディジタル信号（入力信号）と内挿デー
タとを、サンプリング周期Ｔ₀の１／２周期ごとに交互
に取り込み、フィルタ処理を実行する。FIG. 2 shows a timing chart of the above signal processing. The analog input signal captured by the analog sensor 100 is output by the sample holder S / H 101 as shown in FIG.
It is sampled at the timing shown in (A) and held for that period. The sampling cycle T ₀ is 1 / n times as high as 600 Hz in the case of the prior art, that is, n times faster than the conventional case. The analog signal sampled and held is A / at the timing shown in FIG.
D converted. The number of channels for A / D conversion is 16 channels (bits) for normal power, and all channels are A / D converted during the sampling period T ₀ .
The digital signal thus digitally converted is subjected to digital filter processing at the timing shown in FIG. As shown in FIG. 2D, the content of this digital filter processing is, for example, at t ₁ time, the digital signal A (t ₀ ) corresponding to the analog signal sampled at time t ₀ is filtered, At time t ₁ ', digital filter processing is performed using the interpolated data B (t ₀ ) taken at time t ₀ . In this way, the digital filter DF103
Then, the digital signal (input signal) to be processed and the interpolated data are alternately fetched every ½ cycle of the sampling cycle T ₀ , and the filter processing is executed.

【００１５】ここで、図１の折り返し誤差防止用のアナ
ログフィルタ１００の出力信号を計測したところ、アナ
ログ信号の信号成分には、図３（Ａ）に示すように、高
次の高調波成分が含まれていることが測定された。すな
わち、アナログ信号には、ノイズ成分として電源などに
誘導したノイズ、いわゆる外乱ノイズが含まれている。
このような外乱ノイズは、サンプルホルダ（Ｓ／Ｈ）１
０１の出力やＡ／Ｄ変換器１０２の入力部においても発
生する。Here, when the output signal of the analog filter 100 for preventing the aliasing error in FIG. 1 is measured, as shown in FIG. 3A, the higher order harmonic component is found in the signal component of the analog signal. It was measured to be included. That is, the analog signal includes noise induced as a noise component in the power supply, so-called disturbance noise.
Such disturbance noise is generated by the sample holder (S / H) 1
It also occurs at the output of 01 and the input part of the A / D converter 102.

【００１６】このようなノイズを含むアナログ信号をサ
ンプリング周波数ｆｓ＝６００Hzでサンプリングする
と、例えば図３（Ｂ）に示すような波形となる。これを
周波数分析してみると、図３（Ｃ）に示すように、アナ
ログ信号の通過帯域Ｔ₁に含まれるノイズ成分が発生し
ていることが判る。このノイズ成分はサンプリング周波
数ｆｓの１／Ｎ（Ｎは２以上の整数）の周波数に依存し
て発生することが確認された。When an analog signal containing such noise is sampled at a sampling frequency fs = 600 Hz, for example, a waveform as shown in FIG. 3 (B) is obtained. Frequency analysis of this shows that noise components included in the passband T ₁ of the analog signal are generated, as shown in FIG. It was confirmed that this noise component is generated depending on the frequency of 1 / N (N is an integer of 2 or more) of the sampling frequency fs.

【００１７】一方、図３（Ｄ）に示すように、サンプリ
ング周波数ｆｓ’＝３ｋHzでサンプリングしたところ、
図３（Ｅ）に示すように、外乱ノイズ及び量子化誤差に
伴うノイズを含む総合ノイズ１０７が発生することが判
明した。この場合、サンプリング周波数を高くしたの
で、ノイズ成分の周波数は高周波側に移行する。しか
し、アナログ信号の通過帯域Ｔ₁にノイズ成分が若干残
る。このノイズ成分は、例えば１４又は１６ビットの高
い分解能を有するＡ／Ｄ変換器１０２の分解能を確保で
きない原因になるのである。On the other hand, as shown in FIG. 3D, when sampling is performed at a sampling frequency fs' = 3 kHz,
As shown in FIG. 3E, it was found that the total noise 107 including the disturbance noise and the noise associated with the quantization error is generated. In this case, since the sampling frequency is increased, the frequency of the noise component shifts to the high frequency side. However, some noise component remains in the pass band T ₁ of the analog signal. This noise component causes a failure to secure the resolution of the A / D converter 102 having a high resolution of 14 or 16 bits, for example.

【００１８】そこで、本実施例の信号処理は、更にノイ
ズを減少させて高い分解能のＡ／Ｄ変換器１０２を得よ
うとするものである。図４（Ａ）は、サンプリング周期
Ｔ₀を高速にした場合の本実施例のディジタルフィルタ
ＤＦ１０３の入力信号、すなわち、ディジタル信号と内
挿データとを取り込んだ信号波形例を示す。この信号波
形例は内挿データを「０」Ｖにした場合である。また、
図４（Ｂ）は上記（Ａ）の信号波形を周波数分析した結
果の図である。Therefore, in the signal processing of this embodiment, noise is further reduced to obtain the high resolution A / D converter 102. FIG. 4A shows an example of a signal waveform in which the input signal of the digital filter DF103 of the present embodiment, that is, the digital signal and the interpolated data are taken in when the sampling period T ₀ is made high. This signal waveform example is for the case where the interpolation data is "0" V. Also,
FIG. 4B is a diagram showing a result of frequency analysis of the signal waveform of FIG.

【００１９】図４から明かなように、本実施例によれ
ば、高速サンプリング手法に加え、ディジタル信号と内
挿データを交互に取り込む方法を組合せたことにより、
外乱ノイズ及び量子化誤差に伴う発生ノイズの周波数領
域をアナログ入力信号の通過帯域Ｔ₁よりも、高い周波
数領域に移行させることができる。また、高周波領域に
移行したノイズ成分は、ディジタルフィルタＤＦ１０３
の減衰特性により大幅に除去できる。したがって、ディ
ジタルフィルタＤＦ１０３から出力されるディジタル信
号の分解能を高く確保することができ、その信号を用い
て行う保護リレー処理などの演算処理の高精度化を図る
ことができる。As is apparent from FIG. 4, according to this embodiment, in addition to the high-speed sampling method, the method of alternately capturing the digital signal and the interpolated data is combined.
It is possible to shift the frequency region of the disturbance noise and the noise generated by the quantization error to a frequency region higher than the pass band T ₁ of the analog input signal. Further, the noise component that has moved to the high frequency region is the digital filter DF103.
It can be largely removed by the attenuation characteristic of. Therefore, a high resolution of the digital signal output from the digital filter DF103 can be ensured, and the precision of arithmetic processing such as protection relay processing performed using the signal can be improved.

【００２０】なお、図４（Ａ）の例では、内挿データを
「０」Ｖとした場合を示したが、これに限らず、内挿デ
ータとしては、例えば、アナログ入力信号と極性が反対
の信号、現時刻と１サンプル前の信号の補間信号、複数
の高調波を合成したデータ、あるいはランダムなデータ
なども適用可能である。要は、ディジタルフィルタ１０
３から見て、処理にかかるディジタル信号（入力信号）
と値が異なるデータであればよい。In the example of FIG. 4A, the interpolation data is set to "0" V. However, the interpolation data is not limited to this. For example, the polarity of the interpolation data is opposite to that of the analog input signal. , A signal obtained by interpolating the current time and the signal one sample before, data obtained by combining a plurality of harmonics, or random data is also applicable. In short, the digital filter 10
Seen from 3, the digital signal (input signal) related to the processing
The data may have different values.

【００２１】図５に、本発明の他の実施例を適用してな
る信号処理装置の機能ブロック図を示す。図１実施例と
同一機能ブロックには同一符号を付して説明を省略す
る。図において、クロック信号発生部５００ａは、例え
ばサンプリング周波数ｆｓ’の１／２の周波数ｆｃの、
微小振幅の交流信号（クロック信号）を発生するもので
ある。加算部５００ｂは、アナログセンサ１００で取り
込んだアナログ入力信号と上記クロック信号を加算する
ものである。FIG. 5 shows a functional block diagram of a signal processing apparatus to which another embodiment of the present invention is applied. The same functional blocks as those in the embodiment of FIG. In the figure, the clock signal generator 500a has, for example, a frequency fc that is ½ of the sampling frequency fs ′,
An AC signal (clock signal) having a small amplitude is generated. The adder 500b adds the analog input signal captured by the analog sensor 100 and the clock signal.

【００２２】つまり、本実施例は、図１実施例のディジ
タル信号と内挿データをディジタルフィルタに交互に取
り込む方法に代えて、アナログ入力信号に微小振幅のク
ロック信号を加算するようにしたものである。本実施例
によっても、アナログ入力信号の通過帯域Ｔ₁にあるノ
イズ成分を高周波側に移行することができる。そして、
移行したノイズ成分をディジタルフィルタＤＦ１０４の
減衰特性で除去するようにしたものである。本実施例に
おけるディジタルフィルタＤＦ１０４の入力信号の周波
数分析例を図６に示す。重畳したクロック信号の周波数
ｆｃの周波数領域のゲインが高くなるが、通過帯域Ｔ₁
のノイズ成分を従来方式よりも低く抑えることができ、
高いＡ／Ｄ変換処理の分解能を確保して、ディジタル演
算処理の高精度化が図れる。That is, this embodiment is one in which a clock signal having a minute amplitude is added to the analog input signal instead of the method of alternately fetching the digital signal and the interpolated data into the digital filter in the embodiment of FIG. is there. Also in this embodiment, the noise component in the pass band T ₁ of the analog input signal can be shifted to the high frequency side. And
The transferred noise component is removed by the attenuation characteristic of the digital filter DF104. FIG. 6 shows an example of frequency analysis of the input signal of the digital filter DF104 in this embodiment. Although the gain in the frequency domain of the frequency fc of the superimposed clock signal becomes high, the pass band T ₁
The noise component of can be suppressed lower than the conventional method,
A high resolution of the A / D conversion processing can be secured and the accuracy of the digital arithmetic processing can be improved.

【００２３】図７に、本発明の更に他の実施例を適用し
てなる信号処理装置の機能ブロック図を示す。図示のよ
うに、本実施例は、アナログセンサ１００と、と、ディ
ジタルフィルタ（ＤＦ１）６０５、ディジタルフィルタ
（ＤＦ２）１０４、及びディジタル信号処理部１０５を
含んで構成されている。△Σ変調器６００は、積分器６
０１、１ビットＡ／Ｄ変換器６０２、１クロック遅延部
６０３、１ビットＤ／Ａ変換器６０４を含んで構成され
ている。FIG. 7 shows a functional block diagram of a signal processing apparatus to which still another embodiment of the present invention is applied. As illustrated, the present embodiment is configured to include an analog sensor 100, a digital filter (DF1) 605, a digital filter (DF2) 104, and a digital signal processing unit 105. The ΔΣ modulator 600 includes an integrator 6
01, 1-bit A / D converter 602, 1-clock delay unit 603, and 1-bit D / A converter 604.

【００２４】ここで、本実施例の特徴部である△Σ変調
器６００について説明する。まず、積分器６０１はアナ
ログ入力信号と予測符号である１ビットＤ／Ａ変換器６
０４の出力の差分を入力して積分する。この積分結果を
１ビットＡ／Ｄ変換器６０２に入力する。１ビットＡ／
Ｄ変換器６０２の出力は、ディジタルフィルタ（ＤＦ
１）６０５と１クロック遅延部６０３にそれぞれ入力さ
れる。そして、１クロック遅延部６０３の出力は上記の
１ビットＤ／Ａ変換器６０４に入力される。この△Σ変
調器６００における一連の動作は、非常に短い周期（１
／ｆｓ・ｍ）で行うように設定されている。Now, the ΔΣ modulator 600, which is a characteristic part of this embodiment, will be described. First, the integrator 601 is an analog input signal and a 1-bit D / A converter 6 which is a prediction code.
The difference of the output of 04 is input and integrated. The integration result is input to the 1-bit A / D converter 602. 1 bit A /
The output of the D converter 602 is a digital filter (DF
1) Input to 605 and 1-clock delay unit 603, respectively. The output of the 1-clock delay unit 603 is input to the 1-bit D / A converter 604. A series of operations in the ΔΣ modulator 600 has a very short cycle (1
/ Fs · m).

【００２５】したがって、△Σ変調器６００により変調
された出力は、アナログ入力信号と外乱ノイズ及び量子
化誤差の両方が１次差分の形で表すことができる。した
がって、変調された信号をそのまま出力とすることがで
きる。また、ノイズ成分は高い周波数ほど多く発生させ
ることができ、低い周波数ほど小さくできる。Therefore, in the output modulated by the ΔΣ modulator 600, both the analog input signal and the disturbance noise and the quantization error can be represented in the form of first-order difference. Therefore, the modulated signal can be output as it is. Further, the noise component can be generated more in a higher frequency and can be reduced in a lower frequency.

【００２６】一方、△Σ変調器６００出力は非常に周期
の短い１ビットのパルス列となるため、この信号をパラ
レルに変換すると共に信号のサンプリングレートを下げ
る必要があるため、ディジタルフィルタ（ＤＦ１）６０
５が設けられている。すなわち、ディジタルフィルタ
（ＤＦ１）６０５により、入力される連続したディジタ
ル信号をｍ個（例えばｍ＝６４）加算し、その平均値を
求めて出力する。この出力信号を高調波除去用のディジ
タルフィルタ（ＤＦ２）１０４に入力し、高周波に移行
した外乱ノイズ及び量子化誤差を大幅に除去する。その
後、ディジタル信号処理部１０５において各種のディジ
タル演算を行う。On the other hand, since the output of the ΔΣ modulator 600 is a 1-bit pulse train having a very short cycle, it is necessary to convert this signal in parallel and to lower the sampling rate of the signal. Therefore, the digital filter (DF1) 60
5 are provided. That is, the digital filter (DF1) 605 adds m (for example, m = 64) continuous input digital signals, calculates the average value, and outputs the average value. This output signal is input to the digital filter (DF2) 104 for removing harmonics, and the disturbance noise and quantization error that have shifted to a high frequency are largely removed. Then, the digital signal processing unit 105 performs various digital operations.

【００２７】図８に、本実施例のディジタルフィルタ
（ＤＦ２）１０４の入力信号の周波数分析を行った結果
を示す。図から明らかなように、ノイズ成分を高周波領
域に移行させることができ、この高周波域のノイズ成分
はディジタルフィルタ（ＤＦ２）１０４の減衰特性で大
幅に除去することができる。したがって、高いＡ／Ｄ変
換処理の分解能を確保することができ、高精度化が図れ
る。FIG. 8 shows the result of frequency analysis of the input signal of the digital filter (DF2) 104 of this embodiment. As is clear from the figure, the noise component can be transferred to the high frequency region, and the noise component in the high frequency region can be largely removed by the attenuation characteristic of the digital filter (DF2) 104. Therefore, a high resolution of A / D conversion processing can be ensured, and high accuracy can be achieved.

【００２８】ここで、上記ディジタルフィルタ（ＤＦ
２）１０４の構成は、応答を高速にするためにフィード
バックループを有する再帰形ディジタルフィルタ（ＩＩ
Ｒ形）が用いられている。これについては、あとで詳細
に説明する。Here, the digital filter (DF
2) The configuration of 104 is a recursive digital filter (II) having a feedback loop to speed up the response.
R type) is used. This will be described in detail later.

【００２９】図９は、図７実施例の応用実施例を示すも
のである。この応用例は、例えば、電力保護・制御装置
用等のように、多くの入力信号を並列的に処理する必要
がある場合に有効である。すなわち、アナログセンサ１
００と△Σ変調器６００を処理対象の入力信号に合わせ
て、入力チャンネル数だけ設けているが、ディジタルフ
ィルタ（ＤＦ１）６０５以降の処理は、時分割多重によ
り処理するように構成したものである。FIG. 9 shows an application example of the embodiment of FIG. This application example is effective when it is necessary to process a large number of input signals in parallel, such as for a power protection / control device. That is, the analog sensor 1
00 and the ΔΣ modulator 600 are provided according to the number of input channels according to the input signal to be processed, but the processing after the digital filter (DF1) 605 is configured to be processed by time division multiplexing. ..

【００３０】ここで、上記各実施例の中で重要な動作を
するディジタルフィルタについて、具体的な実施例を図
１０及び図１１により説明する。図１０と図１１は、デ
ィジタルフィルタの代表的なブロック概念構成を示し、
図１０はＩＩＲ(Ｉnfinite-extent Ｉmpulse Ｒespons
e)形フィルタであり、図１１はＦＩＲ型(Ｆiniteextent
Ｉmpulse Ｒesponse)形フィルタである。Here, a concrete example of the digital filter which performs an important operation in each of the above-mentioned embodiments will be described with reference to FIGS. 10 and 11 show typical block conceptual configurations of a digital filter,
Figure 10 shows IIR (Infinite-extent Impulse Respons
e) type filter, and FIG. 11 shows an FIR type (Finiteextent).
Impulse Response) type filter.

【００３１】図１０において、次数が２次の場合のフィ
ルタは加算ブロック３０１，３０２，３０３，３０４、
フィルタ係数ブロック３０５，３０６，３０７，３０
８，３０９、信号Ｗｎを周期Ｔの１時刻分遅延する遅延
ブロック３１０、信号Ｗｎ−１を１時刻分遅延する遅延
ブロック３１１を備えて構成されており、入力信号Ｘｎ
にフィルタ処理を施してフィルタ出力信号Ｙｎを発生す
るようになっている。In FIG. 10, when the order is quadratic, the filters are addition blocks 301, 302, 303, 304,
Filter coefficient blocks 305, 306, 307, 30
8, 309, a delay block 310 that delays the signal Wn by one time period of the cycle T, and a delay block 311 that delays the signal Wn−1 by one time period.
Is filtered to generate a filter output signal Yn.

【００３２】上記フィルタを演算式で表わすと次式の数
１と数２によって表わされる。When the above filter is expressed by an arithmetic expression, it is expressed by the following equations (1) and (2).

【００３３】[0033]

【数１】Ｗｎ＝Ｘｎ＋Ｗｎ−１・Ｂ１＋Ｗｎ−２・Ｂ２[Formula 1] Wn = Xn + Wn−1 · B1 + Wn−2 · B2

【００３４】[0034]

【数２】 Ｙｎ＝Ｗｎ・Ａ０＋Ｗｎ−１・Ａ１＋Ｗｎ−２・Ａ２ 上記構成において、フィルタ係数３０５〜３０９を調整
することにより、次式数３〜数７に示す各種のフィルタ
を実現することができる。[Formula 2] Yn = Wn · A0 + Wn−1 · A1 + Wn−2 · A2 In the above configuration, by adjusting the filter coefficients 305 to 309, various filters shown in the following formulas 3 to 7 can be realized. ..

【００３５】[0035]

【数３】 [Equation 3]

【００３６】[0036]

【数４】 [Equation 4]

【００３７】[0037]

【数５】 [Equation 5]

【００３８】[0038]

【数６】 [Equation 6]

【００３９】ここで、ｒ＝２・ｃｏｓ２πｆ₂・Ｔ Ｔ：サンプリング周波数 ｆ₂：阻止周波数Here, r = 2 · cos2πf ₂ · T T: sampling frequency f ₂ : stop frequency

【００４０】[0040]

【数７】 [Equation 7]

【００４１】なお、ｚは伝達関数であり、Ｚはアナログ
系のｓに相当する(ｓ＝ｊω，ｚ＝ｅjw)。Z is a transfer function, and Z corresponds to s in the analog system (s = jω, z = ejw).

【００４２】図１１に示すフィルタは、加算ブロック３
２０，３２１、フィルタ係数ブロック３２２，３２３，
３２４、入力信号Ｘ'ｎを１時刻分遅延する遅延ブロッ
ク３２５、信号Ｘ'ｎ−１を１時刻分遅延する遅延ブロ
ック３２６を備えて構成されており、入力信号Ｘ'ｎに
フィルタ処理を施して出力信号Ｙ'ｎを出力するように
なっている。The filter shown in FIG. 11 has an addition block 3
20, 321, filter coefficient blocks 322, 323,
324, a delay block 325 that delays the input signal X′n by one time, and a delay block 326 that delays the signal X′n−1 by one time. The input signal X′n is filtered. And outputs the output signal Y'n.

【００４３】上記構成におけるフィルタを演算式で示す
と、数８によって表わせる。The filter in the above configuration can be expressed by an equation 8

【００４４】[0044]

【数８】 Ｘ'ｎ＝Ａ'０・Ｘ'ｎ＋Ａ'１・Ｘ'ｎ−１＋Ａ'２・Ｘ'ｎ−２ そして、所望の減衰特性を得るためには、上記のフィル
タをカスケード接続して実現する。## EQU00008 ## X'n = A'0.X'n + A'1.X'n-1 + A'2.X'n-2 Then, in order to obtain a desired attenuation characteristic, the above filters are cascade-connected. Will be realized.

【００４５】上記の各フィルタを実現するにあたり、本
実施例では、後述するようにＤＳＰ(デジタルシグナル
プロセッサ)を用いたディジタルフィルタ手段により入
力信号のフィルタ処理を行い、予め定められたフィルタ
係数に基づいてサンプリング周期Ｔ毎に繰り返して演算
処理を行うこととしている。このため、入力点数に応じ
て時分割によるフィルタ処理を、ソフトウェア的に行わ
せることができ、入力点数の増減、特性の変更、プリン
ト基板の標準化に対応することが可能となる。In realizing each of the above filters, in this embodiment, the input signal is filtered by digital filter means using a DSP (digital signal processor) as described later, and based on a predetermined filter coefficient. Thus, the calculation process is repeated every sampling period T. Therefore, the time-division filtering process can be performed by software according to the number of input points, and it is possible to deal with the increase or decrease of the number of input points, the change of characteristics, and the standardization of the printed circuit board.

【００４６】すなわち、従来、１２チャンネル分の信号
系が必要な場合、アナログフィルタとして１２チャンネ
ル分必要となるが、本実施例のフィルタを用いればチャ
ンネル数に応じてソフトウェア的にフィルタを構成すれ
ばよいことになる。In other words, conventionally, when a signal system for 12 channels is required, 12 channels are required as an analog filter, but if the filter of this embodiment is used, the filter can be configured by software according to the number of channels. It will be good.

【００４７】また、アナログフィルタを用いずにフィル
タ処理できることから、アナログフィルタのように、抵
抗、コンデンサなどの素子の初期値偏差、周囲温度によ
る素子値の変動、経年変化による素子の劣化などの要因
がまったくなく、高性度化、無調整化が可能となる。更
に外付けの点検回路が不要となり、内部のソフトウェア
で特性の変更等に対応できるため、製作工程を大幅に短
縮でき、メンテナンスも不要となる。Further, since the filter processing can be performed without using the analog filter, there are factors such as the initial value deviation of elements such as resistors and capacitors, fluctuation of element values due to ambient temperature, deterioration of elements due to aging, etc., like analog filters. It is possible to achieve high accuracy and no adjustment. Furthermore, since an external inspection circuit is not required and the internal software can be used to change the characteristics, the manufacturing process can be greatly shortened and maintenance is not required.

【００４８】次に、ディジタルフィルタの構成及び特性
を変更して、更に誤差を抵減させる実施例について説明
する。Next, an embodiment will be described in which the configuration and characteristics of the digital filter are changed to further reduce the error.

【００４９】まず、図１２によりディジタルフィルタの
特性変更例について説明する。図１２のディジタルフィ
ルタはＩＩＲ型のフィルタであり、フィルタ係数ブロッ
ク３０５，３０７，３０９の係数によってフィルタ種類
を決定することができる。例えば、フィルタをローパス
フィルタとして構成する場合には、フィルタ係数ブロッ
ク３０５の係数Ａ０＝１.０、フィルタ係数ブロック３
０７の係数Ａ１＝２.０、フィルタ係数ブロック３０９
の係数Ａ２＝１.０とすればよく、零点を設けるため
に、ノッチフィルタの構成にするには、係数Ａ０＝１.
０、係数Ａ２＝２cosωｎＴ、係数Ａ２＝１.０とすれば
よい(但し、ω ＝２πｆ ，ｆ ：零点周波数)。 フィ
ルタの特性、例えば中心周波数ｆ や選択度Ｑは、ブロ
ック４００で示されるように、フィルタ係数３０６の係
数Ｂ１、Ｂ２を所望の特性を満たすように変更すること
により実現できる。First, an example of changing the characteristics of the digital filter will be described with reference to FIG. The digital filter of FIG. 12 is an IIR type filter, and the filter type can be determined by the coefficients of the filter coefficient blocks 305, 307, 309. For example, when the filter is configured as a low-pass filter, the coefficient A0 of the filter coefficient block 305 = 1.0, the filter coefficient block 3
07 coefficient A1 = 2.0, filter coefficient block 309
The coefficient A2 = 1.0 may be set, and in order to provide a zero point, the coefficient A0 = 1.
0, coefficient A2 = 2cos ωnT, and coefficient A2 = 1.0 (where ω 2 = 2πf 1 and f 2 are zero point frequencies). The characteristics of the filter, such as the center frequency f and the selectivity Q, can be realized by changing the coefficients B1 and B2 of the filter coefficient 306 so as to satisfy the desired characteristics, as indicated by block 400.

【００５０】図１３(Ａ)〜(Ｃ)に、それぞれローパスフ
ィルタ４０２、バンドパスフィルタ４０３、ノッチフィ
ルタ４０３の周波数−ゲイン特性例を示す。13A to 13C show examples of frequency-gain characteristics of the low pass filter 402, the band pass filter 403 and the notch filter 403, respectively.

【００５１】図１４に、本発明に係るディジタル信号処
理装置を電力用ディジタル保護リレー装置に適用した一
実施例のブロック構成を示す。FIG. 14 shows a block configuration of an embodiment in which the digital signal processing device according to the present invention is applied to a power digital protection relay device.

【００５２】同図の装置は、保護リレーに係る処理機能
を９種のユニットに分割して構成されており、これらの
ユニットのうちアナログ入力ユニット７００に本発明に
係るディジタル信号処理装置が適用されている。そして
これらの各ユニットは、マルチプロセッサシステムのた
めのシステムコントロールユニット７０５、アナログ入
力のＡ／Ｄ変換およびディジタルフィルタ処理を行うア
ナログユニット入力ユニット７００，リレー演算ユニッ
ト７０１、シーケンス処理ユニット７０２、整定・表示
処理ユニット７０６、ディジタル入出力ユニット７０
３、事故検出ユニット７０９、補助リレーユニット７０
４、表面パネルユニット７１０から構成されている。The apparatus shown in the figure is configured by dividing the processing function related to the protection relay into nine kinds of units. Of these units, the digital signal processing apparatus according to the present invention is applied to the analog input unit 700. ing. Each of these units includes a system control unit 705 for a multiprocessor system, an analog unit input unit 700 that performs analog input A / D conversion and digital filter processing, a relay operation unit 701, a sequence processing unit 702, and settling / display. Processing unit 706, digital input / output unit 70
3, accident detection unit 709, auxiliary relay unit 70
4. The front panel unit 710.

【００５３】ユニット７００，７０１，７０２，７０
４，７０５及び７０６はそれぞれ汎用システムバスＢ１
を介して接続されている。Units 700, 701, 702, 70
4, 705 and 706 are general-purpose system buses B1
Connected through.

【００５４】また、シーケンス処理ユニットとディジタ
ル入出力ユニット７０３とは、汎用システムバスＢ１と
は異なる入出力Ｉ／ＯバスＢ２で接続されている。The sequence processing unit and the digital input / output unit 703 are connected by an input / output I / O bus B2 different from the general system bus B1.

【００５５】さらに、事故検出ユニット７０９内のリレ
ー演算部７０７とシーケンス処理部７０８は、上記バス
Ｂ１およびＢ２とは異なる入出力Ｉ／ＯバスＢ３で接続
されている。なお、システムには、図示しないが電源装
置を備え、これにより、各ユニットが駆動される。Further, the relay calculation unit 707 and the sequence processing unit 708 in the accident detection unit 709 are connected by an input / output I / O bus B3 different from the buses B1 and B2. The system is equipped with a power supply device (not shown), by which each unit is driven.

【００５６】次に、上記電力用ディジタル保護リレー装
置の機能概要を図１５〜図１６を用いて説明する。図１
５に示す各ステップについて以下に説明する。ステップ
２００１：電力系統よりの情報、すなわち、例えば、送
電線の電圧、電流を入力し、さらにアナログ量をディジ
タル量に変換する。Next, the functional outline of the above digital power protection relay device will be described with reference to FIGS. Figure 1
Each step shown in 5 will be described below. Step 2001: Input information from the power system, that is, for example, the voltage and current of the transmission line, and further convert the analog quantity into a digital quantity.

【００５７】ステップ２００２：事故検出あるいは制御
用の電気量を導出する。この電気量の導出には、電力系
統事故時の電圧、電流の大きさ、事故点までのインピー
ダンスＺ、抵抗分Ｒ、リアクタンス分Ｘ、事故点の方
向、事故時の周波数などがある。Step 2002: Derivation of an electric quantity for accident detection or control. The derivation of this quantity of electricity includes the voltage at the time of a power system fault, the magnitude of the current, the impedance Z to the fault point, the resistance component R, the reactance component X, the direction of the fault point, and the frequency at the time of the fault.

【００５８】ステップ２００３：ステップ２００２で導
出した電気量を所定の整定値と比較判定する。比較判定
の結果、事故と判定されたら、ステップ２００４に進
む。Step 2003: The quantity of electricity derived in step 2002 is compared and judged with a predetermined set value. As a result of the comparison and determination, if it is determined to be an accident, the process proceeds to step 2004.

【００５９】ステップ２００４：ステップ２００３で判
定された事故条件が継続されているかどうかの判定を行
い、継続されていればステップ２００５に進む。Step 2004: It is judged whether or not the accident condition judged in Step 2003 is continued, and if it is continued, the routine proceeds to Step 2005.

【００６０】ステップ２００５：事故と判定されたので
その情報を記憶する。Step 2005: Since it is determined that the accident, the information is stored.

【００６１】ステップ２００６：ステップ２００５で記
憶されている各種リレーの動作を基に、システムのシー
ケンス処理(外部条件、タイマーとの組み合わせもある)
を行い、事故と判定された場合には、遮断器に対する遮
断指令を発するものである。Step 2006: Sequence processing of the system based on the operation of various relays stored in step 2005 (there are also combinations with external conditions and timers)
If it is determined that an accident has occurred, a disconnection command is issued to the circuit breaker.

【００６２】ステップ２００７：装置の点検・監視処理
を行う。Step 2007: Inspect and monitor the device.

【００６３】上記のように、電力用のディジタル制御保
護装置は、上記処理をアナログ入力信号のサンプリング
周期Ｔ₀のｎ倍(ｎは整数)以内に繰り返し実行するもの
である。As described above, the power digital control protection apparatus repeatedly executes the above processing within n times (n is an integer) the sampling cycle T ₀ of the analog input signal.

【００６４】ここで、図１６に、公知のリアクタンスリ
レー(１要素分)とモーリレー(１要素分)の特性例を示
す。図において、ｊｘはインピーダンスの誘導リアクタ
ンス分である。また、上記ステップ２００２では、上記
リレー要素を約３０〜５０要素分処理し、ステップ２０
０６のシーケンス処理はこれらのリレー要素出力を基
に、システムに対応した所期のシーケンス処理を行う。
さらに、図１６に示したＺ₁およびＺ₂が整定値であり、
保護リレーの場合には、この値が保護範囲を決定する。
この値は電力系統の変更、これに伴う保護範囲の変更の
場合には、人間により装置外部よりオンラインにて変更
されるようになっている。FIG. 16 shows a characteristic example of a known reactance relay (for one element) and a well-known relay (for one element). In the figure, jx is the inductive reactance component of the impedance. Further, in step 2002, the relay elements are processed for about 30 to 50 elements, and step 20
The sequence processing of 06 performs desired sequence processing corresponding to the system based on these relay element outputs.
Further, Z ₁ and Z ₂ shown in FIG. 16 are set values,
In the case of protection relays, this value determines the protection range.
This value is designed to be changed online by a person from outside the device when the power system is changed or the protection range is changed accordingly.

【００６５】図１７に、図１６のリアクタンスリレーの
処理フロー例を示し、図１８に図１５のそれぞれの処理
ステップに対応する処理波形例を示す。図１７と図１８
において、符号Ｓ１〜Ｓ７はそれぞれ対応するものであ
る。FIG. 17 shows a process flow example of the reactance relay of FIG. 16, and FIG. 18 shows a process waveform example corresponding to each process step of FIG. 17 and 18
In the above, reference symbols S1 to S7 correspond to each other.

【００６６】このリアクタンスリレーの場合、まず、電
圧・電流信号を入力し(ステップＳ１，２)、これらにつ
いて種々の演算を実行し(ステップＳ３〜Ｓ７)、演算結
果を整定値と比較する(ステップＳ８)。ここで、演算結
果が整定値より大きければ、異常状態の持続時間を調べ
るためのカウンタ(図示せず)を＋１歩進する(ステップ
９)。In the case of this reactance relay, first, the voltage / current signal is input (steps S1 and S2), various calculations are executed for these (steps S3 to S7), and the calculation result is compared with the set value (step S3). S8). If the calculation result is larger than the set value, a counter (not shown) for checking the duration of the abnormal state is incremented by 1 (step 9).

【００６７】ついで、このカウンタの計数値が所定計数
値より大きくなったか否かを調べる(ステップＳ１０)。
ここで、カウンタの計数値が所定計算値より大きけれ
ば、リレーを動作させるべき状態と判断して、要素リレ
ーの出力を１とする(ステップＳ１１)。Then, it is checked whether or not the count value of this counter is larger than a predetermined count value (step S10).
If the count value of the counter is larger than the predetermined calculated value, it is determined that the relay should be operated, and the output of the element relay is set to 1 (step S11).

【００６８】一方、計数値が所定値に達していなけれ
ば、要素リレーの出力を０として、動作させないでおく
(ステップＳ１２)。On the other hand, if the count value has not reached the predetermined value, the output of the element relay is set to 0 and it is not operated.
(Step S12).

【００６９】ところで、前記ステップＳ８において、演
算結果が整定値より小さければ、前記カウンタをクリア
し(ステップＳ１３)、当然のことながら、要素リレーの
出力は０である(ステップＳ１４)。By the way, if the calculation result is smaller than the set value in step S8, the counter is cleared (step S13), and the output of the element relay is naturally 0 (step S14).

【００７０】次に、本発明のディジタル信号処理方法が
適用されてなるアナログ入力ユニット７００について、
図１９を用いて説明する。図１９において、１１０１−
１〜１１０１−Ｎは外部から入力するアナログ信号ｉｎ
１〜ｉｎＮを入力し、上記入力信号に重畳する高調波を
除去するためのローパスフィルタ(主にサンプリングに
よる折り返し誤差防止用に用いる、以下ＬＰＦと略記す
る)である。１１０２−１〜１１０２−Ｎはサンプルホ
ールド(以下Ｓ／Ｈと略記する)回路、１１０３はマルチ
プレクサ(ＭＰＸと略記する)、符号１１０４はアナログ
ディジタル変換(以下Ａ／Ｄと略記する)回路、１１０５
はデュアルポートＲＡＭ(ＤＰＲＡＭ)を用いたＡ／Ｄ変
換データのバッファメモリである。Next, regarding the analog input unit 700 to which the digital signal processing method of the present invention is applied,
This will be described with reference to FIG. In FIG. 19, 1101-
1 to 1101-N are analog signals in input from the outside
It is a low-pass filter (mainly used for preventing aliasing error due to sampling, hereinafter abbreviated as LPF) for inputting 1 to inN and removing harmonics superimposed on the input signal. Reference numerals 1102-1 to 1102-N denote sample-hold (hereinafter abbreviated as S / H) circuits, 1103 denotes a multiplexer (abbreviated as MPX), reference numeral 1104 denotes an analog-digital conversion (hereinafter abbreviated as A / D) circuit, 1105.
Is a buffer memory for A / D conversion data using a dual port RAM (DPRAM).

【００７１】また、１１００はＤＳＰ(Ｄigital Ｓigna
l Ｐrocessor)、１１０７はＤＳＰのインストラクショ
ン格納用のプログラムメモリ(ＲＯＭ)、ＬＢはローカル
バス、１１０９はシステムバスとのデータの受け渡し用
のデュアルポートデータメモリ、１１１０はシステムバ
スインターフェイス回路、Ｂ１はシステムバスである。Further, 1100 is a DSP (Digital Signa).
l Processor is a program memory (ROM) for storing DSP instructions, LB is a local bus, 1109 is a dual port data memory for transferring data to and from the system bus, 1110 is a system bus interface circuit, and B1 is a system bus. Is.

【００７２】また、１１０６はタイミング発生回路であ
って、Ｓ／Ｈ回路１１０２−１〜１１０２−Ｎ、ＭＰＸ
１１０３，Ａ／Ｄ回路１１０４およびバッファメモリ１
１０５の動作を制御する。また、ＤＳＰ１１００に対し
て割込み信号を発する。Reference numeral 1106 denotes a timing generation circuit, which is S / H circuits 1102-1 to 1102-N, MPX.
1103, A / D circuit 1104 and buffer memory 1
The operation of 105 is controlled. It also issues an interrupt signal to the DSP 1100.

【００７３】以上では、個別のＩＣ及びＬＳＩを組み合
せて構成した例を示した。なお、個別のＩＣ及びＬＳＩ
を一つのＬＳＩに集積することは実現可能なことであ
る。例えば、図１９において、アナログ部であるＬＰ
Ｆ，Ｓ／Ｈ，ＭＰＸ及びＡ／Ｄ変換器を１つのＬＳＩに
集積し、ＤＳＰ，ＲＯＭ、バッファメモリ及びデータメ
モリを１つのＬＳＩに集積することで、回路の大幅な小
形化及びコンパクト化が達成できる。又は、図１９に示
した各機能のＩＣ及びＬＳＩを１つのＬＳＩに集積し
て、より一層の小形化及びコンパクト化を図ってもよい
ことは、容易に理解できることである。In the above, an example in which individual ICs and LSIs are combined is shown. Individual ICs and LSIs
It is feasible to integrate these into one LSI. For example, in FIG. 19, the LP that is an analog unit
By integrating the F, S / H, MPX and A / D converters in one LSI and the DSP, ROM, buffer memory and data memory in one LSI, the circuit can be made much smaller and more compact. Can be achieved. Alternatively, it can be easily understood that the ICs and LSIs having the functions shown in FIG. 19 may be integrated in one LSI to achieve further miniaturization and compactness.

【００７４】先に説明したディジタルフィルタ演算は、
図１９のＤＳＰ１１００で実行される。すなわち、ディ
ジタルフィルタ演算は、先にも述べたように、小数点デ
ータの積和演算を多数繰り返す必要があるため、高速な
積和演算が可能なＤＳＰが適する。The digital filter operation described above is
It is executed by the DSP 1100 of FIG. That is, in the digital filter calculation, as described above, since it is necessary to repeat a large number of product-sum calculations of decimal point data, a DSP capable of high-speed product-sum calculations is suitable.

【００７５】ＤＳＰは、固定小数点演算形及び浮動小数
点演算形であり、本発明のディジタルフィルタ演算を実
行するプロセッサとしては両方とも適用可能であるが、
広いダイナミックレンジが確保でき、オーバーフローや
アンダーフローを特に意識する必要がない浮動小数点演
算形ＤＳＰを用いるのが望ましい。The DSP is of fixed-point arithmetic type and floating-point arithmetic type, and both are applicable as a processor for executing the digital filter arithmetic of the present invention.
It is desirable to use a floating point arithmetic type DSP that can secure a wide dynamic range and does not need to be aware of overflow or underflow.

【００７６】次に、ＤＳＰの構成について説明する。図
２０図は、ＤＳＰの一実施例の構成の詳細図を示す。本
実施例のＤＳＰは、図示のように、外部メモリのアドレ
ス指定を行うアドレスレジスタ１２００、パラレル・ポ
ートとして使用するデータレジスタ１２０１、データＲ
ＡＭ１２０３、ｍビット×ｍビットの高速並列乗算器１
２０４、インストラクション用ＲＯＭ１２０５、加減算
等を行うＡＬＵ(Ａrithmetic Ｌogic Ｕnit)１２０７、
アキュムレータ等のレジスタ１２０８、外部との制御信
号(ａ，ｂおよびｃなど)の割込み等をコントロールする
制御回路１２０９、ＤＳＰ内の内部バス１２１０を含ん
で構成されている。Next, the structure of the DSP will be described. FIG. 20 shows a detailed diagram of the configuration of one embodiment of the DSP. As shown in the figure, the DSP of this embodiment has an address register 1200 for addressing an external memory, a data register 1201 used as a parallel port, and a data R.
AM1203, m-bit × m-bit high-speed parallel multiplier 1
204, ROM for instruction 1205, ALU (Arithmetic Logic Unit) 1207 for adding and subtracting,
A register 1208 such as an accumulator, a control circuit 1209 for controlling interruption of control signals (a, b, c, etc.) with the outside, and an internal bus 1210 in the DSP are included.

【００７７】前記乗算器１２０４は、１インストラクシ
ョンサイクルの間に入力信号Ａ，Ｂの内容を乗算し、そ
の結果Ｃを、内部バス１２１０に出力するものである。The multiplier 1204 multiplies the contents of the input signals A and B during one instruction cycle and outputs the result C to the internal bus 1210.

【００７８】また、ＡＬＵ１２０７は、内部バス１２１
０からのデータとレジスタ１２０８のデータとを加減算
し、結果をレジスタ１２０８に書き込む。The ALU 1207 is the internal bus 121.
The data from 0 and the data in the register 1208 are added and subtracted, and the result is written in the register 1208.

【００７９】なお、ＤＳＰは、周知のように、１インス
トラクションサイクルの間に積和演算が可能であるこ
と、パイプライン処理が可能であることなどにより、固
定および浮動小数点データの高速な数値演算を実現でき
ることを特徴とする。これにより、多入力点数に係る入
力データを実時間でフィルタリング可能とするものであ
る。この点、浮動小数点演算ユニットを内蔵しない汎用
マイクロプロセッサでは処理速度が遅いので、適用でき
ない。As is well known, the DSP is capable of performing high-speed numerical calculation of fixed and floating point data because it can perform multiply-accumulate operation during one instruction cycle and can perform pipeline processing. The feature is that it can be realized. As a result, the input data relating to the large number of input points can be filtered in real time. In this respect, a general-purpose microprocessor that does not include a floating-point arithmetic unit has a low processing speed and cannot be applied.

【００８０】図２１は、図１９に示したアナログ入力ユ
ニット７００の処理タイミング例を示す。図に示すよう
に、アナログ入力ユニット７００は、適用するシステム
により、以下に示す３種のケースで処理できるようにな
っている。FIG. 21 shows an example of processing timing of the analog input unit 700 shown in FIG. As shown in the figure, the analog input unit 700 can be processed in the following three cases depending on the applied system.

【００８１】まず、図２１図(Ｂ)に示すように、例え
ば、ディジタルフィルタ演算は３kＨz周期で行い、５サ
ンプルのディジタルフィルタ演算の終了後に、演算結果
を制御・保護演算ユニットに転送する。これにより６０
０Ｈz周期の演算部との同期化を図ることができる。First, as shown in FIG. 21 (B), for example, the digital filter calculation is performed at a cycle of 3 kHz, and after the digital filter calculation of 5 samples is completed, the calculation result is transferred to the control / protection calculation unit. This gives 60
It is possible to achieve synchronization with the arithmetic unit having a 0 Hz cycle.

【００８２】第２のケースは、同図(Ｃ)に示すように、
ディジタルフィルタ演算は３kＨz周期で行い、演算結果
も３kＨz周期で制御・保護演算ユニットに転送するよう
にする。In the second case, as shown in FIG.
The digital filter operation is performed in a 3 kHz cycle, and the operation result is also transferred to the control / protection operation unit in a 3 kHz cycle.

【００８３】第３のケースは、同図(Ｄ）に示すよう
に、ディジタルフィルタ演算と共に、制御・保護演算も
３kＨz周期で行うようにする。すなわち、図２０に示し
たＤＳＰでフィルタ演算及び制御・保護演算の両方を行
うようにする。これにより第２，第３のケースの場合に
は演算処理の高速化が図れる。In the third case, as shown in FIG. 9D, the control / protection calculation is performed at the 3 kHz cycle together with the digital filter calculation. That is, the DSP shown in FIG. 20 performs both filter calculation and control / protection calculation. Thereby, in the cases of the second and third cases, it is possible to speed up the arithmetic processing.

【００８４】ここで、本発明のディジタル信号処理方法
を電力用ディジタル保護リレーに適用したことによる特
性改善効果例について説明する。Here, an example of the characteristic improvement effect by applying the digital signal processing method of the present invention to the digital protection relay for electric power will be described.

【００８５】図２２は、送電線の後備保護などに適用さ
れる、リアクタンスリレーの位相特性を示す。このう
ち、図２２(Ａ)は、従来方式(アナログフィルタ適用)の
位相特性を示し、同図(Ｂ)は本発明を適用した方式の位
相特性を示す。両方式時にリアクタンスリレーの演算は
全く同じアルゴリズムである。FIG. 22 shows a phase characteristic of a reactance relay applied to protection of a transmission line. Of these, FIG. 22 (A) shows the phase characteristics of the conventional method (analog filter applied), and FIG. 22 (B) shows the phase characteristics of the method to which the present invention is applied. The calculation of reactance relay is the same in both methods.

【００８６】リアクタンスリレーの演算式及び条件を、
数９に示す。The calculation formula and conditions of the reactance relay are
It is shown in Equation 9.

【００８７】[0087]

【数９】 [Equation 9]

【００８８】ここに、 Ｉ：電流値 Ｖ：電圧値、 Ｚ：整定
値、Ｋ：比較値 Ｎ：積分回数 整定値：１Ω 周波数：５０Ｈz 電 流：５Ａ 図２２から明らかなように、従来方式は、不動作域と動
作域の間の不安全動作域が広い。すなわち、このことは
動作インピーダンス誤差が大きいことを表わしている。
この実施例では特性角上(位相角９０°)の動作インピー
ダンス誤差(整定したインピーダンスに対し、動作した
インピーダンスの誤差)が３〜４％ある。Here, I: current value V: voltage value, Z: set value, K: comparison value N: number of integrations set value: 1 Ω frequency: 50 Hz current: 5 A As is apparent from FIG. , The unsafe operating range between the non-operating range is wide. That is, this means that the operating impedance error is large.
In this embodiment, the operating impedance error (error of operating impedance with respect to settling impedance) on the characteristic angle (phase angle of 90 °) is 3 to 4%.

【００８９】一方、図２２(Ｂ)に示した本発明を適用し
た方式は、不動作域と動作域の間の不完全動作域が狭
い。すなわち、このことは動作インピーダンス誤差が従
来方式に比べ、非常に小さいことを表わしている。この
実施例では、特性角上の動作インピーダンス誤差は１％
以下の実現した例である。On the other hand, in the system to which the present invention shown in FIG. 22B is applied, the incomplete operation area between the non-operation area and the operation area is narrow. That is, this means that the operating impedance error is much smaller than that of the conventional method. In this embodiment, the operating impedance error on the characteristic angle is 1%.
The following is an example realized.

【００９０】図２３は、上記リアクタンスリレーの動作
インピーダンス特性例を示す。図において、点線で示す
１５００ａ及び１５００ｂの特性は従来方式の動作イン
ピーダンス特性を示すものであり、実線で示す１５０１
ａ及び１５０１ｂの特性は本発明による動作インピーダ
ンス特性を示すものである。この特性図からも明らかな
ように、本発明による動作インピーダンス特性が従来方
法に比べ、不完全動作域が狭く、非常に高精度化(高感
度化)が実現できることが明らかであり、従来方式に対
し、３〜５倍の高感度化が可能である。FIG. 23 shows an example of operating impedance characteristics of the reactance relay. In the figure, the characteristics of 1500a and 1500b shown by the dotted lines show the operating impedance characteristics of the conventional method, and the characteristics of 1501 shown by the solid line.
The characteristics a and 1501b show the operating impedance characteristics according to the present invention. As is clear from this characteristic diagram, the operating impedance characteristic according to the present invention is narrower than the conventional method in the incomplete operating range, and it is clear that extremely high accuracy (high sensitivity) can be realized. On the other hand, the sensitivity can be increased by 3 to 5 times.

【００９１】図２４は、微分方程式に基づき事故点まで
の抵抗分Ｒ及びリアクタンス分Ｌを求める距離リレーの
入力部に、本発明を適用した場合の位相特性を示すもの
である。同図(Ａ)は従来方法による特性例であり、同図
（Ｂ)が本発明による特性例である。それらの図から明
らかなように、本発明を適用した特性が動作域と不動作
域の間の不完全動作域の幅が非常に狭く、高精度化(高
感度化)を実現できることが理解される。FIG. 24 shows the phase characteristics when the present invention is applied to the input part of the distance relay for obtaining the resistance component R and the reactance component L up to the accident point based on the differential equation. FIG. 1A shows an example of characteristics by the conventional method, and FIG. 1B shows an example of characteristics by the present invention. As is clear from these figures, it is understood that the characteristics to which the present invention is applied have a very narrow width of the incomplete operation area between the operation area and the non-operation area, and can realize high precision (high sensitivity). It

【００９２】図２５は、本発明のディジタル信号処理方
法を適用した、電力系統の電圧実効検出の処理ブロック
構成例を示すものである。各ブロックの処理は、先に説
明した図１９のＤＳＰ１１００で演算処理する。これ
は、例えば電力系統の電圧・無効電力制御装置に適用す
るものである。図において、１７０１のブロックはディ
ジタルフィルタ処理ブロックで本発明を適用するブロッ
クである。このブロックで、入力信号Ｖiに重畳した高
調波及びオフセット分と外乱ノイズや量子化誤差を減衰
させる。FIG. 25 shows an example of a processing block configuration for voltage effective detection of a power system to which the digital signal processing method of the present invention is applied. The processing of each block is performed by the DSP 1100 of FIG. 19 described above. This is applied to, for example, a voltage / reactive power control device of a power system. In the figure, a block 1701 is a digital filter processing block to which the present invention is applied. In this block, the harmonics and offset component superimposed on the input signal Vi, the disturbance noise and the quantization error are attenuated.

【００９３】特に、基本波のｎ倍(整数倍)の低次高調波
及び上記した外乱ノイズや量子化誤差の周波数がディジ
タルフィルタの零点周波数あるいは、零点周波数の近傍
になるように、フィルタ係数を設定し、大きな減衰量を
得るようにする。In particular, the filter coefficient is set so that the frequency of the nth (integral multiple) lower harmonics of the fundamental wave and the above-mentioned disturbance noise or quantization error is at or near the zero frequency of the digital filter. Set so that a large amount of attenuation is obtained.

【００９４】次に、フィルタリングしたデータを用い
て、１７０２のブロックで信号の周波数を求める。とこ
ろで、入力データの周波数、すなわち電力系統の周波数
は変動する(±１〜３Ｈz)ため、ディジタルフィルタの
周波数特性で変動するゲインを補正する必要がある。そ
こで、１７０３のブロックでは、１７０２のブロックで
求めた周波数を用いて、入力データのゲイン補正を行
う。Next, using the filtered data, the frequency of the signal is obtained in block 1702. By the way, since the frequency of the input data, that is, the frequency of the power system fluctuates (± 1 to 3 Hz), it is necessary to correct the fluctuating gain due to the frequency characteristic of the digital filter. Therefore, in the block 1703, the gain of the input data is corrected using the frequency obtained in the block 1702.

【００９５】次にゲイン補正した、フィルタリングした
入力データのピーク値を１７０４のブロックで求める。
例えば、ピーク値を求めるには、ピークの値を保持する
方法や、次の数１０に示す演算を行うことにより求める
ことができる。Next, the gain-corrected peak value of the filtered input data is obtained in the block 1704.
For example, in order to obtain the peak value, it can be obtained by a method of holding the peak value or by performing the calculation shown in the following Expression 10.

【００９６】[0096]

【数１０】 [Equation 10]

【００９７】 Δｔ：サンプリング間隔 ω＝２πｆ 次に、上記で求めたピーク値を用いて、１７０５のブロ
ックでは実効値を求め、さらに高精度化のために、１７
０６のブロックで平均化処理を行う。Δt: Sampling Interval ω = 2πf Next, using the peak value obtained above, an effective value is obtained in the block 1705, and in order to further improve accuracy, 17
The averaging process is performed on block 06.

【００９８】このようにして、入力データの実効値を、
精度０.０１％以下で求めることができる。当然なが
ら、この高精度化を達成するためには、１７０１のブロ
ックに示した本発明のディジタル信号処理を適用したデ
ィジタルフィルタが不可欠であることは言うまでもな
い。In this way, the effective value of the input data is
It can be obtained with an accuracy of 0.01% or less. Needless to say, the digital filter to which the digital signal processing of the present invention shown in the block 1701 is applied is indispensable for achieving this high precision.

【００９９】[0099]

【発明の効果】以上説明したように、本発明によれば、
次に示す効果がある。すなわち、ディジタル変換された
ディジタル信号とこの信号と異なる値の一定データとを
交互にディジタルフィルタに入力させて処理するように
したことから、又はアナログ入力信号に設定周波数の交
流信号を重畳してからディジタル変換した後、ディジタ
ルフィルタに入力させて処理するようにしたことから、
又はアナログ入力信号を変調した後、ディジタルフィル
タに入力させて処理するようにしたことから、外乱ノイ
ズ及び量子化誤差によるノイズの周波数領域をディジタ
ルフィルタの阻止域にすることができる。その結果、以
下に示す効果がある。As described above, according to the present invention,
It has the following effects. That is, because the digitally converted digital signal and constant data having a different value from this signal are alternately input to the digital filter for processing, or after the AC signal of the set frequency is superimposed on the analog input signal. After digital conversion, I input it to the digital filter and processed it.
Alternatively, since the analog input signal is modulated and then input to the digital filter for processing, the frequency region of noise due to disturbance noise and quantization error can be used as the stop band of the digital filter. As a result, there are the following effects.

【０１００】(1) 適用したＡ／Ｄ変換処理自体の分解能
以上の分解能が発揮できる。(1) A resolution higher than the resolution of the applied A / D conversion processing itself can be exhibited.

【０１０１】(2) 外乱ノイズ、量子化誤差に伴なうノイ
ズの影響を受けない高精度で安定な入力信号の抽出が可
能である。(2) It is possible to extract an input signal with high accuracy and stability without being affected by disturbance noise and noise associated with a quantization error.

【０１０２】(3) 電力系統用保護装置に適用することに
より、不完全な動作域を非常にせまくすることができ、
高精度な保護演算が可能である。(3) By applying the protective device for the electric power system, it is possible to greatly narrow the incomplete operating range,
High-precision protection calculation is possible.

【０１０３】(4) 電力系統の電圧実効値検出に適用する
ことにより、検出精度０.０１％以下で電圧実効値を求
めることができ、電圧・無効電力制御装置及び静止形無
効電力補償装置の大幅な精度向上を図ることができる。(4) By applying to the voltage effective value detection of the power system, the voltage effective value can be obtained with the detection accuracy of 0.01% or less, and the voltage / reactive power controller and the static var compensator can be used. A great improvement in accuracy can be achieved.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例のディジタル信号処理装置の
ブロック構成図である。FIG. 1 is a block diagram of a digital signal processing device according to an embodiment of the present invention.

【図２】図１実施例の動作を説明するタイミングチャー
トである。FIG. 2 is a timing chart explaining the operation of the embodiment in FIG.

【図３】図１実施例の効果を説明するための従来例と高
速サンプリング方法を説明するための図である。3A and 3B are diagrams for explaining a conventional example and a high-speed sampling method for explaining effects of the embodiment in FIG.

【図４】図１実施例のディジタルフィルタ入力信号の波
形と周波数分析例を示す図である。FIG. 4 is a diagram showing a waveform and frequency analysis example of a digital filter input signal of the embodiment of FIG.

【図５】本発明の他の実施例のディジタル信号処理装置
のブロック構成図である。FIG. 5 is a block diagram of a digital signal processing device according to another embodiment of the present invention.

【図６】図５実施例のディジタルフィルタ入力信号の周
波数分析例を示す図である。FIG. 6 is a diagram showing an example of frequency analysis of a digital filter input signal of the FIG. 5 embodiment.

【図７】本発明の更に他の実施例のディジタル信号処理
装置のブロック構成図である。FIG. 7 is a block diagram showing the configuration of a digital signal processing device according to still another embodiment of the present invention.

【図８】図７実施例のディジタルフィルタ入力信号の周
波数分析例を示す図である。FIG. 8 is a diagram showing an example of frequency analysis of a digital filter input signal of the embodiment of FIG.

【図９】図７実施例の応用例のディジタル信号処理装置
のブロック構成図である。FIG. 9 is a block diagram of a digital signal processing device as an application example of FIG. 7 embodiment.

【図１０】ＩＩＲ形フィルタの処理内容を示すブロック
構成図である。FIG. 10 is a block diagram showing the processing contents of an IIR filter.

【図１１】ＦＩＲ形フィルタの処理内容を示すブロック
構成図である。FIG. 11 is a block diagram showing the processing contents of an FIR filter.

【図１２】ＩＩＲ形フィルタの適用例を説明するための
図である。FIG. 12 is a diagram for explaining an application example of an IIR filter.

【図１３】図１２のフィルタによる周波数特性図であ
り、（Ａ）はローパスフィルタの例、（Ｂ）はバンドパ
スフィルタの例、（Ｃ）ノッチフィルタの例である。13A and 13B are frequency characteristic diagrams of the filter of FIG. 12, where FIG. 13A is an example of a low pass filter, FIG. 13B is an example of a bandpass filter, and FIG. 13C is an example of a notch filter.

【図１４】本発明のディジタル信号処理装置を適用して
なる一実施例の電力系統制御・保護装置のブロック構成
図である。FIG. 14 is a block configuration diagram of a power system control / protection device of an embodiment to which the digital signal processing device of the present invention is applied.

【図１５】図１４実施例の動作を説明するためのフロー
チャートである。FIG. 15 is a flowchart for explaining the operation of the embodiment in FIG.

【図１６】電力系統制御・保護装置の位相特性図であ
る。FIG. 16 is a phase characteristic diagram of the power system control / protection device.

【図１７】リアクタンスリレーの動作処理の内容を示す
フローチャートである。FIG. 17 is a flowchart showing the contents of an operation process of a reactance relay.

【図１８】図１７のフローチャートのステップに対応さ
せて示した動作波形図である。FIG. 18 is an operation waveform diagram shown in correspondence with the steps of the flowchart of FIG. 17.

【図１９】図１４実施例の電力系統制御・保護装置のア
ナログ入力ユニットのブロック構成図である。FIG. 19 is a block diagram of an analog input unit of the power system control / protection device of FIG. 14 embodiment.

【図２０】ディジタルシグナルプロセッサ（ＤＳＰ）の
ブロック構成図である。FIG. 20 is a block diagram of a digital signal processor (DSP).

【図２１】図１９のアナログ入力ユニットの動作タイミ
ングを説明するための図である。FIG. 21 is a diagram for explaining operation timing of the analog input unit of FIG.

【図２２】図１４実施例の電力系統制御・保護装置の効
果を説明するための図であり、（Ａ）は比較のための従
来例による位相特性図、（Ｂ）本実施例による位相特性
図である。22A and 22B are diagrams for explaining the effect of the power system control / protection device of the embodiment of FIG. 14, where FIG. 22A is a phase characteristic diagram of a conventional example for comparison, and FIG. 22B is a phase characteristic of the present embodiment. It is a figure.

【図２３】図１４実施例の電力系統制御・保護装置によ
るリアクタンスリレーの動作インピーダンス特性図であ
る。FIG. 23 is an operating impedance characteristic diagram of a reactance relay by the power system control / protection device of FIG. 14 embodiment.

【図２４】図１４実施例の電力系統制御・保護装置によ
る距離リレーの効果を説明するための図であり、（Ａ）
は比較のための従来例による距離リレーの位相特性図、
（Ｂ）は本実施例による距離リレーの位相特性図であ
る。FIG. 24 is a diagram for explaining the effect of the distance relay by the power system control / protection device of the embodiment in FIG.
Is a phase characteristic diagram of a distance relay according to a conventional example for comparison,
FIG. 6B is a phase characteristic diagram of the distance relay according to the present embodiment.

【図２５】本発明のディジタル信号処理装置を適用して
なる一実施例の電力系統の電圧実効値検出の処理ブロッ
ク構成図である。FIG. 25 is a processing block configuration diagram of voltage effective value detection of a power system according to an embodiment to which the digital signal processing device of the present invention is applied.

【符号の説明】[Explanation of symbols]

１００ アナログセンサ、 １０１ サンプルホルダ、 １０２ Ａ／Ｄ変換器、 １０３ ディジタルフィルタ、 １０４ ディジタル演算処理部、 １０５ データメモリ部、 ５００ａ クロック信号発生部、 ５００ｂ 加算部、 ６００ ΔΣ変調器、 ６０１ 積分器、 ６０２ １ビットＡ／Ｄ変換器、 ６０３ １クロック遅延部、 ６０４ １ビットＤ／Ａ変換器、 ６０５ ディジタルフィルタ、 ７００ アナログ入力ユニット 100 analog sensor, 101 sample holder, 102 A / D converter, 103 digital filter, 104 digital arithmetic processing section, 105 data memory section, 500a clock signal generating section, 500b adding section, 600 ΔΣ modulator, 601 integrator, 602 1-bit A / D converter, 603 1-clock delay unit, 604 1-bit D / A converter, 605 digital filter, 700 analog input unit

Claims (11)

【特許請求の範囲】[Claims] 【請求項１】 アナログ入力信号を所定周期でサンプリ
ングしてディジタル信号に変換し、該ディジタル信号を
所定周期でサンプリングしてディジタルフィルタ処理に
より高周波成分を除去するにあたり、該ディジタルフィ
ルタ処理を前記ディジタル信号と交互に該ディジタル信
号と異なる値のディジタル信号をサンプリングして行う
ことを特徴とするディジタル信号処理方法。1. An analog input signal is sampled at a predetermined cycle to be converted into a digital signal, and the digital signal is sampled at a predetermined cycle to remove a high frequency component by digital filter processing. And a digital signal having a value different from that of the digital signal are alternately sampled to perform the digital signal processing method. 【請求項２】 アナログ入力信号を所定周期でサンプリ
ングしてディジタル信号に変換し、該ディジタル信号を
所定周期でサンプリングしてディジタルフィルタ処理に
より高周波成分を除去するにあたり、前記アナログ入力
信号に一定の周波数の交流信号を重畳することを特徴と
するディジタル信号処理方法。2. An analog input signal is sampled at a predetermined cycle to be converted into a digital signal, the digital signal is sampled at a predetermined cycle, and a high frequency component is removed by digital filter processing. A digital signal processing method characterized by superimposing the AC signal of. 【請求項３】 アナログ入力信号を所定周期でサンプリ
ングしてΔΣ変調し、該ΔΣ変調した信号を第１のディ
ジタルフィルタにより平均化処理し、該第１のディジタ
ルフィルタの出力を所定周期でサンプリングしてディジ
タルフィルタ処理により高周波成分を除去するディジタ
ル信号処理方法。3. An analog input signal is sampled at a predetermined cycle and ΔΣ-modulated, the ΔΣ-modulated signal is averaged by a first digital filter, and an output of the first digital filter is sampled at a predetermined cycle. Digital signal processing method for removing high frequency components by digital filter processing. 【請求項４】 複数のアナログ入力信号をそれぞれ所定
周期でサンプリングしてΔΣ変調し、該ΔΣ変調した信
号をそれぞれ時分割により所定周期でサンプリングして
第１のディジタルフィルタ処理で平均化し、該第１のデ
ィジタルフィルタの出力を所定周期でサンプリングして
第２のディジタルフィルタ処理により高周波成分を除去
するディジタル信号処理方法。4. A plurality of analog input signals are sampled in a predetermined cycle and ΔΣ modulated, and the ΔΣ modulated signals are sampled in a predetermined cycle by time division and averaged by a first digital filter process, A digital signal processing method for sampling the output of the first digital filter at a predetermined cycle and removing high frequency components by the second digital filter processing. 【請求項５】 前記第２のディジタルフィルタ処理が再
帰形であることを特徴とする請求項４記載のディジタル
信号処理方法。5. The digital signal processing method according to claim 4, wherein the second digital filter processing is recursive. 【請求項６】 前記アナログ入力信号のサンプリング周
期が前記ディジタルフィルタ処理の演算周期よりも短い
周期であることを特徴とする請求項１、２、３、４、５
のいずれかに記載のデジタル信号処理方法。6. The sampling cycle of the analog input signal is shorter than the calculation cycle of the digital filter processing.
The digital signal processing method according to any one of 1. 【請求項７】 アナログ入力信号を所定周期でサンプリ
ングしてディジタル信号に変換するアナログ・ディジタ
ル変換手段と、該ディジタル信号と異なるディジタルデ
ータを記憶してなるデータメモリと、該データメモリの
ディジタルデータと前記ディジタル信号とを交互にサン
プリングして高周波成分を除去するディジタルフィルタ
とを具備してなるディジタル信号処理装置。7. An analog / digital conversion means for sampling an analog input signal at a predetermined cycle to convert it into a digital signal, a data memory for storing digital data different from the digital signal, and digital data in the data memory. A digital signal processing device comprising: a digital filter which alternately samples the digital signal to remove a high frequency component. 【請求項８】 一定周波数の交流信号を発生してアナロ
グ入力信号に重畳する交流信号発生手段と、該交流信号
が重畳されたアナログ入力信号を所定周期でサンプリン
グしてディジタル信号に変換するアナログ・ディジタル
変換手段と、該ディジタル信号をサンプリングして高周
波成分を除去するディジタルフィルタとを具備してなる
ディジタル信号処理装置。8. An alternating current signal generating means for generating an alternating current signal having a constant frequency and superimposing it on an analog input signal, and an analog signal for sampling the analog input signal on which the alternating current signal is superposed at a predetermined cycle to convert it into a digital signal A digital signal processing device comprising a digital converting means and a digital filter for sampling the digital signal to remove high frequency components. 【請求項９】 アナログ入力信号を積分する積分手段
と、該積分手段の出力を所定周期でサンプリングしてデ
ィジタル信号に変換する１ビットのアナログ・ディジタ
ル変換手段と、該アナログ・ディジタル変換手段の出力
を１サンプル遅延させる遅延手段と、該遅延手段の出力
を前記所定周期でサンプリングして１ビットのアナログ
信号に変換するディジタル・アナログ変換手段と、前記
１ビットのアナログ・ディジタル変換手段の出力をフィ
ルタ処理する第１のフィルタ処理手段と、該第１のフィ
ルタ処理手段の出力をフィルタ処理する第２のフィルタ
処理手段とを具備してなり、前記第２のフィルタ処理手
段を再帰形のディジタルフィルタ処理手段で構成してな
るディジタル信号処理装置。9. An integrating means for integrating an analog input signal, a 1-bit analog / digital converting means for sampling an output of the integrating means at a predetermined cycle and converting it into a digital signal, and an output of the analog / digital converting means. Means for delaying by 1 sample, digital / analog conversion means for sampling the output of the delay means at the predetermined period and converting it into a 1-bit analog signal, and a filter for the output of the 1-bit analog / digital conversion means. It comprises a first filter processing means for processing and a second filter processing means for filtering the output of the first filter processing means, wherein the second filter processing means is a recursive digital filter processing. A digital signal processing device configured by means. 【請求項１０】 電力系統の電気量を示すアナログ入力
信号をサンプリングしてホールドするサンプルホルダ
と、該サンプルホルダによりホールドされたアナログ信
号をディジタル信号に変換するアナログ・ディジタル変
換手段と、該ディジタル信号と異なるディジタルデータ
を記憶してなるデータメモリと、該データメモリのディ
ジタルデータと前記ディジタル信号とを交互にサンプリ
ングして高周波成分を除去するディジタルフィルタ手段
と、該ディジタルフィルタ手段の出力に基づいて電力系
統の事故判定を行うディジタル演算処理手段とを備えて
なる電力系統ディジタル保護装置。10. A sample holder for sampling and holding an analog input signal indicating the amount of electricity of a power system, an analog / digital conversion means for converting the analog signal held by the sample holder into a digital signal, and the digital signal. Data memory for storing different digital data, digital filter means for alternately sampling the digital data of the data memory and the digital signal to remove high frequency components, and power based on the output of the digital filter means. A power system digital protection device comprising a digital arithmetic processing means for judging a system fault. 【請求項１１】 前記ディジタルフィルタは前記ディジ
タル演算処理手段の演算周期よりも短い周期で前記ディ
ジタルデータとディジタルデータとを交互にサンプリン
グすることを特徴とする請求項１０記載の電力系統ディ
ジタル保護装置。11. The power system digital protection apparatus according to claim 10, wherein the digital filter alternately samples the digital data and the digital data in a cycle shorter than a calculation cycle of the digital calculation processing means.