JPH05218215A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
- Publication number
- JPH05218215A JPH05218215A JP1526492A JP1526492A JPH05218215A JP H05218215 A JPH05218215 A JP H05218215A JP 1526492 A JP1526492 A JP 1526492A JP 1526492 A JP1526492 A JP 1526492A JP H05218215 A JPH05218215 A JP H05218215A
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- JP
- Japan
- Prior art keywords
- wiring layer
- insulating film
- polyimide film
- semiconductor device
- polyimide
- Prior art date
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 Ａｌ表面を粗面化してポリイミド膜との密着
力を増大することにより、耐湿性を向上する。 【構成】 下地絶縁膜の上にＡｌを堆積し、パターニン
グする。パターニングした配線層（１５）をＳｉＯ2エ
ッチャントのようなエッチング液で短時間エッチング
し、表面に±２００Å程度の凹凸を形成する。粗面化し
た配線層（１５）の上にポリイミド膜（１６）を形成す
る。
力を増大することにより、耐湿性を向上する。 【構成】 下地絶縁膜の上にＡｌを堆積し、パターニン
グする。パターニングした配線層（１５）をＳｉＯ2エ
ッチャントのようなエッチング液で短時間エッチング
し、表面に±２００Å程度の凹凸を形成する。粗面化し
た配線層（１５）の上にポリイミド膜（１６）を形成す
る。
Description
【０００１】
【産業上の利用分野】本発明は層間絶縁膜としてポリイ
ミド系絶縁膜を利用した半導体装置の、耐腐食性向上に
関する。
ミド系絶縁膜を利用した半導体装置の、耐腐食性向上に
関する。
【０００２】
【従来の技術】ポリイミド系の有機絶縁膜を層間絶縁膜
として用いると、ポリイミド膜をウェハー表面に塗布す
ることによって形成するので、凹凸がある程度平坦化さ
れ、しかも形成方法が簡単で量産性に優れるという利点
を有する。図３にポリイミド系絶縁膜を利用した多層配
線構造を示す。同図において、（１）はシリコン基板、
（２）はシリコン酸化膜、（３）は１層目のＡｌ配線
層、（４）は１層目のポリイミド膜、（５）は２層目の
Ａｌ配線層、（６）は最終パッシベーション被膜となる
２層目のポリイミド膜である。（例えば、特開昭５１−
１１１０９０号公報）。
として用いると、ポリイミド膜をウェハー表面に塗布す
ることによって形成するので、凹凸がある程度平坦化さ
れ、しかも形成方法が簡単で量産性に優れるという利点
を有する。図３にポリイミド系絶縁膜を利用した多層配
線構造を示す。同図において、（１）はシリコン基板、
（２）はシリコン酸化膜、（３）は１層目のＡｌ配線
層、（４）は１層目のポリイミド膜、（５）は２層目の
Ａｌ配線層、（６）は最終パッシベーション被膜となる
２層目のポリイミド膜である。（例えば、特開昭５１−
１１１０９０号公報）。
【０００３】
【発明が解決しようとする課題】しかしながら、ポリイ
ミド系絶縁膜はＳｉＯ2等の無機絶縁膜に比べてＡｌ素
材との密着性に劣り、それ由、耐湿性にも少し劣る。特
に最上層の配線層は外部接続用の電極パッド部分が露出
するし、その上には絶縁膜が一層しか無いので、外部よ
り侵入した水分によって腐食し易く、これが信頼性の劣
化を招く欠点があった。
ミド系絶縁膜はＳｉＯ2等の無機絶縁膜に比べてＡｌ素
材との密着性に劣り、それ由、耐湿性にも少し劣る。特
に最上層の配線層は外部接続用の電極パッド部分が露出
するし、その上には絶縁膜が一層しか無いので、外部よ
り侵入した水分によって腐食し易く、これが信頼性の劣
化を招く欠点があった。
【０００４】
【課題を解決するための手段】本発明は上述した従来の
欠点に鑑み成されたもので、導電材料を付着、パターニ
ングした後、例えばＳｉＯ2エッチャントによって配線
層の表面を粗面化し、その後ポリイミド系絶縁膜を形成
することにより、配線の腐食不良を防止できる半導体装
置とその製造方法を提供するものである。
欠点に鑑み成されたもので、導電材料を付着、パターニ
ングした後、例えばＳｉＯ2エッチャントによって配線
層の表面を粗面化し、その後ポリイミド系絶縁膜を形成
することにより、配線の腐食不良を防止できる半導体装
置とその製造方法を提供するものである。
【０００５】
【作用】本発明によれば、配線層（１５）の表面を粗面
化したので、その凹凸によって表面積が増大し、ポリイ
ミド膜（１６）との接着面積が増大する。従って、配線
層（１５）とポリイミド膜（１６）との接着強度が強化
され、両者の界面への水分の侵入が阻止される。
化したので、その凹凸によって表面積が増大し、ポリイ
ミド膜（１６）との接着面積が増大する。従って、配線
層（１５）とポリイミド膜（１６）との接着強度が強化
され、両者の界面への水分の侵入が阻止される。
【０００６】
【実施例】以下に本発明の一実施例を図面を参照しなが
ら詳細に説明する。図１において、（１１）はその表面
にＢｉｐ．ＭＯＳ等の半導体素子を形成したシリコン半
導体基板、（１２）は基板（１１）の表面を被覆するシ
リコン酸化膜、（１３）はＡｌ又はＡｌ−Ｓｉから成る
１層目の配線層、（１４）は層間絶縁を行う１層目のポ
リイミド膜、（１５）は２層目の配線層、（１６）は２
層目のポリイミド膜である。１層目の配線層（１３）は
その下の酸化膜（１３）に形成したコンタクトホールを
介して前記半導体素子の各拡散領域にオーミックコンタ
クトし、２層目の配線層（１５）はその下の１層目ポリ
イミド膜（１４）に形成したスルーホールを介して１層
目の配線層（１３）に接続され、両配線層（１３）（１
５）で所定の回路機能が達成できるよう、素子間の接続
を行っている。２層目の配線層（１５）はその一部がボ
ンディングワイヤ接続用の電極パッドを形成し、電極パ
ッド上の２層目ポリイミド膜（１６）は部分的に除去さ
れている。尚、２層目ポリイミド膜（１６）を最終パッ
シべーション被膜として、このようなチップをＤＩＰ．
ＳＩＰ等の樹脂封止パッケージに収納する。
ら詳細に説明する。図１において、（１１）はその表面
にＢｉｐ．ＭＯＳ等の半導体素子を形成したシリコン半
導体基板、（１２）は基板（１１）の表面を被覆するシ
リコン酸化膜、（１３）はＡｌ又はＡｌ−Ｓｉから成る
１層目の配線層、（１４）は層間絶縁を行う１層目のポ
リイミド膜、（１５）は２層目の配線層、（１６）は２
層目のポリイミド膜である。１層目の配線層（１３）は
その下の酸化膜（１３）に形成したコンタクトホールを
介して前記半導体素子の各拡散領域にオーミックコンタ
クトし、２層目の配線層（１５）はその下の１層目ポリ
イミド膜（１４）に形成したスルーホールを介して１層
目の配線層（１３）に接続され、両配線層（１３）（１
５）で所定の回路機能が達成できるよう、素子間の接続
を行っている。２層目の配線層（１５）はその一部がボ
ンディングワイヤ接続用の電極パッドを形成し、電極パ
ッド上の２層目ポリイミド膜（１６）は部分的に除去さ
れている。尚、２層目ポリイミド膜（１６）を最終パッ
シべーション被膜として、このようなチップをＤＩＰ．
ＳＩＰ等の樹脂封止パッケージに収納する。
【０００７】１層目ポリイミド膜（１４）の形成以後の
製造フローを説明する。先ずＰＩＸ（商品名：日立化成
(株)）等のポリイミド系絶縁膜を基板（１１）上にスピ
ンオンコートして膜厚２〜３μのポリイミド膜（１４）
を形成し、このポリイミド膜（１４）に１層目配線層
（１３）への接続用のスルーホールをホトエッチングに
より形成する。次いでＡｌ又はＡｌ−Ｓｉを１．０μ程
度スパッタ又は蒸着法により堆積し、これをホトエッチ
ング処理して２層目の配線層（１５）を形成する。前記
ホトエッチングに利用したレジストマスクを除去した
後、２層目配線層（１５）の表面を粗面化する処理を行
う。ここでは、基板（１１）全体をＳｉＯ2エッチャン
ト（ＨＦ＋ＮＨ4Ｆ＋ＣＨ3ＣＯＯＨ）に約３０秒程浸
し、Ａｌ表面を約３００Åエッチングすると同時に、表
面に±２００Å程度の凹凸を形成する。この表面状態を
図２に示した。次いで、再度ＰＩＸをスピンオンコート
し、２００〜４００℃、２ｈａでベークを行ってファイ
ナルパッシベーション膜とする。この後は、２層目ポリ
イミド膜（１５）を部分的に開孔し、前記電極パッド部
分を露出して前工程を終了する。
製造フローを説明する。先ずＰＩＸ（商品名：日立化成
(株)）等のポリイミド系絶縁膜を基板（１１）上にスピ
ンオンコートして膜厚２〜３μのポリイミド膜（１４）
を形成し、このポリイミド膜（１４）に１層目配線層
（１３）への接続用のスルーホールをホトエッチングに
より形成する。次いでＡｌ又はＡｌ−Ｓｉを１．０μ程
度スパッタ又は蒸着法により堆積し、これをホトエッチ
ング処理して２層目の配線層（１５）を形成する。前記
ホトエッチングに利用したレジストマスクを除去した
後、２層目配線層（１５）の表面を粗面化する処理を行
う。ここでは、基板（１１）全体をＳｉＯ2エッチャン
ト（ＨＦ＋ＮＨ4Ｆ＋ＣＨ3ＣＯＯＨ）に約３０秒程浸
し、Ａｌ表面を約３００Åエッチングすると同時に、表
面に±２００Å程度の凹凸を形成する。この表面状態を
図２に示した。次いで、再度ＰＩＸをスピンオンコート
し、２００〜４００℃、２ｈａでベークを行ってファイ
ナルパッシベーション膜とする。この後は、２層目ポリ
イミド膜（１５）を部分的に開孔し、前記電極パッド部
分を露出して前工程を終了する。
【０００８】以上に説明した本発明によれば、配線層
（１５）の表面を粗面に形成したので、配線層（１５）
とその上のポリイミド膜（１６）との密着力を強化でき
る。そのため、主として前記電極パッドの露出部分から
侵入する水分が両者の界面を伝わってＩＣ内部に達する
ことを抑制でき、これによって配線層（１５）の腐食を
防止できる。
（１５）の表面を粗面に形成したので、配線層（１５）
とその上のポリイミド膜（１６）との密着力を強化でき
る。そのため、主として前記電極パッドの露出部分から
侵入する水分が両者の界面を伝わってＩＣ内部に達する
ことを抑制でき、これによって配線層（１５）の腐食を
防止できる。
【０００９】本発明の粗面処理を行ったウェハーと処理
をしないウェハーとをアルミエッチャントに５０〜６０
ｈａ浸して配線の腐食状態を観測した評価実験によれ
ば、処理をしないウェハーで腐食ありが９０％、断線し
たものが１０％であるのに対し、処理をしたウェハーで
腐食ありが１０％、断線したものが０％となり、本発明
の効果が確認された。
をしないウェハーとをアルミエッチャントに５０〜６０
ｈａ浸して配線の腐食状態を観測した評価実験によれ
ば、処理をしないウェハーで腐食ありが９０％、断線し
たものが１０％であるのに対し、処理をしたウェハーで
腐食ありが１０％、断線したものが０％となり、本発明
の効果が確認された。
【００１０】また粗面化処理としてＳｉＯ2エッチャン
トの如きウェットエッチャントを利用することができる
ので、工程が簡単で短時間で済み、しかもスパッタエッ
チング装置のような特別の装置を必要としない。尚、上
記実施例は２層配線を例にとって説明したが、１層配線
でも３層配線でも同様である。また、粗面化処理を最上
層の配線にのみ処するのではなく、全ての配線層に処し
ても良い。
トの如きウェットエッチャントを利用することができる
ので、工程が簡単で短時間で済み、しかもスパッタエッ
チング装置のような特別の装置を必要としない。尚、上
記実施例は２層配線を例にとって説明したが、１層配線
でも３層配線でも同様である。また、粗面化処理を最上
層の配線にのみ処するのではなく、全ての配線層に処し
ても良い。
【００１１】
【発明の効果】以上説明した通り、本発明によれば配線
層（１５）とポリイミド膜（１６）との密着力を増大で
きるので、配線層（１５）の腐食、断線という不良発生
を防止でき、Ａｌ配線の耐湿性を向上できる利点を有す
る。また、粗面化処理を行うのにＳｉＯ2エッチャント
を用いると、処理工程が簡素で短時間で済むという利点
をも有する。
層（１５）とポリイミド膜（１６）との密着力を増大で
きるので、配線層（１５）の腐食、断線という不良発生
を防止でき、Ａｌ配線の耐湿性を向上できる利点を有す
る。また、粗面化処理を行うのにＳｉＯ2エッチャント
を用いると、処理工程が簡素で短時間で済むという利点
をも有する。
【図１】本発明を説明するための断面図である。
【図２】表面の粗面状態を示す図である。
【図３】従来例を説明するための断面図である。
Claims (2)
- 【請求項１】 半導体基板上の所定の位置に素子間接続
を行うための配線層を所定のパターンで形成し、前記配
線層の上をポリイミド絶縁膜で被覆する半導体装置にお
いて、 前記配線層の上面と側面が粗面加工され、その上を被覆
するポリイミド絶縁膜との接着面積が増大されているこ
とを特徴とする半導体装置。 - 【請求項２】 半導体基板上の所定の位置に素子間接続
を行うための配線層を所定のパターンで形成し、前記配
線層の上をポリイミド絶縁膜で被覆する半導体装置の製
造方法において、 前記配線層の表面をウェットエッチャントで粗面化し、
その後前記ポリイミド絶縁膜の形成を行うことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1526492A JPH05218215A (ja) | 1992-01-30 | 1992-01-30 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1526492A JPH05218215A (ja) | 1992-01-30 | 1992-01-30 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218215A true JPH05218215A (ja) | 1993-08-27 |
Family
ID=11884003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1526492A Pending JPH05218215A (ja) | 1992-01-30 | 1992-01-30 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05218215A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1109219A2 (en) * | 1999-12-15 | 2001-06-20 | Shinko Electric Industries Co. Ltd. | Semiconductor device having a wiring layer |
-
1992
- 1992-01-30 JP JP1526492A patent/JPH05218215A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1109219A2 (en) * | 1999-12-15 | 2001-06-20 | Shinko Electric Industries Co. Ltd. | Semiconductor device having a wiring layer |
| EP1109219A3 (en) * | 1999-12-15 | 2003-11-12 | Shinko Electric Industries Co. Ltd. | Semiconductor device having a wiring layer |
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