JPH05216759A - キャッシュメモリを備えたコンピュータシステム - Google Patents
キャッシュメモリを備えたコンピュータシステムInfo
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- JPH05216759A JPH05216759A JP4260099A JP26009992A JPH05216759A JP H05216759 A JPH05216759 A JP H05216759A JP 4260099 A JP4260099 A JP 4260099A JP 26009992 A JP26009992 A JP 26009992A JP H05216759 A JPH05216759 A JP H05216759A
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Abstract
(57)【要約】
【目的】本発明の目的はキャッシュメモリを備えたコン
ピュータシステムにおいて、メインメモリとキャッシュ
メモリの記憶内容の不一致の発生を防止することにあ
る。 【構成】ＣＰＵ１がメインメモリ３のＲＯＭエリア３Ａ
（３Ｂ）にライトアクセスしたときに、メモリコントロ
ーラ４はフラッシュ信号ＦＳを出力する。このフラッシ
ュ信号ＦＳにより、キャッシュメモリ５に記憶された全
バリッドビットＶＢがクリアされる。これにより、メイ
ンメモリ３とキャッシュメモリ５との不一致性を防止で
きる。
ピュータシステムにおいて、メインメモリとキャッシュ
メモリの記憶内容の不一致の発生を防止することにあ
る。 【構成】ＣＰＵ１がメインメモリ３のＲＯＭエリア３Ａ
（３Ｂ）にライトアクセスしたときに、メモリコントロ
ーラ４はフラッシュ信号ＦＳを出力する。このフラッシ
ュ信号ＦＳにより、キャッシュメモリ５に記憶された全
バリッドビットＶＢがクリアされる。これにより、メイ
ンメモリ３とキャッシュメモリ５との不一致性を防止で
きる。
Description
【０００１】
【産業上の利用分野】本発明は、キャッシュメモリを備
えた例えばパーソナルコンピュータに関し、キャッシュ
メモリとメインメモリの不一致性を防止する機能を備え
たコンピュータシステムに関する。
えた例えばパーソナルコンピュータに関し、キャッシュ
メモリとメインメモリの不一致性を防止する機能を備え
たコンピュータシステムに関する。
【０００２】
【従来の技術】従来、例えばパーソナルコンピュータ等
のコンピュータシステムでは、ＣＰＵ（ｃｅｎｔｒａｌ
ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）がメインメモリに
アクセスして目的のデータを読出すときに、そのメモリ
アクセスを高速化するための技術が開発されている。
のコンピュータシステムでは、ＣＰＵ（ｃｅｎｔｒａｌ
ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）がメインメモリに
アクセスして目的のデータを読出すときに、そのメモリ
アクセスを高速化するための技術が開発されている。
【０００３】この高速化技術として、キャッシュメモリ
方式が周知である。このキャッシュメモリ方式では、Ｃ
ＰＵがメインメモリの目的のアドレスをアクセスしたと
きに、キャッシュメモリコントローラがキャッシュメモ
リをアクセスする。このアクセスによりヒット（ｈｉ
ｔ）すると、キャッシュメモリコントローラは、そのア
ドレスのデータをキャッシュメモリから読出してＣＰＵ
に転送する。
方式が周知である。このキャッシュメモリ方式では、Ｃ
ＰＵがメインメモリの目的のアドレスをアクセスしたと
きに、キャッシュメモリコントローラがキャッシュメモ
リをアクセスする。このアクセスによりヒット（ｈｉ
ｔ）すると、キャッシュメモリコントローラは、そのア
ドレスのデータをキャッシュメモリから読出してＣＰＵ
に転送する。
【０００４】キャッシュメモリは高速バッファメモリで
あるため、ＣＰＵは目的のデータを高速にアクセスでき
ることになる。キャッシュメモリは、通常では比較的小
容量のスタティックＲＡＭからなる。また、メインメモ
リは、通常では比較的大容量のダイナミックＲＡＭから
なる。
あるため、ＣＰＵは目的のデータを高速にアクセスでき
ることになる。キャッシュメモリは、通常では比較的小
容量のスタティックＲＡＭからなる。また、メインメモ
リは、通常では比較的大容量のダイナミックＲＡＭから
なる。
【０００５】ＣＰＵのアクセス対象のデータがキャッシ
ュメモリに存在しない場合には（ミスヒット）、メイン
メモリから読出されてＣＰＵに転送される。このとき、
メインメモリから読出されたデータは、キャッシュメモ
リコントローラにも転送される。コントローラは、転送
されたデータをキャッシュメモリに記憶する（コピー動
作）。
ュメモリに存在しない場合には（ミスヒット）、メイン
メモリから読出されてＣＰＵに転送される。このとき、
メインメモリから読出されたデータは、キャッシュメモ
リコントローラにも転送される。コントローラは、転送
されたデータをキャッシュメモリに記憶する（コピー動
作）。
【０００６】ところで、システムでは、予め設定され
て、その後に変更する必要のないデータ（プログラムも
含む）を記憶したＲＯＭ（ｒｅａｄ ｏｎｌｙ ｍｅｍ
ｏｒｙ）が設けられている。ＣＰＵは必要に応じてＲＯ
Ｍから目的のデータをアクセスする。
て、その後に変更する必要のないデータ（プログラムも
含む）を記憶したＲＯＭ（ｒｅａｄ ｏｎｌｙ ｍｅｍ
ｏｒｙ）が設けられている。ＣＰＵは必要に応じてＲＯ
Ｍから目的のデータをアクセスする。
【０００７】このＲＯＭからのデータアクセスを高速化
するために、ＲＯＭに記憶されたデータを例えばシステ
ムの起動時にメインメモリに転送して格納する方式があ
る。この方式では、ＣＰＵはＲＯＭの代わりに、メイン
メモリにアクセスして、本来はＲＯＭに記憶された目的
のデータをメインメモリから読出す。
するために、ＲＯＭに記憶されたデータを例えばシステ
ムの起動時にメインメモリに転送して格納する方式があ
る。この方式では、ＣＰＵはＲＯＭの代わりに、メイン
メモリにアクセスして、本来はＲＯＭに記憶された目的
のデータをメインメモリから読出す。
【０００８】この方式では、ＲＯＭからのデータを記憶
したメインメモリの記憶エリアをＲＯＭエリアとして設
定し、このＲＯＭエリアにはデータの書換え（更新）を
禁止するように、ライトプロテクト処理がなされてい
る。
したメインメモリの記憶エリアをＲＯＭエリアとして設
定し、このＲＯＭエリアにはデータの書換え（更新）を
禁止するように、ライトプロテクト処理がなされてい
る。
【０００９】この方式にキャッシュメモリ方式を適用す
ることにより、ＣＰＵはメインメモリのＲＯＭエリアを
アクセスしたときに、ＲＯＭエリアのデータの一部を記
憶したキャッシュメモリから高速に目的のデータを読出
すことが可能となる。
ることにより、ＣＰＵはメインメモリのＲＯＭエリアを
アクセスしたときに、ＲＯＭエリアのデータの一部を記
憶したキャッシュメモリから高速に目的のデータを読出
すことが可能となる。
【００１０】
【発明が解決しようとする課題】キャッシュメモリ方式
では、ＣＰＵがメインメモリにライトアクセスを実行す
ると、そのアクセス対象のアドレスに対応するキャッシ
ュメモリの記憶内容もメインメモリと共に、新たなデー
タに書換えられる。即ち、メインメモリのライトアクセ
スに応じて、キャッシュメモリのデータ更新処理が実行
されることになる。これにより、メインメモリとキャッ
シュメモリの記憶内容の一致性を確保することができ
る。
では、ＣＰＵがメインメモリにライトアクセスを実行す
ると、そのアクセス対象のアドレスに対応するキャッシ
ュメモリの記憶内容もメインメモリと共に、新たなデー
タに書換えられる。即ち、メインメモリのライトアクセ
スに応じて、キャッシュメモリのデータ更新処理が実行
されることになる。これにより、メインメモリとキャッ
シュメモリの記憶内容の一致性を確保することができ
る。
【００１１】しかしながら、メインメモリにライトプロ
テクトしたＲＯＭエリアを設けた方式をキャッシュメモ
リ方式に適用した場合に、メインメモリとキャッシュメ
モリの記憶内容の一致性を維持できない事態が発生す
る。即ち、ＣＰＵがメインメモリのＲＯＭエリアにライ
トアクセスしたときに、ＲＯＭエリアはライトプロテク
トされているため、データの書換えは禁止されている。
テクトしたＲＯＭエリアを設けた方式をキャッシュメモ
リ方式に適用した場合に、メインメモリとキャッシュメ
モリの記憶内容の一致性を維持できない事態が発生す
る。即ち、ＣＰＵがメインメモリのＲＯＭエリアにライ
トアクセスしたときに、ＲＯＭエリアはライトプロテク
トされているため、データの書換えは禁止されている。
【００１２】一方、メインメモリにライトアクセスが実
行されると、そのアクセス対象に対応するキャッシュメ
モリの記憶内容は更新されることになる。このため、メ
インメモリとキャッシュメモリの記憶内容が不一致とな
る事態が発生する。
行されると、そのアクセス対象に対応するキャッシュメ
モリの記憶内容は更新されることになる。このため、メ
インメモリとキャッシュメモリの記憶内容が不一致とな
る事態が発生する。
【００１３】本発明の目的は、キャッシュメモリを備え
たコンピュータシステムにおいて、メインメモリとキャ
ッシュメモリの記憶内容の不一致の発生を防止すること
にある。
たコンピュータシステムにおいて、メインメモリとキャ
ッシュメモリの記憶内容の不一致の発生を防止すること
にある。
【００１４】
【課題を解決するための手段】本発明のシステムは、メ
インメモリに例えばライトプロテクトされたＲＯＭエリ
アを設け、メインメモリがリードされたデータとバリッ
ドビットを記憶したキャッシュメモリを備えている。さ
らに、本システムは、ＣＰＵがメインメモリにライトア
クセスしたときに、そのアクセスアドレスとＲＯＭエリ
アのアドレスとの一致を判定し、一致したときにはＲＯ
Ｍエリアのライトアクセスを禁止し、かつキャッシュメ
モリの全記憶データのリードアクセスまたは更新を無効
にするためのフラッシュ信号を出力するメモリコントロ
ーラを有する。
インメモリに例えばライトプロテクトされたＲＯＭエリ
アを設け、メインメモリがリードされたデータとバリッ
ドビットを記憶したキャッシュメモリを備えている。さ
らに、本システムは、ＣＰＵがメインメモリにライトア
クセスしたときに、そのアクセスアドレスとＲＯＭエリ
アのアドレスとの一致を判定し、一致したときにはＲＯ
Ｍエリアのライトアクセスを禁止し、かつキャッシュメ
モリの全記憶データのリードアクセスまたは更新を無効
にするためのフラッシュ信号を出力するメモリコントロ
ーラを有する。
【００１５】
【作用】本発明では、ＣＰＵがメインメモリのＲＯＭエ
リアにライトアクセスしたときに、メモリコントローラ
はフラッシュ信号を出力する。このフラッシュ信号によ
り、キャッシュメモリに記憶された全バリッドビットが
クリアされる。これにより、メインメモリとキャッシュ
メモリとの不一致性を防止できるため、メインメモリに
リードアクセスしたときに、キャッシュメモリから誤っ
たデータが読出されてＣＰＵに転送されるような事態を
防止することができる。
リアにライトアクセスしたときに、メモリコントローラ
はフラッシュ信号を出力する。このフラッシュ信号によ
り、キャッシュメモリに記憶された全バリッドビットが
クリアされる。これにより、メインメモリとキャッシュ
メモリとの不一致性を防止できるため、メインメモリに
リードアクセスしたときに、キャッシュメモリから誤っ
たデータが読出されてＣＰＵに転送されるような事態を
防止することができる。
【００１６】
【実施例】以下図面を参照して本発明の実施例を説明す
る。
る。
【００１７】本発明のコンピュータシステムの要部は、
図１に示すように、ＣＰＵ１、メインメモリ３およびメ
モリコントローラ４を有する。ＣＰＵ１は、例えばイン
テル（Ｉｎｔｅｌ）社のｉ４８６ＴＭ型のマイクロプロ
セッサ２の本体であり、キャッシュメモリ５およびキャ
ッシュコントローラ６以外の構成要素を含む。
図１に示すように、ＣＰＵ１、メインメモリ３およびメ
モリコントローラ４を有する。ＣＰＵ１は、例えばイン
テル（Ｉｎｔｅｌ）社のｉ４８６ＴＭ型のマイクロプロ
セッサ２の本体であり、キャッシュメモリ５およびキャ
ッシュコントローラ６以外の構成要素を含む。
【００１８】メインメモリ３は、通常のダイナミックＲ
ＡＭからなるリード／ライトメモリを意味する。また、
メインメモリ３は、そのリード／ライトメモリに拡張メ
モリ（図３の符号２８）のアドレス空間を付加した拡張
アドレス空間を有するシステムメモリを意味する。
ＡＭからなるリード／ライトメモリを意味する。また、
メインメモリ３は、そのリード／ライトメモリに拡張メ
モリ（図３の符号２８）のアドレス空間を付加した拡張
アドレス空間を有するシステムメモリを意味する。
【００１９】メモリコントローラ４は、コントロールバ
ス２２およびアドレスバス２３を介してＣＰＵ１と接続
されており、ＣＰＵ１から出力される制御信号（ライト
／リード制御信号Ｗ／Ｒ等）およびアドレスデータに基
づいて、メインメモリ３のライトアクセスとリードアク
セスを制御する。メモリコントローラ４は、本発明の要
旨に関係するフラッシュ信号（ＦＳ）を出力するフラッ
シュロジック回路４０を有する。
ス２２およびアドレスバス２３を介してＣＰＵ１と接続
されており、ＣＰＵ１から出力される制御信号（ライト
／リード制御信号Ｗ／Ｒ等）およびアドレスデータに基
づいて、メインメモリ３のライトアクセスとリードアク
セスを制御する。メモリコントローラ４は、本発明の要
旨に関係するフラッシュ信号（ＦＳ）を出力するフラッ
シュロジック回路４０を有する。
【００２０】マイクロプロセッサ２は、キャッシュメモ
リ５およびキャッシュコントローラ６を有する。キャッ
シュコントローラ６は、アドレスバス２３およびデータ
バス２４に接続されており、キャッシュメモリ５のライ
トアクセスとリードアクセスを制御する。キャッシュコ
ントローラ６は、ＣＰＵ１がメインメモリ３にリードア
クセスしたときに、そのアクセス対象のアドレスデータ
に対応するデータをキャッシュメモリ５から読出してＣ
ＰＵ１に転送する。
リ５およびキャッシュコントローラ６を有する。キャッ
シュコントローラ６は、アドレスバス２３およびデータ
バス２４に接続されており、キャッシュメモリ５のライ
トアクセスとリードアクセスを制御する。キャッシュコ
ントローラ６は、ＣＰＵ１がメインメモリ３にリードア
クセスしたときに、そのアクセス対象のアドレスデータ
に対応するデータをキャッシュメモリ５から読出してＣ
ＰＵ１に転送する。
【００２１】このとき、アクセス対象のデータがキャッ
シュメモリ５に存在しない場合には、メインメモリ３か
らそのアクセス対象のデータを読出してＣＰＵ１に転送
すると共に、キャッシュメモリ５に記憶する（コピーす
る）。キャッシュコントローラ６は、メインメモリ３か
ら読出したデータをキャッシュメモリ５に記憶するとき
に、論理レベル“１”のバリッド（ｖａｌｉｄ）ビット
（ＶＢ）をセットする。このバリッドビットがゼロにク
リアされると、キャッシュメモリ５に記憶されたデータ
は無効となる。
シュメモリ５に存在しない場合には、メインメモリ３か
らそのアクセス対象のデータを読出してＣＰＵ１に転送
すると共に、キャッシュメモリ５に記憶する（コピーす
る）。キャッシュコントローラ６は、メインメモリ３か
ら読出したデータをキャッシュメモリ５に記憶するとき
に、論理レベル“１”のバリッド（ｖａｌｉｄ）ビット
（ＶＢ）をセットする。このバリッドビットがゼロにク
リアされると、キャッシュメモリ５に記憶されたデータ
は無効となる。
【００２２】メモリコントローラ４は、フラッシュロジ
ック回路４０から出力されたフラッシュ信号（ＦＳ）を
キャッシュコントローラ６に転送する。キャッシュコン
トローラ６は、フラッシュ信号（ＦＳ）に応じてキャッ
シュメモリ５にセットされた全バリッドビットをゼロに
クリアし、キャッシュメモリ５に記憶された全データを
無効化する。
ック回路４０から出力されたフラッシュ信号（ＦＳ）を
キャッシュコントローラ６に転送する。キャッシュコン
トローラ６は、フラッシュ信号（ＦＳ）に応じてキャッ
シュメモリ５にセットされた全バリッドビットをゼロに
クリアし、キャッシュメモリ５に記憶された全データを
無効化する。
【００２３】本発明のシステムでは、例えばシステムの
起動時に、ＤＭＡ（ｄｉｒｅｃｔｍｅｍｏｒｙ ａｃｃ
ｅｓｓ）コントローラ（図３を参照）により、ＢＩＯＳ
（ｂａｓｉｃ ｉｎｐｕｔ ａｎｄ ｏｕｔｐｕｔ ｓ
ｙｓｔｅｍ）−ＲＯＭ３０に記憶されたデータ（プログ
ラム等）がメモリコントローラ４に転送される。
起動時に、ＤＭＡ（ｄｉｒｅｃｔｍｅｍｏｒｙ ａｃｃ
ｅｓｓ）コントローラ（図３を参照）により、ＢＩＯＳ
（ｂａｓｉｃ ｉｎｐｕｔ ａｎｄ ｏｕｔｐｕｔ ｓ
ｙｓｔｅｍ）−ＲＯＭ３０に記憶されたデータ（プログ
ラム等）がメモリコントローラ４に転送される。
【００２４】メモリコントローラ４は、転送されたデー
タ（以下ＲＯＭデータと称する）をメインメモリ３に確
保したＢＩＯＳ−ＲＯＭエリア（例えば６４Ｋ−ｂｙｔ
ｅｓ）３Ｂに記憶する。また、メモリコントローラ４
は、ＢＩＯＳ−ＲＯＭ３０以外のＲＯＭから転送された
ＲＯＭデータを、メインメモリ３に確保したＲＯＭエリ
ア（例えば３２Ｋ−ｂｙｔｅｓ）３Ａに記憶する。メモ
リコントローラ４は、ＲＯＭエリア３ＡおよびＢＩＯＳ
−ＲＯＭエリア３Ｂを含む記憶エリアを、ＣＰＵ１から
のライトアクセスを禁止するライトプロテクトエリアと
して設定する。
タ（以下ＲＯＭデータと称する）をメインメモリ３に確
保したＢＩＯＳ−ＲＯＭエリア（例えば６４Ｋ−ｂｙｔ
ｅｓ）３Ｂに記憶する。また、メモリコントローラ４
は、ＢＩＯＳ−ＲＯＭ３０以外のＲＯＭから転送された
ＲＯＭデータを、メインメモリ３に確保したＲＯＭエリ
ア（例えば３２Ｋ−ｂｙｔｅｓ）３Ａに記憶する。メモ
リコントローラ４は、ＲＯＭエリア３ＡおよびＢＩＯＳ
−ＲＯＭエリア３Ｂを含む記憶エリアを、ＣＰＵ１から
のライトアクセスを禁止するライトプロテクトエリアと
して設定する。
【００２５】フラッシュロジック回路４０は、具体例と
して、図２に示すように、デコーダ４０Ａ、セレクタ４
０Ｂ、タイミング回路４０Ｃ、アンドゲート４０Ｄおよ
びナンドゲート４０Ｅを有する。デコーダ４０Ａは、Ｃ
ＰＵ１から出力されたアドレスデータをデコードし、こ
のアドレスデータがメインメモリ３のＲＯＭエリア３Ａ
およびＢＩＯＳ−ＲＯＭエリア３Ｂを含むライトプロテ
クトエリアに対応するアドレスを示すときに、論理レベ
ル“１”の有意信号Ａをアンドゲート４０Ｄの第１の入
力端子に出力する。セレクタ４０Ｂは、ＣＰＵ１から出
力された制御信号の中で、ライトアクセスを指示する信
号（論理レベル“１”のＷ／Ｒ信号）を選択してアンド
ゲート４０Ｄの第２の入力端子に出力する。
して、図２に示すように、デコーダ４０Ａ、セレクタ４
０Ｂ、タイミング回路４０Ｃ、アンドゲート４０Ｄおよ
びナンドゲート４０Ｅを有する。デコーダ４０Ａは、Ｃ
ＰＵ１から出力されたアドレスデータをデコードし、こ
のアドレスデータがメインメモリ３のＲＯＭエリア３Ａ
およびＢＩＯＳ−ＲＯＭエリア３Ｂを含むライトプロテ
クトエリアに対応するアドレスを示すときに、論理レベ
ル“１”の有意信号Ａをアンドゲート４０Ｄの第１の入
力端子に出力する。セレクタ４０Ｂは、ＣＰＵ１から出
力された制御信号の中で、ライトアクセスを指示する信
号（論理レベル“１”のＷ／Ｒ信号）を選択してアンド
ゲート４０Ｄの第２の入力端子に出力する。
【００２６】タイミング回路４０Ｃは所定の周期のクロ
ックパルスＣＫを出力する。ナンドゲート４０Ｅは、タ
イミング回路４０Ｃから出力される論理レベル“１”の
クロックパルスＣＫに同期して、アンドゲート４０Ｄか
ら出力される論理レベル“１”の出力信号を反転した論
理レベル“０”のフラッシュ信号（ＦＳ）を出力する。
ックパルスＣＫを出力する。ナンドゲート４０Ｅは、タ
イミング回路４０Ｃから出力される論理レベル“１”の
クロックパルスＣＫに同期して、アンドゲート４０Ｄか
ら出力される論理レベル“１”の出力信号を反転した論
理レベル“０”のフラッシュ信号（ＦＳ）を出力する。
【００２７】図３は、本発明のコンピュータシステムを
適用したパーソナルコンピュータの構成を示すブロック
図である。このパーソナルコンピュータは大別して、例
えばインテル社のｉ４８６ＴＭ型の３２ビットのマイク
ロプロセッサ（ＭＰＵ）２、システムコントローラ２０
および各種ユニットからなる。
適用したパーソナルコンピュータの構成を示すブロック
図である。このパーソナルコンピュータは大別して、例
えばインテル社のｉ４８６ＴＭ型の３２ビットのマイク
ロプロセッサ（ＭＰＵ）２、システムコントローラ２０
および各種ユニットからなる。
【００２８】システムコントローラ２０は、３２ビット
のＭＰＵ２と１６ビット系の各種ユニットとのインター
フェースを構成するＬＳＩである。システムコントロー
ラ２０は具体的には、本発明に係わるメモリコントロー
ラ４，バスコントローラ，およびＩ／Ｏ（ｉｎｐｕｔ／
ｏｕｔｐｕｔ）コントローラ等の各機能を有する。
のＭＰＵ２と１６ビット系の各種ユニットとのインター
フェースを構成するＬＳＩである。システムコントロー
ラ２０は具体的には、本発明に係わるメモリコントロー
ラ４，バスコントローラ，およびＩ／Ｏ（ｉｎｐｕｔ／
ｏｕｔｐｕｔ）コントローラ等の各機能を有する。
【００２９】システムコントローラ２０は、コントロー
ルバス２２，３２ビットのアドレスバス２３および３２
ビットのデータバス２４を介して、ＭＰＵ２と接続して
いる。システムコントローラ２０は、メモリコントロー
ルバス２５とメモリアドレスバス２６を介して、メイン
メモリ２７や拡張メモリ２８と接続している。
ルバス２２，３２ビットのアドレスバス２３および３２
ビットのデータバス２４を介して、ＭＰＵ２と接続して
いる。システムコントローラ２０は、メモリコントロー
ルバス２５とメモリアドレスバス２６を介して、メイン
メモリ２７や拡張メモリ２８と接続している。
【００３０】コントロールバス２２は、図２に示すよう
に、ＣＰＵ１から出力されるＭ／ＩＯ（ｍｅｍｏｒｙ／
ｉｎｐｕｔ−ｏｕｔｐｕｔ）信号，Ｗ／Ｒ（ ｗｒｉｔ
ｅ／ｒｅａｄ）信号，Ｄ／Ｃ（ｄａｔａ／ｃｏｎｔｒｏ
ｌ）信号およびＨＬＤＡ（ｈｏｌｄ ａｃｋｎｏｗｌｅ
ｄｇｅ）信号等の各種制御信号を転送する。メモリコン
トロールバス２５は、メモリコントローラ４から出力さ
れるＲＡＳ（ローアドレスストローブ）信号およびＣＡ
Ｓ（カラムアドレスストローブ）信号等のメモリ制御信
号を転送する。
に、ＣＰＵ１から出力されるＭ／ＩＯ（ｍｅｍｏｒｙ／
ｉｎｐｕｔ−ｏｕｔｐｕｔ）信号，Ｗ／Ｒ（ ｗｒｉｔ
ｅ／ｒｅａｄ）信号，Ｄ／Ｃ（ｄａｔａ／ｃｏｎｔｒｏ
ｌ）信号およびＨＬＤＡ（ｈｏｌｄ ａｃｋｎｏｗｌｅ
ｄｇｅ）信号等の各種制御信号を転送する。メモリコン
トロールバス２５は、メモリコントローラ４から出力さ
れるＲＡＳ（ローアドレスストローブ）信号およびＣＡ
Ｓ（カラムアドレスストローブ）信号等のメモリ制御信
号を転送する。
【００３１】メインメモリ２７と拡張メモリ２８は、本
発明に係わるシステムメモリ３に相当する。システムコ
ントローラ２０およびＭＰＵ２はそれぞれ、クロック発
生回路（ＯＳＣ）２９から動作に必要なクロックパルス
が供給されている。
発明に係わるシステムメモリ３に相当する。システムコ
ントローラ２０およびＭＰＵ２はそれぞれ、クロック発
生回路（ＯＳＣ）２９から動作に必要なクロックパルス
が供給されている。
【００３２】各種ユニットには、ＲＯＭ（ｒｅａｄ−ｏ
ｎｌｙ ｍｅｍｏｒｙ）３０，ＲＴＣ（ｒｅａｌ ｔｉ
ｍｅ ｃｏｎｔｒｏｌｌｅｒ）３１，ＨＤＤ（ｈａｒｄ
ｄｉｓｋ ｄｒｉｖｅ） インターフェース３２があ
る。さらに、ＤＭＡＣ，ＰＩＣ，ＰＩＴ，ＦＤＣを含む
ユニット３３およびＫＢＣ，ディスプレイコントローラ
を含むユニット３４がある。ＤＭＡＣはＤＭＡコントロ
ーラである。ＰＩＣはｐｒｏｇｒａｍｍａｂｌｅ ｉｎ
ｔｅｒｒｕｐｔ コントローラである。ＰＩＴはｐｒｏ
ｇｒａｍｍａｂｌｅ ｉｎｔｅｒｖａｌ タイマであ
る。 ＦＤＣはフロッピーディスクコントローラであ
る。ＫＢＣはキーボードコントローラである。ＲＯＭ３
０は、図１に示すように、予めＢＩＯＳを記憶したＢＩ
ＯＳ−ＲＯＭである。
ｎｌｙ ｍｅｍｏｒｙ）３０，ＲＴＣ（ｒｅａｌ ｔｉ
ｍｅ ｃｏｎｔｒｏｌｌｅｒ）３１，ＨＤＤ（ｈａｒｄ
ｄｉｓｋ ｄｒｉｖｅ） インターフェース３２があ
る。さらに、ＤＭＡＣ，ＰＩＣ，ＰＩＴ，ＦＤＣを含む
ユニット３３およびＫＢＣ，ディスプレイコントローラ
を含むユニット３４がある。ＤＭＡＣはＤＭＡコントロ
ーラである。ＰＩＣはｐｒｏｇｒａｍｍａｂｌｅ ｉｎ
ｔｅｒｒｕｐｔ コントローラである。ＰＩＴはｐｒｏ
ｇｒａｍｍａｂｌｅ ｉｎｔｅｒｖａｌ タイマであ
る。 ＦＤＣはフロッピーディスクコントローラであ
る。ＫＢＣはキーボードコントローラである。ＲＯＭ３
０は、図１に示すように、予めＢＩＯＳを記憶したＢＩ
ＯＳ−ＲＯＭである。
【００３３】システムコントローラ２０は、コントロー
ルバス３５，アドレスバス３６およびデータバス３７を
介して、各種ユニット３０−３４に接続されている。さ
らに、システムコントローラ２０は、拡張ユニット専用
のコネクタ２１を介して、例えば拡張メモリ１０ａを内
蔵した拡張ユニット１０と接続している。システムコン
トローラ２０は、コントロールバス３５，アドレスバス
３６およびデータバス３７を介して、拡張ユニット１０
に搭載された拡張メモリ１０ａと、データ，アドレス，
各種制御信号の交換を行なう。次に、図４および図５に
示すフローチャートを参照して、同実施例の動作を説明
する。
ルバス３５，アドレスバス３６およびデータバス３７を
介して、各種ユニット３０−３４に接続されている。さ
らに、システムコントローラ２０は、拡張ユニット専用
のコネクタ２１を介して、例えば拡張メモリ１０ａを内
蔵した拡張ユニット１０と接続している。システムコン
トローラ２０は、コントロールバス３５，アドレスバス
３６およびデータバス３７を介して、拡張ユニット１０
に搭載された拡張メモリ１０ａと、データ，アドレス，
各種制御信号の交換を行なう。次に、図４および図５に
示すフローチャートを参照して、同実施例の動作を説明
する。
【００３４】本システムでは、システムの起動時に、Ｂ
ＩＯＳ−ＲＯＭ３０に記憶されたＢＩＯＳ中の初期化ル
ーチンが起動して、システムの初期化処理を実行する。
さらに、ＢＩＯＳ中のＢＩＯＳ転送ルーチンが起動し
て、ＢＩＯＳ−ＲＯＭ３０に記憶されたＢＩＯＳ自体
が、ＤＭＡコントローラのＤＭＡ制御により、データバ
ス３７を介してシステムコントローラ２０のメモリコン
トローラ４に転送される。このとき、ＤＭＡコントロー
ラはＢＩＯＳ転送ルーチンにより、ＢＩＯＳ−ＲＯＭ３
０の先頭アドレス、転送先アドレスおよび転送データ量
（バイト数）を指定する。
ＩＯＳ−ＲＯＭ３０に記憶されたＢＩＯＳ中の初期化ル
ーチンが起動して、システムの初期化処理を実行する。
さらに、ＢＩＯＳ中のＢＩＯＳ転送ルーチンが起動し
て、ＢＩＯＳ−ＲＯＭ３０に記憶されたＢＩＯＳ自体
が、ＤＭＡコントローラのＤＭＡ制御により、データバ
ス３７を介してシステムコントローラ２０のメモリコン
トローラ４に転送される。このとき、ＤＭＡコントロー
ラはＢＩＯＳ転送ルーチンにより、ＢＩＯＳ−ＲＯＭ３
０の先頭アドレス、転送先アドレスおよび転送データ量
（バイト数）を指定する。
【００３５】メモリコントローラ４は、ＲＡＳ／ＣＡＳ
信号、ｗｒｉｔｅ ｅｎａｂｌｅ信号等のメモリ制御信
号をメインメモリ３に供給して、ＢＩＯＳ−ＲＯＭ３０
から転送されたＢＩＯＳをメインメモリ３に格納する。
即ち、図１に示すように、メインメモリ３のＢＩＯＳ−
ＲＯＭエリア３Ｂには、転送されたＢＩＯＳが記憶され
る。
信号、ｗｒｉｔｅ ｅｎａｂｌｅ信号等のメモリ制御信
号をメインメモリ３に供給して、ＢＩＯＳ−ＲＯＭ３０
から転送されたＢＩＯＳをメインメモリ３に格納する。
即ち、図１に示すように、メインメモリ３のＢＩＯＳ−
ＲＯＭエリア３Ｂには、転送されたＢＩＯＳが記憶され
る。
【００３６】このようなシステムの動作を前提として、
図４のステップＳ１に示すように、ＣＰＵ１がＢＩＯＳ
−ＲＯＭ３０にリードアクセスを実行して、ＢＩＯＳ−
ＲＯＭ３０からＢＩＯＳの一部を読出すと仮定する。こ
のとき、ＣＰＵ１は、コントロールバス２２を介してＲ
ＥＡＤ命令（論理レベル“０”のＷ／Ｒ信号）を出力
し、かつアドレスバス２３を介してアクセス対象のアド
レスデータを出力する。
図４のステップＳ１に示すように、ＣＰＵ１がＢＩＯＳ
−ＲＯＭ３０にリードアクセスを実行して、ＢＩＯＳ−
ＲＯＭ３０からＢＩＯＳの一部を読出すと仮定する。こ
のとき、ＣＰＵ１は、コントロールバス２２を介してＲ
ＥＡＤ命令（論理レベル“０”のＷ／Ｒ信号）を出力
し、かつアドレスバス２３を介してアクセス対象のアド
レスデータを出力する。
【００３７】キャッシュコントローラ６は、ＣＰＵ１が
メインメモリ３にリードアクセスしたときに、そのアク
セス対象のアドレスデータに対応するデータがキャッシ
ュメモリ５に存在するか否か（即ち、ヒットするか否
か）を判定する（ステップＳ２）。ヒット（ｈｉｔ）す
れば（ステップＳ３のＹＥＳ）、キャッシュコントロー
ラ６は、ＣＰＵ１のアクセス対象であるデータ（ここで
は、ＢＩＯＳの一部）を、キャッシュメモリ５から読出
してＣＰＵ１に転送する（ステップＳ４）。
メインメモリ３にリードアクセスしたときに、そのアク
セス対象のアドレスデータに対応するデータがキャッシ
ュメモリ５に存在するか否か（即ち、ヒットするか否
か）を判定する（ステップＳ２）。ヒット（ｈｉｔ）す
れば（ステップＳ３のＹＥＳ）、キャッシュコントロー
ラ６は、ＣＰＵ１のアクセス対象であるデータ（ここで
は、ＢＩＯＳの一部）を、キャッシュメモリ５から読出
してＣＰＵ１に転送する（ステップＳ４）。
【００３８】一方、アクセス対象のデータがキャッシュ
メモリ５に存在せず、ヒットミスした場合には（ステッ
プＳ３のＮＯ）、メモリコントローラ４は、ＲＡＳ／Ｃ
ＡＳ信号、リードイネーブル信号等のメモリ制御信号を
メインメモリ３に供給して、ＢＩＯＳ−ＲＯＭエリア３
ＢからＣＰＵ１のアクセス対象のアドレスに対応するデ
ータ（３Ｂｄ）を読出してＣＰＵ１に転送する（ステッ
プＳ５）。このとき、メモリコントローラ４は、読出し
たデータをＣＰＵ１に転送すると共に、キャッシュコン
トローラ６に転送する（ステップＳ６）。
メモリ５に存在せず、ヒットミスした場合には（ステッ
プＳ３のＮＯ）、メモリコントローラ４は、ＲＡＳ／Ｃ
ＡＳ信号、リードイネーブル信号等のメモリ制御信号を
メインメモリ３に供給して、ＢＩＯＳ−ＲＯＭエリア３
ＢからＣＰＵ１のアクセス対象のアドレスに対応するデ
ータ（３Ｂｄ）を読出してＣＰＵ１に転送する（ステッ
プＳ５）。このとき、メモリコントローラ４は、読出し
たデータをＣＰＵ１に転送すると共に、キャッシュコン
トローラ６に転送する（ステップＳ６）。
【００３９】キャッシュコントローラ６は、転送された
アクセス対象のデータを、キャッシュメモリ５にコピー
する（ステップＳ７）。このとき、キャッシュコントロ
ーラ６は、データをキャッシュメモリ５にコピーすると
きに、論理レベル“１”のバリッドビット（ＶＢ）をセ
ットする（ステップＳ８）。
アクセス対象のデータを、キャッシュメモリ５にコピー
する（ステップＳ７）。このとき、キャッシュコントロ
ーラ６は、データをキャッシュメモリ５にコピーすると
きに、論理レベル“１”のバリッドビット（ＶＢ）をセ
ットする（ステップＳ８）。
【００４０】このような動作により、ＣＰＵ１は、ＢＩ
ＯＳ−ＲＯＭ３０にリードアクセスしてＢＩＯＳの一部
を読出すときに、キャッシュメモリ５またはメインメモ
リ３のＢＩＯＳ−ＲＯＭエリア３Ｂから高速にアクセス
することが可能となる。
ＯＳ−ＲＯＭ３０にリードアクセスしてＢＩＯＳの一部
を読出すときに、キャッシュメモリ５またはメインメモ
リ３のＢＩＯＳ−ＲＯＭエリア３Ｂから高速にアクセス
することが可能となる。
【００４１】次に、図５のステップＳ１０に示すよう
に、ＣＰＵ１がメインメモリ３にライトアクセスして、
メインメモリ３に記憶されたデータを書換えると仮定す
る。このとき、ＣＰＵ１は、コントロールバス２２を介
してＷＲＩＴＥ命令（論理レベル“１”のＷ／Ｒ信号）
を出力し、かつアドレスバス２３を介してアクセス対象
のアドレスデータを出力する。
に、ＣＰＵ１がメインメモリ３にライトアクセスして、
メインメモリ３に記憶されたデータを書換えると仮定す
る。このとき、ＣＰＵ１は、コントロールバス２２を介
してＷＲＩＴＥ命令（論理レベル“１”のＷ／Ｒ信号）
を出力し、かつアドレスバス２３を介してアクセス対象
のアドレスデータを出力する。
【００４２】メモリコントローラ４は、メインメモリ３
のＲＯＭエリア３ＡおよびＢＩＯＳ−ＲＯＭエリア３Ｂ
を含むライトプロテクトエリアのアドレスとＣＰＵ１か
ら出力されたアドレスとを比較する（ステップＳ１
１）。この比較結果が不一致であれば（ステップＳ１２
のＮＯ）、ＣＰＵ１がＲＯＭエリア以外のエリアを指定
しているため、メモリコントローラ４はデータの書換え
処理を実行する（ステップＳ１３）。
のＲＯＭエリア３ＡおよびＢＩＯＳ−ＲＯＭエリア３Ｂ
を含むライトプロテクトエリアのアドレスとＣＰＵ１か
ら出力されたアドレスとを比較する（ステップＳ１
１）。この比較結果が不一致であれば（ステップＳ１２
のＮＯ）、ＣＰＵ１がＲＯＭエリア以外のエリアを指定
しているため、メモリコントローラ４はデータの書換え
処理を実行する（ステップＳ１３）。
【００４３】即ち、メモリコントローラ４は、ＲＡＳ／
ＣＡＳ信号、ライトイネーブル信号等のメモリ制御信号
をメインメモリ３に供給して、ＣＰＵ１から出力された
データをメインメモリ３に書き込む。これにより、メイ
ンメモリ３のアクセス対象のアドレスに記録されたデー
タは書換えられて、新たなデータに更新される。
ＣＡＳ信号、ライトイネーブル信号等のメモリ制御信号
をメインメモリ３に供給して、ＣＰＵ１から出力された
データをメインメモリ３に書き込む。これにより、メイ
ンメモリ３のアクセス対象のアドレスに記録されたデー
タは書換えられて、新たなデータに更新される。
【００４４】一方、キャッシュコントローラ６は、ＣＰ
Ｕ１のライトアクセスに従って、メインメモリ３でデー
タ更新がなされたアドレスに対応するキャッシュメモリ
５の当該アドレスのデータを更新する処理を実行する
（ステップＳ１４）。これにより、メインメモリ３の記
憶内容とキャッシュメモリ５の記憶内容との一致性を確
保することができる。
Ｕ１のライトアクセスに従って、メインメモリ３でデー
タ更新がなされたアドレスに対応するキャッシュメモリ
５の当該アドレスのデータを更新する処理を実行する
（ステップＳ１４）。これにより、メインメモリ３の記
憶内容とキャッシュメモリ５の記憶内容との一致性を確
保することができる。
【００４５】ここで、比較結果が一致して（ステップＳ
１２のＹＥＳ）、ＣＰＵ１がＲＯＭエリア（３Ａ，３
Ｂ）にライトアクセスしているとき、メモリコントロー
ラ４はライトアクセスを禁止する（ステップＳ１５）。
具体的には、ＲＡＳ／ＣＡＳ信号、ライトイネーブル信
号等のメモリ制御信号の出力を停止する。これにより、
ＣＰＵ１がライトアクセスしても、メインメモリ３のラ
イトプロテクトエリアにはデータの書換え処理は実行さ
れない。
１２のＹＥＳ）、ＣＰＵ１がＲＯＭエリア（３Ａ，３
Ｂ）にライトアクセスしているとき、メモリコントロー
ラ４はライトアクセスを禁止する（ステップＳ１５）。
具体的には、ＲＡＳ／ＣＡＳ信号、ライトイネーブル信
号等のメモリ制御信号の出力を停止する。これにより、
ＣＰＵ１がライトアクセスしても、メインメモリ３のラ
イトプロテクトエリアにはデータの書換え処理は実行さ
れない。
【００４６】一方、前記のように、キャッシュコントロ
ーラ６は、ＣＰＵ１のライトアクセスに従って、キャッ
シュメモリ５の当該アドレスのデータを更新する処理を
実行することになる。即ち、ＣＰＵ１が例えばＢＩＯＳ
−ＲＯＭエリア３Ｂのデータ（３Ｂｄ）を記憶したアド
レスをアクセスした場合に、キャッシュコントローラ６
はそのｄａｔａ（３Ｂｄ）をコピーしたキャッシュメモ
リ５の当該アドレスにデータの更新処理を実行すること
になる。
ーラ６は、ＣＰＵ１のライトアクセスに従って、キャッ
シュメモリ５の当該アドレスのデータを更新する処理を
実行することになる。即ち、ＣＰＵ１が例えばＢＩＯＳ
−ＲＯＭエリア３Ｂのデータ（３Ｂｄ）を記憶したアド
レスをアクセスした場合に、キャッシュコントローラ６
はそのｄａｔａ（３Ｂｄ）をコピーしたキャッシュメモ
リ５の当該アドレスにデータの更新処理を実行すること
になる。
【００４７】このため、メインメモリ３の記憶内容とキ
ャッシュメモリ５の記憶内容とが不一致となる事態が発
生する。そこで、本発明では、ＣＰＵ１がメインメモリ
３のライトプロテクトエリアにライトアクセスすると、
メモリコントローラ４はフラッシュ信号（ＦＳ）をキャ
ッシュコントローラ６に転送する（ステップＳ１６）。
キャッシュコントローラ６は、フラッシュ信号（ＦＳ）
に応じて、キャッシュメモリ５にセットされた全バリッ
ドビット（ＶＢ）をゼロにクリアする（ステップＳ１
７）。これにより、キャッシュメモリ５に記憶された全
データが無効化される。
ャッシュメモリ５の記憶内容とが不一致となる事態が発
生する。そこで、本発明では、ＣＰＵ１がメインメモリ
３のライトプロテクトエリアにライトアクセスすると、
メモリコントローラ４はフラッシュ信号（ＦＳ）をキャ
ッシュコントローラ６に転送する（ステップＳ１６）。
キャッシュコントローラ６は、フラッシュ信号（ＦＳ）
に応じて、キャッシュメモリ５にセットされた全バリッ
ドビット（ＶＢ）をゼロにクリアする（ステップＳ１
７）。これにより、キャッシュメモリ５に記憶された全
データが無効化される。
【００４８】したがって、メインメモリ３の記憶内容と
キャッシュメモリ５の記憶内容とが不一致となる事態を
防止することができる。即ち、ＣＰＵ１がＢＩＯＳ−Ｒ
ＯＭエリア３Ｂにリードアクセスしたときに、キャッシ
ュメモリ５の全バリッドビットがクリアされているた
め、キャッシュコントローラ６はキャッシュメモリ５か
らアクセス対象のアドレスに対応するｄａｔａの読出し
を実行することはない。言い換えれば、ＣＰＵ１のアク
セス対象の例えばＢＩＯＳ−ＲＯＭエリア３Ｂのデータ
（３Ｂｄ）とは異なるデータが、キャッシュメモリ５か
ら読出されて、ＣＰＵ１に転送されるような事態を防止
することができる。
キャッシュメモリ５の記憶内容とが不一致となる事態を
防止することができる。即ち、ＣＰＵ１がＢＩＯＳ−Ｒ
ＯＭエリア３Ｂにリードアクセスしたときに、キャッシ
ュメモリ５の全バリッドビットがクリアされているた
め、キャッシュコントローラ６はキャッシュメモリ５か
らアクセス対象のアドレスに対応するｄａｔａの読出し
を実行することはない。言い換えれば、ＣＰＵ１のアク
セス対象の例えばＢＩＯＳ−ＲＯＭエリア３Ｂのデータ
（３Ｂｄ）とは異なるデータが、キャッシュメモリ５か
ら読出されて、ＣＰＵ１に転送されるような事態を防止
することができる。
【００４９】ここで、ＣＰＵ１がＢＩＯＳ−ＲＯＭエリ
ア３Ｂにリードアクセスしたときに、メモリコントロー
ラ４はアクセス対象のデータ（３Ｂｄ）をＢＩＯＳ−Ｒ
ＯＭエリア３Ｂから読出してＣＰＵ１に転送し、かつ、
読出したデータをキャッシュコントローラ６に転送す
る。キャッシュコントローラ６は、転送されたアクセス
対象のデータをキャッシュメモリ５にコピーし、新たに
バリッドビット（ＶＢ）をセットする。
ア３Ｂにリードアクセスしたときに、メモリコントロー
ラ４はアクセス対象のデータ（３Ｂｄ）をＢＩＯＳ−Ｒ
ＯＭエリア３Ｂから読出してＣＰＵ１に転送し、かつ、
読出したデータをキャッシュコントローラ６に転送す
る。キャッシュコントローラ６は、転送されたアクセス
対象のデータをキャッシュメモリ５にコピーし、新たに
バリッドビット（ＶＢ）をセットする。
【００５０】同実施例では、メモリコントローラ４は、
図２示すように、フラッシュ信号（ＦＳ）を出力するた
めのフラッシュロジック回路４０を備えている。フラッ
シュロジック回路４０では、デコーダ４０Ａは、ＣＰＵ
１がライトアクセスしたときに出力されたアドレスデー
タをデコードする。デコーダ４０Ａは、そのアドレスデ
ータがメインメモリ３のＲＯＭエリア３ＡおよびＢＩＯ
Ｓ−ＲＯＭエリア３Ｂを含むライトプロテクトエリアに
対応するアドレスを示すときに、論理レベル“１”の有
意信号Ａを出力する。
図２示すように、フラッシュ信号（ＦＳ）を出力するた
めのフラッシュロジック回路４０を備えている。フラッ
シュロジック回路４０では、デコーダ４０Ａは、ＣＰＵ
１がライトアクセスしたときに出力されたアドレスデー
タをデコードする。デコーダ４０Ａは、そのアドレスデ
ータがメインメモリ３のＲＯＭエリア３ＡおよびＢＩＯ
Ｓ−ＲＯＭエリア３Ｂを含むライトプロテクトエリアに
対応するアドレスを示すときに、論理レベル“１”の有
意信号Ａを出力する。
【００５１】一方、セレクタ４０Ｂは、ＣＰＵ１がライ
トアクセスしたときに出力された制御信号の中で、ライ
トアクセスを指示する信号（論理レベル“１”のＷ／Ｒ
信号）を選択して出力する。アンドゲート４０Ｄは、デ
コーダ４０Ａからの論理レベル“１”の出力信号Ａと論
理レベル“１”のＷ／Ｒ信号が入力されると、論理レベ
ル“１”の信号Ｃを出力する。ナンドゲート４０Ｅは、
タイミング回路４０Ｃから出力される論理レベル“１”
のクロックパルスＣＫに同期して、アンドゲート４０Ｄ
から出力される論理レベル“１”の出力信号を反転した
論理レベル“０”のフラッシュ信号（ＦＳ）を出力す
る。
トアクセスしたときに出力された制御信号の中で、ライ
トアクセスを指示する信号（論理レベル“１”のＷ／Ｒ
信号）を選択して出力する。アンドゲート４０Ｄは、デ
コーダ４０Ａからの論理レベル“１”の出力信号Ａと論
理レベル“１”のＷ／Ｒ信号が入力されると、論理レベ
ル“１”の信号Ｃを出力する。ナンドゲート４０Ｅは、
タイミング回路４０Ｃから出力される論理レベル“１”
のクロックパルスＣＫに同期して、アンドゲート４０Ｄ
から出力される論理レベル“１”の出力信号を反転した
論理レベル“０”のフラッシュ信号（ＦＳ）を出力す
る。
【００５２】本発明のシステムの具体例として、図３に
示すように、システムコントローラ２０をインターフェ
ースとして、３２ビットのＣＰＵ側と１６ビット系の外
部ユニット側を接続したコンピュータシステムを想定し
ている。
示すように、システムコントローラ２０をインターフェ
ースとして、３２ビットのＣＰＵ側と１６ビット系の外
部ユニット側を接続したコンピュータシステムを想定し
ている。
【００５３】このようなシステムでは、図６に示すよう
に、ＣＰＵ１とシステムコントローラ２０とは、３２ビ
ットのアドレスバス２３とデータバス２４のＣＰＵバス
により接続されている。データバス２４は、３２ビット
のデータＤ31−Ｄ0 を転送する。アドレスバス２３は、
３２ビットのバスであるが、実際上はＣＰＵ１から出力
される上位アドレスＡ31−Ａ2 を転送し、下位アドレス
Ａ1 −Ａ0 に対応するバス線は使用されていない。
に、ＣＰＵ１とシステムコントローラ２０とは、３２ビ
ットのアドレスバス２３とデータバス２４のＣＰＵバス
により接続されている。データバス２４は、３２ビット
のデータＤ31−Ｄ0 を転送する。アドレスバス２３は、
３２ビットのバスであるが、実際上はＣＰＵ１から出力
される上位アドレスＡ31−Ａ2 を転送し、下位アドレス
Ａ1 −Ａ0 に対応するバス線は使用されていない。
【００５４】一方、システムコントローラ２０と外部ユ
ニット側とは、１６ビットのデータバス３７と合計２７
ビットのアドレスバス３６のシステムバスにより接続さ
れている。データバス３７は、１６ビットのｄａｔａＤ
15−Ｄ0 を転送する。アドレスバス３６は、アドレスデ
ータＡ23−Ａ17を転送する上位アドレスバス３６ａとア
ドレスデータＡ19−Ａ0 を転送する下位アドレスバス３
６ｂからなる。
ニット側とは、１６ビットのデータバス３７と合計２７
ビットのアドレスバス３６のシステムバスにより接続さ
れている。データバス３７は、１６ビットのｄａｔａＤ
15−Ｄ0 を転送する。アドレスバス３６は、アドレスデ
ータＡ23−Ａ17を転送する上位アドレスバス３６ａとア
ドレスデータＡ19−Ａ0 を転送する下位アドレスバス３
６ｂからなる。
【００５５】システムコントローラ２０は、ＣＰＵ１と
１６ビット系の外部ユニット間のアドレスおよびデータ
の変換処理を実行して、相互間のデータ転送を制御す
る。例えば、ＣＰＵ１がシステムバスに接続されたＲＯ
Ｍ３０にリードアクセスした場合に、システムコントロ
ーラ２０はＲＯＭ３０から読出したデータを、データバ
ス３７を介して２回に分けて転送するように制御する。
さらに、システムコントローラ２０は、ＲＯＭ３０から
２回に分けて読出した３２ビットのデータを、データバ
ス２４を介してＣＰＵ１に供給する。
１６ビット系の外部ユニット間のアドレスおよびデータ
の変換処理を実行して、相互間のデータ転送を制御す
る。例えば、ＣＰＵ１がシステムバスに接続されたＲＯ
Ｍ３０にリードアクセスした場合に、システムコントロ
ーラ２０はＲＯＭ３０から読出したデータを、データバ
ス３７を介して２回に分けて転送するように制御する。
さらに、システムコントローラ２０は、ＲＯＭ３０から
２回に分けて読出した３２ビットのデータを、データバ
ス２４を介してＣＰＵ１に供給する。
【００５６】
【発明の効果】以上詳述したように本発明によれば、メ
インメモリにライトプロテクトした例えばＲＯＭエリア
を設けた方式をキャッシュメモリ方式に適用したシステ
ムにおいて、ＣＰＵがメインメモリのＲＯＭエリアにラ
イトアクセスしたときに、キャッシュメモリの記憶内容
を無効にする制御を実行する。したがって、結果的にラ
イトプロテクトされたメインメモリにライトアクセスが
実行されたときに、キャッシュメモリの記憶内容が更新
されて、メインメモリとキャッシュメモリの記憶内容が
不一致となるような事態を防止することができる。これ
により、常にメインメモリとキャッシュメモリの一致性
を確保することが可能となり、システムの高信頼性を維
持することができる。
インメモリにライトプロテクトした例えばＲＯＭエリア
を設けた方式をキャッシュメモリ方式に適用したシステ
ムにおいて、ＣＰＵがメインメモリのＲＯＭエリアにラ
イトアクセスしたときに、キャッシュメモリの記憶内容
を無効にする制御を実行する。したがって、結果的にラ
イトプロテクトされたメインメモリにライトアクセスが
実行されたときに、キャッシュメモリの記憶内容が更新
されて、メインメモリとキャッシュメモリの記憶内容が
不一致となるような事態を防止することができる。これ
により、常にメインメモリとキャッシュメモリの一致性
を確保することが可能となり、システムの高信頼性を維
持することができる。
【図１】本発明の実施例に係わるコンピュータシステム
の要部を示すブロック図。
の要部を示すブロック図。
【図２】同実施例に係わるフラッシュロジック回路の具
体例を示すブロック図。
体例を示すブロック図。
【図３】本発明を適用したパーソナルコンピュータの概
略的構成を示すブロック図。
略的構成を示すブロック図。
【図４】同実施例の動作を説明するためのフローチャー
ト。
ト。
【図５】同実施例の動作を説明するためのフローチャー
ト。
ト。
【図６】同実施例に係わるシステムのアドレスバスの構
成を示すブロック図。
成を示すブロック図。
１…ＣＰＵ、３…メインメモリ、４…メモリコントロー
ラ、５…キャッシュメモリ、６…キャッシュコントロー
ラ。
ラ、５…キャッシュメモリ、６…キャッシュコントロー
ラ。
Claims (4)
- 【請求項１】 システムのＣＰＵによりリード／ライト
アクセスされる第１のデータ記憶エリアおよびライトプ
ロテクトされた第２のデータ記憶エリアを有するメイン
メモリ手段と、 前記ＣＰＵが前記メインメモリ手段にリードアクセスし
たときのデータを記憶し、この記憶したデータのリード
アクセスまたは更新が可能であることを指示するバリッ
ドビットを記憶するキャッシュメモリ手段と、 前記ＣＰＵが前記メインメモリ手段にライトアクセスし
たときに出力したアクセスアドレスと前記第２のデータ
記憶エリアのアドレスとの一致を判定し、一致したとき
には前記第２のデータ記憶エリアのライトアクセスを禁
止し、かつ前記キャッシュメモリ手段の全記憶データの
リードアクセスまたは更新を無効にするためのフラッシ
ュ信号を出力するメモリ制御手段と、 前記キャッシュメモリ手段のリード／ライトアクセスを
制御し、前記メモリ制御手段から出力された前記フラッ
シュ信号に基づいて前記キャッシュメモリ手段に記憶さ
れた前記バリッドビットの全てをクリアするキャッシュ
メモリ制御手段とを具備したことを特徴とするコンピュ
ータシステム。 - 【請求項２】 システムのＣＰＵによりリード／ライト
アクセスされる第１のデータ記憶エリアおよびライトプ
ロテクトされた第２のデータ記憶エリアを有するメイン
メモリ手段と、 前記ＣＰＵが前記メインメモリ手段にリードアクセスし
たときのデータを記憶し、この記憶したデータのリード
アクセスまたは更新が可能であることを指示するバリッ
ドビットを記憶するキャッシュメモリ手段と、 前記第２のデータ記憶エリアを前記システムに設けられ
たＲＯＭに記憶されたデータを記憶するＲＯＭ記憶エリ
アとして使用し、前記ＣＰＵが前記ＲＯＭにリードアク
セスしたときに、そのアクセス対象のデータを前記第２
のデータ記憶エリアから読出すように制御し、前記ＣＰ
Ｕが前記メインメモリ手段にライトアクセスしたときに
出力したアクセスアドレスと前記第２のデータ記憶エリ
アのアドレスとの一致を判定し、一致したときには前記
第２のデータ記憶エリアのライトアクセスを禁止し、か
つ前記キャッシュメモリ手段の全記憶データのリードア
クセスまたは更新を無効にするためのフラッシュ信号を
出力するメモリ制御手段と、 前記キャッシュメモリ手段のリード／ライトアクセスを
制御し、前記メモリ制御手段から出力された前記フラッ
シュ信号に基づいて前記キャッシュメモリ手段に記憶さ
れた前記バリッドビットの全てをクリアするキャッシュ
メモリ制御手段とを具備したことを特徴とするコンピュ
ータシステム。 - 【請求項３】 システムのＣＰＵによりリード／ライト
アクセスされる第１のデータ記憶エリアおよびライトプ
ロテクトされた第２のデータ記憶エリアを有するメイン
メモリ手段と、 前記ＣＰＵが前記メインメモリ手段にリードアクセスし
たときのデータを記憶し、この記憶したデータのリード
アクセスまたは更新が可能であることを指示するバリッ
ドビットを記憶するキャッシュメモリ手段と、 前記ＣＰＵが前記メインメモリ手段にライトアクセスし
たときに出力したアクセスアドレスと前記第２のデータ
記憶エリアのアドレスとの一致を判定し、一致したとき
には前記第２のデータ記憶エリアのライトアクセスを禁
止し、かつ前記キャッシュメモリ手段の全記憶データの
リードアクセスまたは更新を無効にするためのフラッシ
ュ信号を出力するメモリ制御手段と、 前記キャッシュメモリ手段のリード／ライトアクセスを
制御し、前記メモリ制御手段から出力された前記フラッ
シュ信号に基づいて前記キャッシュメモリ手段に記憶さ
れた前記バリッドビットの全てをクリアし、前記ＣＰＵ
が前記メインメモリ手段の前記第２のデータ記憶エリア
にリードアクセスしたときに、前記キャッシュメモリ手
段に記憶されたアクセス対象のデータを前記ＣＰＵに転
送し、そのアクセス対象のデータが前記キャッシュメモ
リ手段に記憶されていない場合には前記第２のデータ記
憶エリアから読出されたそのアクセス対象のデータを前
記キャッシュメモリ手段に記憶するキャッシュメモリ制
御手段とを具備したことを特徴とするコンピュータシス
テム。 - 【請求項４】 システムのＣＰＵによりリード／ライト
アクセスされる第１のデータ記憶エリアおよびライトプ
ロテクトされた第２のデータ記憶エリアを有するメイン
メモリ手段と、 前記ＣＰＵが前記メインメモリ手段にリードアクセスし
たときのデータを記憶し、この記憶したデータのリード
アクセスまたは更新が可能であることを指示するバリッ
ドビットを記憶するキャッシュメモリ手段と、 前記ＣＰＵが前記メインメモリ手段にライトアクセスし
たときに出力したアクセスアドレスと前記第２のデータ
記憶エリアのアドレスとの一致を判定し、一致したとき
には前記第２のデータ記憶エリアのライトアクセスを禁
止し、前記ＣＰＵが前記メインメモリ手段の前記第２の
データ記憶エリアにライトアクセスしたときに、前記Ｃ
ＰＵから出力されたアクセスアドレスとライト制御信号
に基づいて前記キャッシュメモリ手段の全記憶データの
リードアクセスまたは更新を無効にするためのフラッシ
ュ信号を出力するロジック回路を有するメモリ制御手段
と、 前記キャッシュメモリ手段のリード／ライトアクセスを
制御し、前記メモリ制御手段から出力された前記フラッ
シュ信号に基づいて前記キャッシュメモリ手段に記憶さ
れた前記バリッドビットの全てをクリアするキャッシュ
メモリ制御手段とを具備したことを特徴とするコンピュ
ータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4260099A JPH05216759A (ja) | 1991-09-30 | 1992-09-29 | キャッシュメモリを備えたコンピュータシステム |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27859891 | 1991-09-30 | ||
| JP3-278598 | 1991-09-30 | ||
| JP4260099A JPH05216759A (ja) | 1991-09-30 | 1992-09-29 | キャッシュメモリを備えたコンピュータシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05216759A true JPH05216759A (ja) | 1993-08-27 |
Family
ID=26544447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4260099A Pending JPH05216759A (ja) | 1991-09-30 | 1992-09-29 | キャッシュメモリを備えたコンピュータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05216759A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006023792A (ja) * | 2004-07-06 | 2006-01-26 | Fujitsu Ltd | 情報処理装置 |
-
1992
- 1992-09-29 JP JP4260099A patent/JPH05216759A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006023792A (ja) * | 2004-07-06 | 2006-01-26 | Fujitsu Ltd | 情報処理装置 |
| JP4725044B2 (ja) * | 2004-07-06 | 2011-07-13 | 富士通株式会社 | 情報処理装置 |
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