JPH02109150A - 命令キャッシュメモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、計算機の処理装置に用いられる命令キｖ、
シシュメモリ制園装置に関するものである。

〔従来の技術〕

第３図は例えば「３２ビツトマイクロプロセツサの全容
一企業・戦略・技術・市場動向」　（日経マグロウビル
■、昭和６１年１２月１０日発行）の記述を基に作成し
た従来の命令キャッシュメモリ制御装置とデータキャッ
シュメモリ制御装置を有する処理装置の構成図であり１
図において、（１）は実行する命令のアドレスを生成す
る命令アドレス生成装置。

（２ａ）は主記憶に格納されている命令のコピーを持つ
命令キャッシュメモリア（２ｂ）は命令キャッシュメモ
リ（２ａ）を制御する命令キャッシュメモリ制御装置１
３１ｉよ命令の解読を行う命令デコード装置。

（４）は命令の実行に必要なオペランドのアドレスを計
算するオペランドアドレス計算装置、　　（５ａｌは主
記憶に格納されているオペランドのコピーを持つデータ
キャッシュメモリ、　　（５ｂ）はデータキャッシュメ
モリ（５ａ）を制御するデータキャッシュメモリ制御装
置２（６）は命令デコード装置（３）で解読された命令
に従いデータキャッシュメモリ（５ａ）から取り出され
たオペランドの演算を行う演算装置、（７）は命令アド
レス生成装置（１）で生成された命令アドレスを命令キ
ャッシュメモリ制御装置（２ｂ）に転送するアドレスバ
ス、（８）は命令キャッシュメモリ制御装置（２ｂ）か
ら命令キャッシュメモリ（２ａ）をアクセスするアドレ
スを命令キャッシュメモリ（２ａ）に転送したり、命令
キャッシュメモリ（２ａ）と命令キャッシュメモリ制御
装置（２ｂ）の間でデータを転送するアドレス・データ
バス、　（９）は命令キャッシュメモリ（２ａ）から取
り出した命令を命令デコード装置（３）に転送するデー
タバス、００）は命令デコード装置で解読した結果を演
算装置（６）やオペランドアトし・ス計算装Ｗ（４）に
転送するデータバス、　（＋１＞はオペランドアトし・
ス計算装置（４）で計算されたオペランドアトし・スを
命令キャッシュメモリ制御値Ｗ　（２ｂ）やデータキャ
ッシュメモリ制御装置（５ｂ）に転送するアトし・スバ
ス、（■はデータキャッシュメモリ制御装置（５ｈ）か
らデータキャッシュメモリ（５ａ）をアクセスするアド
レスをデータキャッシュメモリ（５ａ）に転送したり、
データキャッシュ、メモリ（５ａ）とデータキャッシュ
メモリ制御装置（５ｂ）の間でデータを転送するアトＩ
ノス・データバス、０３）はデータキャッシュメモリ（
５ａ）から取り出したオペランドを演算袋Ｍ（６）に転
送するデータバス、　（１４ｂｌ　Ｉよ演算装置（６）
で得られた演算結果をデータキャッシュメモリ制御装置
（５ｂ）に転送するデータバス、（１つは命令キャッシ
ュメモリ制御装置（２ｂ）やデータキャッシュメモリ制
御装置（５ｂ）と主記憶との間でリクエスト、アドレス
、データをやりとりするアドレス・データバス、　（１
６ｂｌは命令キャッシュメモリ制御装置（２ｂ）のある
データ域を無効化ずろ時にデータへ゛ヤッシュメモリ制
御装置（５ｂ）から命令キャッシュメモリ制御装置（２
ｂ）に無効化リクエストを送る信号線である。

次に、第３図で示された従来の処理装置の動作について
説明ずろ、。

命令アドレス生成装置（１）で生成された命令アドレス
はアドレスバス（７）を経由して命令キャッシュメモリ
制御装置（２ｂ）に送られる。命令キャッシュメモリ制
御装置（２ｂ）に送られた命令アト１ノスは命令キャッ
シュメモリ（２ａ）をアクセスするためにアドレス・デ
ータバス（８）を経由して命令キャッシュメモリ（２ａ
）に送られる。命令キャッシュメモリ（２ａ）内に必要
な命令があれば（キャツシュヒツトならば）命令の取り
出しを行い、なければ（キャッシュミスならば）アドレ
ス・データバス（１つを用いて主記憶から命令を命令キ
ャッシュメモリ（２ａ）に読み込み、その後命令を取り
出し、取り出された命令はデータバス（９）を経由して
命令デコード装置（３）に送られる。命令デコード装置
（３）で命令は解読され、命令の実行に必要なオペラン
ドのアドレスを計算するための情報がデータバス（１０
１を経由してオペランドアドレス計算装置（４）に、命
令の解読結果がデータバス００）を経由して演算装置（
６）に送られる。そして、オペランドアドレス計算装置
（４）て得られたオペランドアドレスはアドレスバス（
１１）を経由して命令キャッシュメモリ制御装置（２ｂ
）やデータキャッシュメモリ制御装置（５ｂ）に送られ
る。

データキャッシュメモリ制御装置（５ｂ）に送られたオ
ペランドアドレスはデータキャッシュメモリ（５ａ）を
アクセスするためにアドレス・データバス（１２１を経
由してデータキャッシュメモリ（５ｂ）に送られる。デ
ータキャッシュメモリ（５ａ）内に必要なオペランドが
あれば（キャッシュビットならば）オペランドの取り出
しを行い、なければ（キャッシュミスならば）アドレス
・データバス（１９を用いて上記憶からオペランドをデ
ータキャッシュメモリ（５ａ）に読み込み、その後オペ
ランドを取り出し、取り出されたオペランドはデータバ
ス（１３）を経由して演算装置（６）に送られる。演算
袋Ｗ（６）では命令デコード装置（３）で解読された命
令に従いデータキャッシュメモリ（５ａ）から取り出さ
れたオペランドを用いて演算を行い、演算結果はデータ
バス（１４ｂ）を経由してデータキャッシュメモリ制御
装置（５ｂ）に送られ、更にアドレス・データバス（■
を経由してデータキャッシュメモリ（５ａ）に格納され
る。

従来の処理装置は、上記のように構成されており、命令
キャッシュメモリ（２ａ）とデータキャッシュメモリ（
５ａ）の両方に主記憶の同じ部分のコピーがあり、デー
タキャッシュメモリ（５ａ）のその部分を書き換えろ場
合には、命令実行の書き込みサイクルでデータキャッシ
ュメモリ（５ａ）に書き込みを行うと同時に、データキ
ャッシュメモリ制御装置（５ｂ）は、命令キャッシュメ
モリ制御装置（２ｂ）　ニ命令キャッシュメモＩＪ（２
ａ）の該当部分を無効化ずろ無効化リクエスト４３号線
（１６ｂ）を経由して送出し。

命令キャリジ、エメモリ制御装Ｗ　（２ｂｌは■−記無
効化リクエストとアトしスバス（１１）を経由して送ら
れてきたＡベランドアドしスを受取り、命令キャッシュ
メモリ（２ａ）の該当部分を無効化することでデータの
−・貫性を保持している。

［発明が解法ｊ７ようとする課題〕 従来の命令ギヤ・・シュノモリ制御装置は２以上のよう
に構成されているので、データキャッシュ、メモリに書
き込みを行うデータ域が命令キャノン、１メモリに含ま
れており、データキャッシュメモリのその部分の内容を
変更しようとすると、データの一貫性を保持するため命
令キャッシュメモリの該当部分を無効化しており、無効
化した後で無効化したデータ域から命令を取り出す場合
に（ｊ。

主記憶から命令を命令キャッシュメモリに再度読み込ん
でから命令を取り出さなければならないという点が解決
しなければならない課題としてあった。

この発明は、上記のような課題を解決するためになされ
たもので、データキャッシュメモリに書き込みを行うデ
ータ域が命令キャッシュメモリに含まれていると、命令
キヤノンユノモリにも演算結果を書き込むので、最新の
内容が命令キャッシュメモリに保存されており、書き換
えたデータ域から命令を取り出す場合に；ま主記憶から
命令を読み込むことなく命令キャッシュメモリから命令
を取り出すことができる命令キャッジ、工、メモリ制紳
装置を得ることを１］的とずろ６、 〔課題を解決ずろための手段〕 この発明に係る命令ギヤ・ソシュメモリ制御装置は、演
算結果をデー゛クキャンンユ、メモリに書き込むと共に
、命令キャッシュメモリにも演算結果を書き込むことを
できるようにしたものである。

〔作　用〕

この発明における命令キャッシュメモリ制御装置は、デ
ータキヤノンユメモリに書き込みを行うデータ域が命令
キャッンユ、メモリに含まれていると命令キャッシュメ
モリにも演算結果を書き込むことに」：す、書き込みを
行ったデータ域から命令を取り出す場合にも、主記憶か
ら命令を読み込むことなく、命令キャッシュメモリから
命令を取り出すことができ、命令取り出しの高速化が可
能となる。

〔発明の実施例〕

以下、この発明の一実施例を図について説明する。

第１図はこの発明による命令キャッシュメモリ制御装置
を有する処理装置のブロック構成図である。この実施例
において、（１）は実行する命令のアドレスを生成する
命令アドレス生成装置、　（２ａ）は主記憶に格納され
ている命令のコピーを持つ命令キャッシュメモリ、　（
２ｂ）は命令キャッシュメモリ（２ａ）を制御する命令
キャッシュメモリ制御装置。

（３）は命令の解読を行う命令デコード装置、（４）は
命令の実行に必要なオペランドのアドレスを計算するオ
ペランドアドレス計算装置、　（５ａＪは主記憶に格納
されているオペランドのコピーを持つデータキャッシュ
、メモリ、　　（５ｂ）はデータキャッシュメモリ（５
ａ）を制御するデータキャッシュメモリ制御装置、（６
）は命令デコード装Ｍ（３）で解読された命令に従いデ
ータキャッシュメモリ（５ａ）から取り出されたオペラ
ンドの演算を行う演算装置、（７）は命令アドレス生成
装置（１）で生成された命令アドレスを命令キャンシュ
メモリ制御装置（２ｂ）に転送するアドレスバス、（８
１は命令キャッシュメモリ制御装置（２ｂ）から命令キ
ャッシュメモリ（２ａ）をアクセスするアドレスを命令
キャッシュメモリ（２ａ）に転送したり、命令キャッシ
ュメモリ（２ａ）と命令キャッシュメモリ制御装置（２
ｂ）の間でデータを転送するアドレス・データバス、　
（９１は命令キャッシュメモリ（２ａ）から取り出した
命令を命令デニー　ド装置（３）に転送するデータバス
、　（１０１は命令デコード装置で解読した結果を演算
装置（６）やオペランドアドレス計算装置（４）に転送
するデータバス、　（１１＞はオペランドアドレス計算
装置（４）で計算されたオペランドアドレスを命令キャ
ッシュメモリ制御装置（２ｂ）やデータキャッジ−メモ
リ制御装置（５ｂ）に転送するアドレスバス、（１つは
データキャッシュメモリ制御装置（５ｂ）からデータキ
ャッシュメモリ（５ａ）をアクセスするアドレスをデー
タキャッシュメモリ（５ａ）に転送したり、データキャ
ッシュメモリ（５ａ）とデータキャッシュメモリ制御装
置（５ｂ）の間でデータを転送するアドレス・データバ
ス、　（＋３）はデータキャッシュメモリ（５ａ）から
取り出したオペランドを演算装置（６）に転送するデー
タバス、　（１４ａ）は演算装置（６）で得られた演算
結果をデータキャッシュメモリ制御装置（５ｂ）に転送
するデータバス、（１つは命令キャッシュメモリ制御装
置（２ｈ）やデータキャッシュメモリ制御装置（５ｂ）
と主記憶との間でリクエスト。

アトし・ス、データをやりとりするアドレス・データバ
ス、　（＋６ａ）は命令キャッシュメモリ制御装置（２
ｂ）のあるデータ域を更新する時にデータキャッシュメ
モリ制御装置（５ｂ）から命令キャッシュメモリ制御装
置（２ｂ）に書き込みリクエストを送る信号線である。

第２図は第１図の実施例に使用される命令キャッシュメ
モリ制御装置、データキャッシュメモリ制御装置の構成
図である。図中　（１７ａ）は命令キャッシュメモリ（
２ａ）＋こ格納されているデータのアドレス情報を格納
しである■アドレスアレイ、　（１７ｂ）（まデータキ
ャッシュメモリ（５ａ）に格納されているデータのアド
レス情報を格納しであるＤアドレスアレイ、　（１８ａ
）は命令アドレスまｔ、＝　＋、ｔ　：４ペラノドアド
レスとＩアトしスアレイ（］　７ａｌの出力を比較する
比較器、　（１８ｂ）はオペランドアドレスとＤアドレ
スアし・イ（＋７ｂｌの出力を比較する比較器、　（１
９ａ）ば命令キャッシュメモリ（２ａ）内のデータが格
納されているＩデー　クアＬ、　（、（１９ｂ）はデー
タキＹソンユメモリ（５ａ）内のデータが格納されてい
る■）データアレイ、（イ）は演算結果を蓄えておくレ
ジスタ゛Ｃある。

比較器（１８ａｌで比較した結果、一致すればキャッシ
ュヒッン・となり、■データアレイ（１９ａ）からデー
タを取り出し、一致しなければキャッシュミスとなり、
主記憶からデータを読み出し、■データアレイ（１９ａ
）に格納する。その際、読み出した主記憶のアドレスを
１アドレスアレイ（＋７ａ）に格納する。

比較器（１８ｂｌて比較した結果、一致すればキャッシ
ュヒラ）・となり、Ｄデータアレイ（１９ｂ）からデー
タを取り出し、一致しなければキャッシュミスとなり、
主記憶からデータを読み出し、Ｄデータアレイ（＋９ｂ
）に格納する。その際、読み出した主記憶のアドレスを
Ｄアドレスアレイ（＋７ｂ）に格納する。

次に、上記実施例における命令実行の動作を第１図で説
明する。

命令アドレス生成装置（１）で生成された命令アドレス
はアドレスバス（７）を経由して命令キャッシュメモリ
制御装置（２ｂ）に送られる。命令キャッシュメモリ制
御装置（２ｂ）に送られた命令アドレスは命令キャッシ
ュメモリ（２ａ）をアクセスするためにアドレス・デー
タバス（８）を経由して命令キャッシュメモリ（２ａ）
に送られる。命令キャッシュメモリ（２ａ）内に必要な
命令があれば（キャッシュピットならば）命令の取り出
しを行い、なければ（キャッシュミスならば）アドレス
・データバス（１つを用いて主記憶から命令を命令キャ
ッシュメモリ（２ａ）に読み込み、その後命令を取り出
し、取り出された命令はデータバス（９）を経由して命
令デコード装置（３）に送られる。命令デコード装置（
３）で命令は解読され、命令の実行に必要なオペランド
のアドレスを計算するための情報がデータバス００）を
経由してオペランドアドレス計算装置（４）に、命令の
解読結果がデータバス００１を経由して演算装置（６）
に送られる。そして、オペランドアドレス計算装Ｗ（４
）で得られたオペランドアドレスはアドレスバス０１）
を経由して命令キャッシュメモリ制御装置（２ｂ）やデ
ータキャッシュメモリ制御装置（５ｈ）に送られる。

データキャッシュメモリ制御装置（５ｂ）に送られたオ
ペランドアドレスはデータキャッシュメモリ（５ａ）を
アクセスするためにアドレス・データバス（至）を経由
してデータキャッシュメモリ（５ａ）に送られろ。デー
タキャッシュメモリ（５ａ）内に必要なオペランドがあ
れば（キャッシュピットならば）オペランドの取り出し
を行い、なければ（キャッシュミスならば）アドレス・
データバス（１９を用いて主記憶からオペランドをデー
タキャッシュメモリ（５ａ）に読み込み、その後オペラ
ンドを取り出し。

取り出されたオペランドはデータバス（１３）を経由し
て演算装置（６）に送られる。演算装置（６）では命令
デコード装置（３）で解読された命令に従いデータキャ
（Ｉ４） ッ、ユゾモリ（５ａ）から取り出されたオペランドを用
いて演算を行い、演算結果はデータバス（１４，ａ）を
経由してデータキャッシュメモリ制御装置（５ｂｌ　。

命令キャッシュメモリ制御装置（２ｂ）に送られ、更こ
アトしス・データバス（■、（８）を経由してデータキ
ャッシュメモリ（５ａ）、　命令キャッシュメモリ（２
ａ）に格納される。

以上の動作のうち、データキャッシュメモリ（５ａｌ　
、命令キャッシュメモリ（２ａ）に演算結果を書き込む
動作について第２図で説明する。

命令実行の結果、レジスタ（至）に得られた演算結果を
データキャラしユメモリ（５ａ）に書き込む場合２命令
キヤツンユメモリからの命令取り出しを中止し、オペラ
ンドアドレスてＤアドレスアレイ（１７ｂ）をアクセス
し、Ｄデータアレイ（１９ｂｌの書き込む部分を指定す
る。指定されたＤデータアレイ（］９ｂ）にレジスタ（
ホ）の内容を書き込む。それと同時にオペランドアドレ
スで１アドレスアレイ（１７ａ）を　アクセスする。キ
ャッシュビットの場合、指定された■データアレイ（１
９ａ）に　レジスタ［相］の内容を書き込む。その後、
命令の取り出しを再開する。キＶツンｊミスの場合、レ
ジスタ（至）の内容はＩデータアレイ（＋９ａｌに書き
込まず、命令の取り出しを再開する。

なおア上記実施例では、比較器（１８ａｌ　、　（＋８
ｂｌば１つ（ダイレクトマツピング方式）づつであるが
、比較器（１８ａ）　、　（１８ｂ）は複数（セットア
ソシアティブ方式、フルア゛ノシアティゾ方式）あって
も、ｌ　Ｌｚ　。

〔発明の考案〕 以上のように、この発明によれば命令キャッシュメモリ
の任怠のデータ域のメモリの内容を書き換えろことがで
きるようにしたので、命令実行の結果、命令キャッシュ
メモリの内容を更新し、更に更新した部分から命令を取
り出す場合にも、主記憶から命令を読み込むことなく高
速に命令の取り出しが行える効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による命令キャッシュメモ
リ制御装置およびデータキャッシュメモリ制御装置を有
する処理装置のブロック構成図。 第２図は第１図の実施例で使用される命令キャッシュメ
モリ制御装置、データキャッシュメモリ制御装置の構成
図、第３図は従来の命令キヤｙシュ、メモリ制翻装置お
よびデータキャッシュメモリ制御装置を有する処理装置
のブロック構成図である。 図において（１）は命令アドレス生成装置、　（２ａｌ
ｌよ命令キャッシュメモリ、　　（２ｂ）は命令キャッ
シュメモリ制御装置２（３）は命令デコード装置、（４
）はオペランドアドレス制御装置、　（５ａ）はデータ
キャッシュメモリ、　（５ｂ）はデータキャッシュメモ
リ制御装置、（６）は演算装置、　（７１、０１）はア
ドレスバス、　＋８１　、　（＋２１はアドレス・デー
タバス、　Ｆ９）　、　００１はデータバス。 なお２図中、同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 命令キャッシュメモリとデータキャッシュメモリを有す
   る処理装置において、命令キャッシュメモリの任意のデ
   ータ域の内容を書き換える手段を有し、命令実行の書き
   込みサイクルにおいてデータキャッシュメモリの内容を
   書き換えると同時に、命令キャッシュメモリの内容も書
   き換えることを特徴とする命令キャッシュメモリ制御装
   置。