JPH05216757A - プロセツサシステム及びそのデータ転送方法 - Google Patents
プロセツサシステム及びそのデータ転送方法Info
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- JPH05216757A JPH05216757A JP3216195A JP21619591A JPH05216757A JP H05216757 A JPH05216757 A JP H05216757A JP 3216195 A JP3216195 A JP 3216195A JP 21619591 A JP21619591 A JP 21619591A JP H05216757 A JPH05216757 A JP H05216757A
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- cache
- processor
- memory
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0815—Cache consistency protocols
- G06F12/0817—Cache consistency protocols using directory methods
- G06F12/0822—Copy directories
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0888—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using selective caching, e.g. bypass
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- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30032—Movement instructions, e.g. MOVE, SHIFT, ROTATE, SHUFFLE
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】本発明はデータをキヤツシユせずにメモリ内の
ある位置から他の位置に移す効果的な方法を提案するも
のである。 【構成】本発明はデータのある主記憶装置位置から他の
位置への転送、主記憶装置及び拡張記憶装置間の転送、
並びにある拡張記憶装置位置から他の位置への転送、を
含む。
ある位置から他の位置に移す効果的な方法を提案するも
のである。 【構成】本発明はデータのある主記憶装置位置から他の
位置への転送、主記憶装置及び拡張記憶装置間の転送、
並びにある拡張記憶装置位置から他の位置への転送、を
含む。
Description
【0001】
【産業上の利用分野】本発明はプロセツサシステム及び
そのデータ転送方法に関し、特にデータ転送についてキ
ヤツシユせずにデータをメモリ内のある位置から他の位
置に移す場合に適用して好適なものである。
そのデータ転送方法に関し、特にデータ転送についてキ
ヤツシユせずにデータをメモリ内のある位置から他の位
置に移す場合に適用して好適なものである。
【0002】
【従来の技術】図1は双方向多重プロセツサシステム
(MP)の基本構成を示すものである。詳細な説明につ
いては米国特許第4,503,497号が参考となる
が、本発明と同じ課題をもつているので参考までにここ
に取り上げる。従来、プロセツサ命令素子(IE)のい
ずれかがデータを記憶装置内のある位置から他の位置に
移したい場合、データはそのプロセツサのキヤツシユ内
記憶装置に取り出される。そのデータはメモリの中に戻
つて記憶される。この例外「IBM3090」システム
におけるページング動作(米国特許第4,476,52
4号)である。このシステムにおいて、1ページ分のデ
ータは主記憶装置及び拡張記憶装置間を移動することが
できるようになされているが、これは転送を行うために
能動熱制御モジユール(TCM)を必要とする。
(MP)の基本構成を示すものである。詳細な説明につ
いては米国特許第4,503,497号が参考となる
が、本発明と同じ課題をもつているので参考までにここ
に取り上げる。従来、プロセツサ命令素子(IE)のい
ずれかがデータを記憶装置内のある位置から他の位置に
移したい場合、データはそのプロセツサのキヤツシユ内
記憶装置に取り出される。そのデータはメモリの中に戻
つて記憶される。この例外「IBM3090」システム
におけるページング動作(米国特許第4,476,52
4号)である。このシステムにおいて、1ページ分のデ
ータは主記憶装置及び拡張記憶装置間を移動することが
できるようになされているが、これは転送を行うために
能動熱制御モジユール(TCM)を必要とする。
【0003】
【発明が解決しようとする課題】上述の引用米国特許第
4,503,497号のようなシステムにおいては、デ
ータをキヤツシユせずに記憶装置のある位置から他の位
置に移したい場合がある。この従来のプロセツサシステ
ムが移動したデータを使用しない場合、データをキヤツ
シユすることは単に記憶階層の効率を悪化させるだけで
ある。本発明の一実施例によると改善されたプロセツサ
システム及びその方法はプロセツサがキヤツシユ内記憶
装置をもつ形式のもので、メモリ及びキヤツシユ内記憶
装置間を結合するストアバツフアが存在するものであ
る。
4,503,497号のようなシステムにおいては、デ
ータをキヤツシユせずに記憶装置のある位置から他の位
置に移したい場合がある。この従来のプロセツサシステ
ムが移動したデータを使用しない場合、データをキヤツ
シユすることは単に記憶階層の効率を悪化させるだけで
ある。本発明の一実施例によると改善されたプロセツサ
システム及びその方法はプロセツサがキヤツシユ内記憶
装置をもつ形式のもので、メモリ及びキヤツシユ内記憶
装置間を結合するストアバツフアが存在するものであ
る。
【0004】
【課題を解決するための手段】多数の記憶位置を有する
メモリと、キヤツシユ内記憶装置15a、17aを有
し、要求信号を供給するプロセツサと、上記キヤツシユ
内記憶装置15a、17a及び上記メモリ間を結合する
ストアバツフア27、28とを具え、上記ストアバツフ
ア27、28は上記プロセツサ要求に応答して上記キヤ
ツシユ内記憶装置15a、17aを通過せずに一つの記
憶位置から他の記憶位置に転送することによりデータを
保持するようにする。
メモリと、キヤツシユ内記憶装置15a、17aを有
し、要求信号を供給するプロセツサと、上記キヤツシユ
内記憶装置15a、17a及び上記メモリ間を結合する
ストアバツフア27、28とを具え、上記ストアバツフ
ア27、28は上記プロセツサ要求に応答して上記キヤ
ツシユ内記憶装置15a、17aを通過せずに一つの記
憶位置から他の記憶位置に転送することによりデータを
保持するようにする。
【0005】
【作用】ストアバツフアはデータがキヤツシユ内記憶装
置を通過せずに転送する間データを記憶するためにメモ
リ内のある位置から他の位置にデータを転送するという
プロセツサの要求に応答する。
置を通過せずに転送する間データを記憶するためにメモ
リ内のある位置から他の位置にデータを転送するという
プロセツサの要求に応答する。
【0006】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【0007】図1は本発明による一実施例のシステム1
0を示し、主記憶装置11及び拡張記憶装置13が記憶
チツプX又はYの同じ物理的アレイの一部として形成さ
れている。これは、データをアレイのある位置から他の
位置に、又はあるアレイから他のアレイに転送したい場
合の記憶チツプXの一実施例を示す。4Mbitのよう
な高密度メモリチツプはアドレス制御をすることによつ
て例えば1Gbyteの記憶装置を形成する。各中央処
理装置(CPU)15及び17はそれぞれキヤツシユ1
5a及び17aに各記憶を保持している。CPU及びキ
ヤツシユ内記憶装置(BCE)はアレイX及びYに結合
されたシステム制御素子(SCE)19に接続されてい
る。システム制御素子19はCPU15及び17をチヤ
ネル制御素子(CCE)20並びに主記憶装置アレイX
及びYに接続する。システム制御素子SEC19はデー
タスイツチ21、システム優先論理回路22、記憶保護
論理回路23、クロスインタロゲート(XI)論理回路
24、及びシステム制御回路25を含んでいる。システ
ム優先論理回路22はCPU15、17及びチヤネル制
御素子CCE20からの要求を優先する。記憶保護論理
回路23はあるCPU又はリクエスタに対するメモリア
クセスを保護するために保護キーによるチエツクを実行
する。クロスインタロゲート(XI)論理回路24は最
も最近のデータ水準がどこの位置にあるかを決定する
(主記憶装置又はCPUのキヤツシユにおいて)。シス
テム制御回路25はシステム制御素子SCE19内の全
ての素子と通信することにより、動作の全ての局面を調
整するようになされている。キヤツシユに記憶を保持し
ている多重プロセツサシステムにおいては、CPUがデ
ータを移動させたい場合、CPUは当該キヤツシユ内に
データを持つて来なければならない。例えばデータ全ペ
ージ(4Kbyte)が転送される場合、CPUはキヤ
ツシユ内に32ライン分のデータ(16ラインに対して
それぞれ27ワードずつ)を持つてくる必要がある。こ
のようにすることはキヤツシユ内のデータを追い出すこ
とになり、この処理がページング動作のための領域を空
けるために使用される。従来の技術においてはこれと同
じようにCPU及びキヤツシユ内記憶装置に対してそれ
ぞれストアバツフア(OBB1、OBB2)27、28
が設けられている。このストアバツフア27、28は新
しいデータのために場所を空けたキヤツシユから記憶さ
れたLRU(最も長い間アクセスされなかつた)データ
のために使用され、クロスインタロゲート(XI)はC
PUのキヤツシユ内に保持されている他のリクエスタが
所望するデータを追い出す。本発明によればCPUがペ
ージ動作又はメモリからメモリへの動作のためにデータ
を取り出すとき、データが当該記憶バツフア27又は2
8にロードされる。この動作は制御リード25a及び2
5b並びにスイツチ21を介して拡張システム制御回路
25の制御の下において実行される。このようにすれ
ば、これが必要がないデータ及び分離型のページングバ
ツフアについて必要なデータをもつようにキヤツシユを
ロードするという問題を克服できる。データがCPUの
ストアバツフアにロードされると、CPUはシステム制
御素子SCEに指令をだしてそのデータを記憶装置に記
憶させる。
0を示し、主記憶装置11及び拡張記憶装置13が記憶
チツプX又はYの同じ物理的アレイの一部として形成さ
れている。これは、データをアレイのある位置から他の
位置に、又はあるアレイから他のアレイに転送したい場
合の記憶チツプXの一実施例を示す。4Mbitのよう
な高密度メモリチツプはアドレス制御をすることによつ
て例えば1Gbyteの記憶装置を形成する。各中央処
理装置(CPU)15及び17はそれぞれキヤツシユ1
5a及び17aに各記憶を保持している。CPU及びキ
ヤツシユ内記憶装置(BCE)はアレイX及びYに結合
されたシステム制御素子(SCE)19に接続されてい
る。システム制御素子19はCPU15及び17をチヤ
ネル制御素子(CCE)20並びに主記憶装置アレイX
及びYに接続する。システム制御素子SEC19はデー
タスイツチ21、システム優先論理回路22、記憶保護
論理回路23、クロスインタロゲート(XI)論理回路
24、及びシステム制御回路25を含んでいる。システ
ム優先論理回路22はCPU15、17及びチヤネル制
御素子CCE20からの要求を優先する。記憶保護論理
回路23はあるCPU又はリクエスタに対するメモリア
クセスを保護するために保護キーによるチエツクを実行
する。クロスインタロゲート(XI)論理回路24は最
も最近のデータ水準がどこの位置にあるかを決定する
(主記憶装置又はCPUのキヤツシユにおいて)。シス
テム制御回路25はシステム制御素子SCE19内の全
ての素子と通信することにより、動作の全ての局面を調
整するようになされている。キヤツシユに記憶を保持し
ている多重プロセツサシステムにおいては、CPUがデ
ータを移動させたい場合、CPUは当該キヤツシユ内に
データを持つて来なければならない。例えばデータ全ペ
ージ(4Kbyte)が転送される場合、CPUはキヤ
ツシユ内に32ライン分のデータ(16ラインに対して
それぞれ27ワードずつ)を持つてくる必要がある。こ
のようにすることはキヤツシユ内のデータを追い出すこ
とになり、この処理がページング動作のための領域を空
けるために使用される。従来の技術においてはこれと同
じようにCPU及びキヤツシユ内記憶装置に対してそれ
ぞれストアバツフア(OBB1、OBB2)27、28
が設けられている。このストアバツフア27、28は新
しいデータのために場所を空けたキヤツシユから記憶さ
れたLRU(最も長い間アクセスされなかつた)データ
のために使用され、クロスインタロゲート(XI)はC
PUのキヤツシユ内に保持されている他のリクエスタが
所望するデータを追い出す。本発明によればCPUがペ
ージ動作又はメモリからメモリへの動作のためにデータ
を取り出すとき、データが当該記憶バツフア27又は2
8にロードされる。この動作は制御リード25a及び2
5b並びにスイツチ21を介して拡張システム制御回路
25の制御の下において実行される。このようにすれ
ば、これが必要がないデータ及び分離型のページングバ
ツフアについて必要なデータをもつようにキヤツシユを
ロードするという問題を克服できる。データがCPUの
ストアバツフアにロードされると、CPUはシステム制
御素子SCEに指令をだしてそのデータを記憶装置に記
憶させる。
【0008】ストアバツフアを制御する方法にはストア
バツフアを使用する全ての要求を直列にする方法があ
る。このような対処の仕方はシステム作業に強い影響を
与える。そのような対処の仕方により次のような原理が
結果として生じる。要求が生じた場合、全ての要求を同
時に処理しかつ競合を避ける。この原理において必要な
ことはシステム制御素子SCE優先論理回路及びクロス
インタロゲートXI論理回路に変更することである。
バツフアを使用する全ての要求を直列にする方法があ
る。このような対処の仕方はシステム作業に強い影響を
与える。そのような対処の仕方により次のような原理が
結果として生じる。要求が生じた場合、全ての要求を同
時に処理しかつ競合を避ける。この原理において必要な
ことはシステム制御素子SCE優先論理回路及びクロス
インタロゲートXI論理回路に変更することである。
【0009】優先論理回路は2つの新しい機能を実行す
るために変更される。第1はページ動作のために取出し
を受け取るときCPUストアバツフアが利用されなけれ
ばならないということである。第2はCPUのストアバ
ツフアに対し競合が生じたとき、ページ動作が敗けるこ
とである。その理由は次の通りである。競合は1つのC
PUがページ動作のために自分のストアバツフアを使用
し、同時に別のリクエスタ(チヤネル制御素子CCE又
は他のCPU)がそのキヤツシユ(上述のクロスインタ
ロゲートXI追出し)からデータを得たい時に生じる。
ページ動作は長時間の動作なので、ページ動作が優先権
によつて中断すればシステム性能は最小限まで下がる。
るために変更される。第1はページ動作のために取出し
を受け取るときCPUストアバツフアが利用されなけれ
ばならないということである。第2はCPUのストアバ
ツフアに対し競合が生じたとき、ページ動作が敗けるこ
とである。その理由は次の通りである。競合は1つのC
PUがページ動作のために自分のストアバツフアを使用
し、同時に別のリクエスタ(チヤネル制御素子CCE又
は他のCPU)がそのキヤツシユ(上述のクロスインタ
ロゲートXI追出し)からデータを得たい時に生じる。
ページ動作は長時間の動作なので、ページ動作が優先権
によつて中断すればシステム性能は最小限まで下がる。
【0010】クロスインタロゲートXI論理は以下の新
しい機能を実行するために変更される。ページ動作がシ
ステム制御素子SCEの優先権によつて選択されると、
要求しているCPUのストアバツフアに対して追出しが
進行中であるか否かをクロスインタロゲートXIがチエ
ツクする。追出しが進行中であれば、クロスインタロゲ
ートXIはページ動作命令に対して手当をしないでペー
ジ要求はシステム制御素子SCE優先論理回路に戻され
ることにより後で処理される。進行中の追出しがないと
き、クロスインタロゲートXIはページ動作を実行する
ために要求に応ずる。さらにクロスインタロゲートXI
論理回路は、ストアバツフアが利用されるまで新しい要
求がストアバツフアに送られないように保証する。クロ
スインタロゲートXI論理回路に対する他の変更はCP
Uのストアバツフアに対する競合した使用を検出するこ
とである(上述したように)。CPUストアバツフアに
対して競合を引き起こすようなページ動作要求がないと
き、クロスインタロゲートXIはそれを検出する。クロ
スインタロゲートXIはデイレクトリコピーを書き直す
ことによつて要求をスケジユールし直すと共に、優先回
路にこの要求を再入力させるような信号を送り返す。上
述したように、優先回路は進行中のページ動作に割り込
むことによりこの要求を処理させる。
しい機能を実行するために変更される。ページ動作がシ
ステム制御素子SCEの優先権によつて選択されると、
要求しているCPUのストアバツフアに対して追出しが
進行中であるか否かをクロスインタロゲートXIがチエ
ツクする。追出しが進行中であれば、クロスインタロゲ
ートXIはページ動作命令に対して手当をしないでペー
ジ要求はシステム制御素子SCE優先論理回路に戻され
ることにより後で処理される。進行中の追出しがないと
き、クロスインタロゲートXIはページ動作を実行する
ために要求に応ずる。さらにクロスインタロゲートXI
論理回路は、ストアバツフアが利用されるまで新しい要
求がストアバツフアに送られないように保証する。クロ
スインタロゲートXI論理回路に対する他の変更はCP
Uのストアバツフアに対する競合した使用を検出するこ
とである(上述したように)。CPUストアバツフアに
対して競合を引き起こすようなページ動作要求がないと
き、クロスインタロゲートXIはそれを検出する。クロ
スインタロゲートXIはデイレクトリコピーを書き直す
ことによつて要求をスケジユールし直すと共に、優先回
路にこの要求を再入力させるような信号を送り返す。上
述したように、優先回路は進行中のページ動作に割り込
むことによりこの要求を処理させる。
【0011】拡張記憶装置動作を用いる方法は、従来の
システムにおいて用いられた方法より更に効果的な方法
により、拡張記憶装置から拡張記憶装置への移動及び主
記憶装置から主記憶装置への移動をさせることができ
る。これはデータをCPUキヤツシユ内にロードせずに
移動させ得るという事実による。
システムにおいて用いられた方法より更に効果的な方法
により、拡張記憶装置から拡張記憶装置への移動及び主
記憶装置から主記憶装置への移動をさせることができ
る。これはデータをCPUキヤツシユ内にロードせずに
移動させ得るという事実による。
【0012】メモリアレイX及びYがページ間ではなく
キヤツシユラインを単位としてインターリーブされる場
合、データが2ワード分のバス上を移動するために切り
落とされるような必要がないので、ページング帯域幅を
さらに大きくすることができるようなメモリカード上の
バツフアにデータを保持させることができる。
キヤツシユラインを単位としてインターリーブされる場
合、データが2ワード分のバス上を移動するために切り
落とされるような必要がないので、ページング帯域幅を
さらに大きくすることができるようなメモリカード上の
バツフアにデータを保持させることができる。
【0013】上述のシステムは図2のフローチヤートの
ように動作する。
ように動作する。
【0014】CPU内のマイクロコードは図3のフロー
チヤートに示すように、例えば主記憶装置のアドレスA
から拡張記憶装置のアドレスBに切り変わるような処理
をする。
チヤートに示すように、例えば主記憶装置のアドレスA
から拡張記憶装置のアドレスBに切り変わるような処理
をする。
【0015】上述のシステム実行についての詳細な説明
は米国特許第4,503,497号の多重プロセツサシ
ステムについて述べられている。
は米国特許第4,503,497号の多重プロセツサシ
ステムについて述べられている。
【0016】図4は双方向多重プロセサツシステム(M
P)の基本的な構成を示す。従来、プロセツサ命令素子
(IE)としてのCPU15又は17が、データをある
記憶位置から他の記憶位置に移動させたい場合、データ
は図4に示すプロセツサキヤツシユ15a又は17a
(BCE+CACHE)の中に取り出される。このとき
当該データはメモリ内に戻り記憶される。
P)の基本的な構成を示す。従来、プロセツサ命令素子
(IE)としてのCPU15又は17が、データをある
記憶位置から他の記憶位置に移動させたい場合、データ
は図4に示すプロセツサキヤツシユ15a又は17a
(BCE+CACHE)の中に取り出される。このとき
当該データはメモリ内に戻り記憶される。
【0017】この実施例により説明される方法は、単純
な2つの指令を用いることにより記憶装置内の一連のデ
ータを移動させるようになされている。「バツフアへの
取出し」(FTB)指令は、データラインを記憶装置か
ら図9のシステム制御素子SCEのOBBストアバツフ
アに取り出すために用いられる。「バツフアからの記
憶」(SFB)指令はそのデータラインをOBBから記
憶装置内の新しい位置に移動させるために用いられる。
かくしてOBBはもはやBCE(CPU及びキヤツシユ
内記憶装置)及びシステム制御素子SCE間を通過する
データに対して単にバツフアとして使用されるだけでは
なくなる。数々の制御問題はこのような作業をする際に
考慮される必要のあるもので、このことは後述する。
な2つの指令を用いることにより記憶装置内の一連のデ
ータを移動させるようになされている。「バツフアへの
取出し」(FTB)指令は、データラインを記憶装置か
ら図9のシステム制御素子SCEのOBBストアバツフ
アに取り出すために用いられる。「バツフアからの記
憶」(SFB)指令はそのデータラインをOBBから記
憶装置内の新しい位置に移動させるために用いられる。
かくしてOBBはもはやBCE(CPU及びキヤツシユ
内記憶装置)及びシステム制御素子SCE間を通過する
データに対して単にバツフアとして使用されるだけでは
なくなる。数々の制御問題はこのような作業をする際に
考慮される必要のあるもので、このことは後述する。
【0018】転送はプロセサ命令素子IEがCPU及び
キヤツシユ内記憶装置BCEに対する「バツフアへの取
出し」FTB指令を発する際に開始する。取り出される
記憶アドレスが要求に含まれている。プロセツサはCP
U及びキヤツシユ内記憶装置BCEがシステム制御素子
SCEに要求を送る間待ち受け状態になる。このこと
は、メモリからメモリへのライン転送であることを示す
指令バス上の特別な修飾子と共に、「SET FAR」
指令を用いることにより実行される。続いてシステム制
御素子SCEはメモリからOBBにラインデータを取り
出してCPU及びキヤツシユ内記憶装置BCEに「FT
B DONE」という応答を送る。このときCPU及び
キヤツシユ内記憶装置BCEはプロセツサに対して完了
応答をリターンする。プロセツサは待ち受け状態から抜
け出して新しい記憶位置のアドレスと共にCPU及びキ
ヤツシユ内記憶装置BCEに「バツフアからの記憶」S
FB指令を発生する。プロセツサは、CPU及びキヤツ
シユ内記憶装置BCEがシステム制御素子SCEに要求
を伝送する間、再度待ち受け状態に入る。これは再度指
令バス上の特別な修飾子と共に「SET FAR」指令
を用いることにより実行される。システム制御素子SC
Eは、データをOBBバツフアから新しい記憶位置に移
動し、ラインが連続的に転送されるか否かに関する状態
と共に、CPU及びキヤツシユ内記憶装置BCEに「S
FB DONE」応答を送る。
キヤツシユ内記憶装置BCEに対する「バツフアへの取
出し」FTB指令を発する際に開始する。取り出される
記憶アドレスが要求に含まれている。プロセツサはCP
U及びキヤツシユ内記憶装置BCEがシステム制御素子
SCEに要求を送る間待ち受け状態になる。このこと
は、メモリからメモリへのライン転送であることを示す
指令バス上の特別な修飾子と共に、「SET FAR」
指令を用いることにより実行される。続いてシステム制
御素子SCEはメモリからOBBにラインデータを取り
出してCPU及びキヤツシユ内記憶装置BCEに「FT
B DONE」という応答を送る。このときCPU及び
キヤツシユ内記憶装置BCEはプロセツサに対して完了
応答をリターンする。プロセツサは待ち受け状態から抜
け出して新しい記憶位置のアドレスと共にCPU及びキ
ヤツシユ内記憶装置BCEに「バツフアからの記憶」S
FB指令を発生する。プロセツサは、CPU及びキヤツ
シユ内記憶装置BCEがシステム制御素子SCEに要求
を伝送する間、再度待ち受け状態に入る。これは再度指
令バス上の特別な修飾子と共に「SET FAR」指令
を用いることにより実行される。システム制御素子SC
Eは、データをOBBバツフアから新しい記憶位置に移
動し、ラインが連続的に転送されるか否かに関する状態
と共に、CPU及びキヤツシユ内記憶装置BCEに「S
FB DONE」応答を送る。
【0019】「バツフアへの取出し」FTB指令はCP
U及びキヤツシユ内記憶装置BCEからそのFAR(図
5又はmodified Krygowski Figure 5a) にロードされ
る。選択すべき「バツフアへの取出し」FTB指令につ
いて、当該「バツフアへの取出し」FTB指令は選択す
べき取出しとしてのすべての条件を満足しなければなら
ず、かつそのCPUのSTARはいかなる指令をも含ん
ではならない。CPUのSTARが指令を含んでいる場
合、そのOBBは用いられている(Krygowskiの教
示)。「バツフアへの取出し」FTB指令が使用のため
に選択されると(優先回路を介してライン48に信号を
送る)、CPU及びキヤツシユ内記憶装置BCE1又は
CPU及びキヤツシユ内記憶装置BCE2ロツク要求ラ
インが指令デコード論理回路131を通して発生される
(129)。このラインはキユーロツク論理回路に送ら
れる(この論理回路は十分に後述する)。キユーロツク
論理回路はシステム制御素子SCEが追出し要求をCP
U及びキヤツシユ内記憶装置BCEへ送らないようにす
るために用いられる。これはCPUのOBBについての
使用が競合しないということを保証するために必要なス
テツプである(例えば、追出し及び「バツフアへの取出
し」FTB指令を同時に使用する)。
U及びキヤツシユ内記憶装置BCEからそのFAR(図
5又はmodified Krygowski Figure 5a) にロードされ
る。選択すべき「バツフアへの取出し」FTB指令につ
いて、当該「バツフアへの取出し」FTB指令は選択す
べき取出しとしてのすべての条件を満足しなければなら
ず、かつそのCPUのSTARはいかなる指令をも含ん
ではならない。CPUのSTARが指令を含んでいる場
合、そのOBBは用いられている(Krygowskiの教
示)。「バツフアへの取出し」FTB指令が使用のため
に選択されると(優先回路を介してライン48に信号を
送る)、CPU及びキヤツシユ内記憶装置BCE1又は
CPU及びキヤツシユ内記憶装置BCE2ロツク要求ラ
インが指令デコード論理回路131を通して発生される
(129)。このラインはキユーロツク論理回路に送ら
れる(この論理回路は十分に後述する)。キユーロツク
論理回路はシステム制御素子SCEが追出し要求をCP
U及びキヤツシユ内記憶装置BCEへ送らないようにす
るために用いられる。これはCPUのOBBについての
使用が競合しないということを保証するために必要なス
テツプである(例えば、追出し及び「バツフアへの取出
し」FTB指令を同時に使用する)。
【0020】応答がクロスインタロゲートXIヒツト論
理回路(図6又はmodified Krygowski Figure 15a)
からリターンされるとCPU及びキヤツシユ内記憶装置
BCE1「バツフアへの取出し」FTB要求に対する信
号CPU及びキヤツシユ内記憶装置BCE1再試行ロツ
ク(140)はオン状態になる(かつCPU及びキヤツ
シユ内記憶装置BCE2「バツフアへの取出し」FTB
要求に対するCPU及びキヤツシユ内記憶装置BCE2
再試行ロツクラインがオン状態になる)。CPU及びキ
ヤツシユ内記憶装置BCE1再試行ロツクラインがオン
状態になれば、CPU及びキヤツシユ内記憶装置BCE
の要求は取り消され、CPU及びキヤツシユ内記憶装置
BCE非ロツクキユー信号が発生される(142又は1
43)。さらに優先制御回路(Krygowski et al Figure
5 block46)は「バツフアへの取出し」FTBFAR
指令を再度発生するためにリセツトされる。CPU及び
キヤツシユ内記憶装置BCE1再試行ロツクがオン状態
でなく、排他的(EX)ヒツトがCDのうち1つ(図6
の146又は147は Krygowski modified Figure15
aにある)に生じると、次のような作業が実行される。
CPU及びキヤツシユ内記憶装置BCE非ロツクキユー
信号が作動し、取出し要求が取り消されかつCO及びC
EROがクロスインタロゲートヒツトXIH要求バス上
方のヒツトCPU及びキヤツシユ内記憶装置BCEに送
られる。システム制御素子SCEがCOに対してセツト
STARを得ると、システム制御素子SCEは主記憶装
置にラインを記憶させ「バツフアへの取出し」FTB指
令を再度発生するためにシステム制御素子SCE優先制
御回路をリセツトする。CPU及びキヤツシユ内記憶装
置BCE1再試行ロツクがオン状態でないと取出し作業
は続く(ここで注意すべきはCPU及びキヤツシユ内記
憶装置BCE1キユーがロツクされていないので、CP
U及びキヤツシユ内記憶装置BCE1に送られる追出し
要求は何もない)。データが図7の主記憶装置MS(mo
dified Krygowski Figure 17)からリターンしている
とき、CPU及びキヤツシユ内記憶装置BCE1に対す
るライン150(CPU及びキヤツシユ内記憶装置BC
E2に対しては151)はデータをCPU及びキヤツシ
ユ内記憶装置BCEのOBB内に入れるように作動す
る。図8は(modified Krygowski Figure 18)データ
がOBB1信号(150)に対してGT・M.S.を介
してOBBにどのようにして入るかを示すものである。
ライン151はデータを主記憶装置MS(図9に示す−
modified Krygowski Figure 2)から入れるデータスイ
ツチ回路の出力である。
理回路(図6又はmodified Krygowski Figure 15a)
からリターンされるとCPU及びキヤツシユ内記憶装置
BCE1「バツフアへの取出し」FTB要求に対する信
号CPU及びキヤツシユ内記憶装置BCE1再試行ロツ
ク(140)はオン状態になる(かつCPU及びキヤツ
シユ内記憶装置BCE2「バツフアへの取出し」FTB
要求に対するCPU及びキヤツシユ内記憶装置BCE2
再試行ロツクラインがオン状態になる)。CPU及びキ
ヤツシユ内記憶装置BCE1再試行ロツクラインがオン
状態になれば、CPU及びキヤツシユ内記憶装置BCE
の要求は取り消され、CPU及びキヤツシユ内記憶装置
BCE非ロツクキユー信号が発生される(142又は1
43)。さらに優先制御回路(Krygowski et al Figure
5 block46)は「バツフアへの取出し」FTBFAR
指令を再度発生するためにリセツトされる。CPU及び
キヤツシユ内記憶装置BCE1再試行ロツクがオン状態
でなく、排他的(EX)ヒツトがCDのうち1つ(図6
の146又は147は Krygowski modified Figure15
aにある)に生じると、次のような作業が実行される。
CPU及びキヤツシユ内記憶装置BCE非ロツクキユー
信号が作動し、取出し要求が取り消されかつCO及びC
EROがクロスインタロゲートヒツトXIH要求バス上
方のヒツトCPU及びキヤツシユ内記憶装置BCEに送
られる。システム制御素子SCEがCOに対してセツト
STARを得ると、システム制御素子SCEは主記憶装
置にラインを記憶させ「バツフアへの取出し」FTB指
令を再度発生するためにシステム制御素子SCE優先制
御回路をリセツトする。CPU及びキヤツシユ内記憶装
置BCE1再試行ロツクがオン状態でないと取出し作業
は続く(ここで注意すべきはCPU及びキヤツシユ内記
憶装置BCE1キユーがロツクされていないので、CP
U及びキヤツシユ内記憶装置BCE1に送られる追出し
要求は何もない)。データが図7の主記憶装置MS(mo
dified Krygowski Figure 17)からリターンしている
とき、CPU及びキヤツシユ内記憶装置BCE1に対す
るライン150(CPU及びキヤツシユ内記憶装置BC
E2に対しては151)はデータをCPU及びキヤツシ
ユ内記憶装置BCEのOBB内に入れるように作動す
る。図8は(modified Krygowski Figure 18)データ
がOBB1信号(150)に対してGT・M.S.を介
してOBBにどのようにして入るかを示すものである。
ライン151はデータを主記憶装置MS(図9に示す−
modified Krygowski Figure 2)から入れるデータスイ
ツチ回路の出力である。
【0021】OBB内に入れられたデータと並列に、指
令応答バス(bus 21 in Krygowskiet al. Figure 6)
は「バツフアへの取出し」FTB指令が完了したことを
示しているCPU及びキヤツシユ内記憶装置BCEに送
られる。概要を述べると、CPU及びキヤツシユ内記憶
装置BCEはバツフア(SFB)からの記憶であること
を表す指令形式のセツトSTAR(Figure6 in Krygow
ski et al )を送出する。CPU及びキヤツシユ内記憶
装置BCEは「バツフアからの記憶」SFBのセツトS
TAR指令上のシステム制御素子SCEにいかなるデー
タの進行も送らない。データの進行はOBB信号(15
0)に対するゲート主記憶装置から生ずる。システム制
御素子SCEは記憶指令が実行するのと同様にして「バ
ツフアからの記憶」SFBを実行する。システム内のC
PUがそのキヤツシユ内に目標ライン(SFB)アドレ
スを保持しているとき、システム制御素子SCEはクロ
スインタロゲートヒツトXIH要求バス(Figure7 of
Krygowski et al.)を通じて当該ラインに対して無効要
求を送出する。
令応答バス(bus 21 in Krygowskiet al. Figure 6)
は「バツフアへの取出し」FTB指令が完了したことを
示しているCPU及びキヤツシユ内記憶装置BCEに送
られる。概要を述べると、CPU及びキヤツシユ内記憶
装置BCEはバツフア(SFB)からの記憶であること
を表す指令形式のセツトSTAR(Figure6 in Krygow
ski et al )を送出する。CPU及びキヤツシユ内記憶
装置BCEは「バツフアからの記憶」SFBのセツトS
TAR指令上のシステム制御素子SCEにいかなるデー
タの進行も送らない。データの進行はOBB信号(15
0)に対するゲート主記憶装置から生ずる。システム制
御素子SCEは記憶指令が実行するのと同様にして「バ
ツフアからの記憶」SFBを実行する。システム内のC
PUがそのキヤツシユ内に目標ライン(SFB)アドレ
スを保持しているとき、システム制御素子SCEはクロ
スインタロゲートヒツトXIH要求バス(Figure7 of
Krygowski et al.)を通じて当該ラインに対して無効要
求を送出する。
【0022】セツトSTARライン(図6の145− K
rygowski modified Figure15a)の付加的な機能はC
PU及びキヤツシユ内記憶装置BCEに対してキユーロ
ツク制御をリセツトすることにより、システム制御素子
SCEは当該CPU及びキヤツシユ内記憶装置BCEに
対して追出し要求を再度送り始めるようになされてい
る。CPU及びキヤツシユ内記憶装置BCEのSTAR
が他のセツトSTAR指令を処理するために利用できる
ようになつた時「バツフアからの記憶」SFBが動作す
ることをCPU及びキヤツシユ内記憶装置BCEは知つ
ている。
rygowski modified Figure15a)の付加的な機能はC
PU及びキヤツシユ内記憶装置BCEに対してキユーロ
ツク制御をリセツトすることにより、システム制御素子
SCEは当該CPU及びキヤツシユ内記憶装置BCEに
対して追出し要求を再度送り始めるようになされてい
る。CPU及びキヤツシユ内記憶装置BCEのSTAR
が他のセツトSTAR指令を処理するために利用できる
ようになつた時「バツフアからの記憶」SFBが動作す
ることをCPU及びキヤツシユ内記憶装置BCEは知つ
ている。
【0023】クロスインタロゲートXI論理回路は4X
ISARレジスタのスタツクを有する(図10)。4つ
のレジスタのうち1つのレジスタだけがいかなるマシン
サイクルにもアクセスされ得る。XISARスタツクは
3つの目的に対してアクセスされる。第1の目的は要求
されたデータラインのためにコピーデイレクトリの検索
を実行するための情報を読み出すことである。第2の目
的はヒツトCPU及びキヤツシユ内記憶装置BCEに対
してクロスインタロゲートヒツト要求XIHREQUE
STを形成するために情報を読み出すことである。第3
の目的は応答RESPONSEが要求REQUESTか
らクロスインタロゲートヒツトCPU及びキヤツシユ内
記憶装置XIH BCEに戻つて来る時、情報を読み出
し更新することである。デイレクトリ検索はXISAR
アクセスに対して優先権がある。他の2つのアクセス形
態は同時に生じる。
ISARレジスタのスタツクを有する(図10)。4つ
のレジスタのうち1つのレジスタだけがいかなるマシン
サイクルにもアクセスされ得る。XISARスタツクは
3つの目的に対してアクセスされる。第1の目的は要求
されたデータラインのためにコピーデイレクトリの検索
を実行するための情報を読み出すことである。第2の目
的はヒツトCPU及びキヤツシユ内記憶装置BCEに対
してクロスインタロゲートヒツト要求XIHREQUE
STを形成するために情報を読み出すことである。第3
の目的は応答RESPONSEが要求REQUESTか
らクロスインタロゲートヒツトCPU及びキヤツシユ内
記憶装置XIH BCEに戻つて来る時、情報を読み出
し更新することである。デイレクトリ検索はXISAR
アクセスに対して優先権がある。他の2つのアクセス形
態は同時に生じる。
【0024】コピーデイレクトリ検索の間にCPU及び
キヤツシユ内記憶装置BCEが当該CPU及びキヤツシ
ユ内記憶装置BCEに対して作られたクロスインタロゲ
ートヒツト要求XIH REQUESTをCPU及びキ
ヤツシユ内記憶装置BCEがもつ必要があるということ
が決定された時、検索の際に使用されるXISARレジ
スタのアドレスがクロスインタロゲートヒツト要求スタ
ツクXIH REQUEST STACKと呼ばれるF
IFO(先入れ先出し)スタツクに押し込まれる。クロ
スインタロゲートヒツト要求XIH REQUESTを
当該CPU及びキヤツシユ内記憶装置BCEに送る必要
性のあるXISARレジスタのいくつかのアドレスが当
該スタツク内に保持され得る。XISARスタツクアド
レス優先論理回路がクロスインタロゲートヒツト要求X
IH REQUEST論理回路をXISARレジスタス
タツクにアドレスできるとき、クロスインタロゲートヒ
ツト要求スタツクXIH REQUEST STACK
における下部アドレスがXISARレジスタスタツクを
アクセスするために使用される。XISARレジスタス
タツクから出た情報はCPU及びキヤツシユ内記憶装置
BCEに送られるクロスインタロゲートヒツト要求XI
H REQUESTを形成するために使用される。クロ
スインタロゲートヒツト要求スタツクXIH REQU
EST STACKはクロスインタロゲートヒツト要求
保持レジスタXIH REQUESTHOLD REG
ISTERに投入されて使用されたアドレスと共に押し
込まれる。CPU及びキヤツシユ内記憶装置BCEがこ
のクロスインタロゲートヒツト要求XIH REQUE
STに応答するとXISARレジスタスタツクがクロス
インタロゲートヒツト要求保持レジスタXIH REQ
UEST HOLD REGISTER(優先論理回路
が許すとき)によりアクセスされ、アクセスされたXI
SARレジスタは更新されると共に、応答が要求してい
るCPU及びキヤツシユ内記憶装置BCE又はチヤネル
に送り返される。XISARレジスタスタツクアドレス
優先論理回路がこれを許すと、クロスインタロゲートヒ
ツト要求スタツクXIH REQUEST STACK
のボトムにある次のアドレスが使用されて次のペンデイ
ング中のクロスインタロゲートヒツト要求XIH RE
QUESTを送出する。
キヤツシユ内記憶装置BCEが当該CPU及びキヤツシ
ユ内記憶装置BCEに対して作られたクロスインタロゲ
ートヒツト要求XIH REQUESTをCPU及びキ
ヤツシユ内記憶装置BCEがもつ必要があるということ
が決定された時、検索の際に使用されるXISARレジ
スタのアドレスがクロスインタロゲートヒツト要求スタ
ツクXIH REQUEST STACKと呼ばれるF
IFO(先入れ先出し)スタツクに押し込まれる。クロ
スインタロゲートヒツト要求XIH REQUESTを
当該CPU及びキヤツシユ内記憶装置BCEに送る必要
性のあるXISARレジスタのいくつかのアドレスが当
該スタツク内に保持され得る。XISARスタツクアド
レス優先論理回路がクロスインタロゲートヒツト要求X
IH REQUEST論理回路をXISARレジスタス
タツクにアドレスできるとき、クロスインタロゲートヒ
ツト要求スタツクXIH REQUEST STACK
における下部アドレスがXISARレジスタスタツクを
アクセスするために使用される。XISARレジスタス
タツクから出た情報はCPU及びキヤツシユ内記憶装置
BCEに送られるクロスインタロゲートヒツト要求XI
H REQUESTを形成するために使用される。クロ
スインタロゲートヒツト要求スタツクXIH REQU
EST STACKはクロスインタロゲートヒツト要求
保持レジスタXIH REQUESTHOLD REG
ISTERに投入されて使用されたアドレスと共に押し
込まれる。CPU及びキヤツシユ内記憶装置BCEがこ
のクロスインタロゲートヒツト要求XIH REQUE
STに応答するとXISARレジスタスタツクがクロス
インタロゲートヒツト要求保持レジスタXIH REQ
UEST HOLD REGISTER(優先論理回路
が許すとき)によりアクセスされ、アクセスされたXI
SARレジスタは更新されると共に、応答が要求してい
るCPU及びキヤツシユ内記憶装置BCE又はチヤネル
に送り返される。XISARレジスタスタツクアドレス
優先論理回路がこれを許すと、クロスインタロゲートヒ
ツト要求スタツクXIH REQUEST STACK
のボトムにある次のアドレスが使用されて次のペンデイ
ング中のクロスインタロゲートヒツト要求XIH RE
QUESTを送出する。
【0025】OBBのデータの一貫性を維持するため
に、クロスインタロゲートヒツトXIH要求論理回路
(図11)にロツク機構が加えられる。「バツフアへの
取出し」(FTB)によりコピーデイレクトリ検索が開
始されると、、検索リクエスタのうちクロスインタロゲ
ートヒツト要求スタツクXIH REQUEST ST
ACK及び保持レジスタHOLD REGISTERは
クロスインタロゲートヒツトXIH要求が送出されたか
又は保留中であるかを調べるためにチエツクされる。ク
ロスインタロゲートヒツトXIHリクエスタが要求して
いるCPU及びキヤツシユ内記憶装置BCEに対してス
タツクされると、システム制御素子SCE制御論理回路
がかのリクエスタのために再試行ロツクRETRY L
OCK指令を送る。システム制御素子SCE制御論理回
路は上述の条件が整合しかつデイレクトリ検索が開始さ
れるまで、「バツフアへの取出し」FTBに対してコピ
ーデイレクトリ検索を再度実行する。要求しているCP
U及びキヤツシユ内記憶装置BCEについてクロスイン
タロゲートヒツトXIHリクエスタがスタツクされてな
いが、排他的ヒツトがあると、クロスインタロゲートヒ
ツトXIH要求スタツクはロツクされずかつ追出し要求
はヒツトCPU及びキヤツシユ内記憶装置BCEに送ら
れる。追出しが完了すると、システム制御素子SCEは
「バツフアへの取出し」FTBを再度実行する。
に、クロスインタロゲートヒツトXIH要求論理回路
(図11)にロツク機構が加えられる。「バツフアへの
取出し」(FTB)によりコピーデイレクトリ検索が開
始されると、、検索リクエスタのうちクロスインタロゲ
ートヒツト要求スタツクXIH REQUEST ST
ACK及び保持レジスタHOLD REGISTERは
クロスインタロゲートヒツトXIH要求が送出されたか
又は保留中であるかを調べるためにチエツクされる。ク
ロスインタロゲートヒツトXIHリクエスタが要求して
いるCPU及びキヤツシユ内記憶装置BCEに対してス
タツクされると、システム制御素子SCE制御論理回路
がかのリクエスタのために再試行ロツクRETRY L
OCK指令を送る。システム制御素子SCE制御論理回
路は上述の条件が整合しかつデイレクトリ検索が開始さ
れるまで、「バツフアへの取出し」FTBに対してコピ
ーデイレクトリ検索を再度実行する。要求しているCP
U及びキヤツシユ内記憶装置BCEについてクロスイン
タロゲートヒツトXIHリクエスタがスタツクされてな
いが、排他的ヒツトがあると、クロスインタロゲートヒ
ツトXIH要求スタツクはロツクされずかつ追出し要求
はヒツトCPU及びキヤツシユ内記憶装置BCEに送ら
れる。追出しが完了すると、システム制御素子SCEは
「バツフアへの取出し」FTBを再度実行する。
【0026】スタツクされたクロスインタロゲートヒツ
トXIH要求がなくしかもコピーデイレクトリ検索につ
いての排他的ヒツトがないとき、クロスインタロゲート
ヒツト要求スタツクXIH REQUEST STAC
Kは、アドレスがスタツク内に押し込まれ得るが取り出
し得るものはない状態にロツクされる。このことは「バ
ツフアへの取出し」FTBを要求しているCPU及びキ
ヤツシユ内記憶装置BCEが、追出しを要求することが
できないようにする。記憶装置から記憶装置への転送の
うちバツフアからの記憶(SFB)が開始される前に、
追出しの発生が許容されている場合、追出しデータは
「バツフアからの記憶」SFBに対するデータを保持し
ているOBBに存在する「バツフアへの取出し」FTB
データを重ね書きする。一度「バツフアからの記憶」S
FBが開始されると、システム制御素子SCE制御回路
は非ロツクキユー要求UNLOCK QUEUE RE
QUESTを発生することによりスタツクされているク
ロスインタロゲートヒツトXIH要求が処理を開始する
ことを許容する状態になる(図12)。
トXIH要求がなくしかもコピーデイレクトリ検索につ
いての排他的ヒツトがないとき、クロスインタロゲート
ヒツト要求スタツクXIH REQUEST STAC
Kは、アドレスがスタツク内に押し込まれ得るが取り出
し得るものはない状態にロツクされる。このことは「バ
ツフアへの取出し」FTBを要求しているCPU及びキ
ヤツシユ内記憶装置BCEが、追出しを要求することが
できないようにする。記憶装置から記憶装置への転送の
うちバツフアからの記憶(SFB)が開始される前に、
追出しの発生が許容されている場合、追出しデータは
「バツフアからの記憶」SFBに対するデータを保持し
ているOBBに存在する「バツフアへの取出し」FTB
データを重ね書きする。一度「バツフアからの記憶」S
FBが開始されると、システム制御素子SCE制御回路
は非ロツクキユー要求UNLOCK QUEUE RE
QUESTを発生することによりスタツクされているク
ロスインタロゲートヒツトXIH要求が処理を開始する
ことを許容する状態になる(図12)。
【0027】図13には他の実施例を示し、この場合独
立した能動ページバツフア127及び128はデータス
イツチに結合され、これによりCPU及びキヤツシユ内
記憶装置BCE追出し競合がなく、かつバツフア(SF
B)からバツフア(FTB)に記憶を取り出すシステム
制御回路25からの制御の下に、ストアバツフア(OB
B)として動作する。
立した能動ページバツフア127及び128はデータス
イツチに結合され、これによりCPU及びキヤツシユ内
記憶装置BCE追出し競合がなく、かつバツフア(SF
B)からバツフア(FTB)に記憶を取り出すシステム
制御回路25からの制御の下に、ストアバツフア(OB
B)として動作する。
【0028】
【発明の効果】上述のように本発明によれば、ストアバ
ツフアによつてデータがキヤツシユ内の記憶装置を通過
せずに転送する間、当該データを記憶するために、メモ
リ内のある位置から他の位置にデータを転送するように
したことにより、データをキヤツシユに記憶させる際の
記憶階層の効率を一段と高めることができる。
ツフアによつてデータがキヤツシユ内の記憶装置を通過
せずに転送する間、当該データを記憶するために、メモ
リ内のある位置から他の位置にデータを転送するように
したことにより、データをキヤツシユに記憶させる際の
記憶階層の効率を一段と高めることができる。
【図1】図1は本発明による好適な一実施例におけるプ
ロセツサシステムブロツク図である。
ロセツサシステムブロツク図である。
【図2】図2は図1のシステムの動作を示すフローチヤ
ートである。
ートである。
【図3】図3は図1のプロセツサにおけるマイクロコー
ドについてのフローチヤートである。
ドについてのフローチヤートである。
【図4】図4はキヤツシユ内記憶装置を有する従来の多
重プロセツサシステムの基本構成を示すブロツク図であ
る。
重プロセツサシステムの基本構成を示すブロツク図であ
る。
【図5】図5はシステム制御素子SCE FAR/ST
AR回路を示すブロツク図である。
AR回路を示すブロツク図である。
【図6】図6は取出しキヤンセル制御回路の変形例を示
すブロツク図である。
すブロツク図である。
【図7】図7は主記憶装置MS戻り回路を示すブロツク
図である。
図である。
【図8】図8はOBBゲート回路を示すブロツク図であ
る。
る。
【図9】図9は主記憶装置からのデータゲート回路を示
すブロツク図である。
すブロツク図である。
【図10】図10は本発明によるクロスインタロゲート
XI要求キユーロツクを有する基本論理回路を示すブロ
ツク図である。
XI要求キユーロツクを有する基本論理回路を示すブロ
ツク図である。
【図11】図11は本発明によるロツキングメカニズム
論理を示すブロツク図である。
論理を示すブロツク図である。
【図12】図12は本発明によるロツキングメカニズム
論理を示すブロツク図である。
論理を示すブロツク図である。
【図13】図13はページが追出しをしないで転送をす
るために独立した能動ストアバツフアを有する他の実施
例を示すブロツク図である。
るために独立した能動ストアバツフアを有する他の実施
例を示すブロツク図である。
11……主記憶装置、13……拡張記憶装置、15、1
7……中央処理装置、15a、17a……キヤツシユ内
記憶装置、19……システム制御素子、20……チヤネ
ル制御素子、21……データスイツチ、22……システ
ム優先論理回路、23……記憶装置保護論理回路、24
……クロスインタロゲート(XI)論理回路、25……
システム制御回路、25a、25b……制御リード、2
7、28……ストアバツフア、127、128……能動
ページングバツフア、129……ロツク要求ライン、1
31……指令デコード論理回路、140……再試行ロツ
ク、142、143……非ロツクキユー信号、144、
145……セツトSTARライン、150……OBB1
信号。
7……中央処理装置、15a、17a……キヤツシユ内
記憶装置、19……システム制御素子、20……チヤネ
ル制御素子、21……データスイツチ、22……システ
ム優先論理回路、23……記憶装置保護論理回路、24
……クロスインタロゲート(XI)論理回路、25……
システム制御回路、25a、25b……制御リード、2
7、28……ストアバツフア、127、128……能動
ページングバツフア、129……ロツク要求ライン、1
31……指令デコード論理回路、140……再試行ロツ
ク、142、143……非ロツクキユー信号、144、
145……セツトSTARライン、150……OBB1
信号。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ケネス・アソニー・ローリセラ アメリカ合衆国、ニユーヨーク州12401、 キングストン、ノース・ロード 333番地 (72)発明者 リンダ・リゴールト・クイン アメリカ合衆国、ニユーヨーク州12571、 レツド・ヒユク、トロウ・ボウルバード 1番地 (72)発明者 デビツト・アンドリユウ・スクローター アメリカ合衆国、ニユーヨーク州12590、 ワツピンガーズ・フオールズ、ダニエル・ サビアドライブ 2番地 (72)発明者 アラン・ロウ・ステイール アメリカ合衆国、ニユーヨーク州12571、 レツド・ヒユク、マイズランド・ロード 2番地 (72)発明者 ジヨセフ・レスター・テンプル・ザ・サー ド アメリカ合衆国、ニユーヨーク州12433、 ハーレイ、ピー・オー・ボツクス507、ヒ ユク・ストリート 1番地
Claims (8)
- 【請求項1】多数の記憶位置を有するメモリと、 キヤツシユ内記憶装置を有し、要求信号を供給するプロ
セツサと、 上記キヤツシユ内記憶装置及び上記メモリ間を結合する
ストアバツフアとを具え、 上記ストアバツフアは上記プロセツサ要求に応答して上
記キヤツシユ内記憶装置を通過せずに一つの記憶位置か
ら他の記憶位置に転送することによりデータを保持する
ことを特徴をするプロセツサシステム。 - 【請求項2】上記メモリは、主記憶装置及び拡張記憶装
置を有し、上記一つの記憶位置が主記憶位置でありかつ
上記他の記憶位置が拡張記憶位置であることを特徴とす
る特許請求の範囲第1項に記載のプロセツサシステム。 - 【請求項3】上記プロセツサの要求はページ転送に対す
るものでありかつ上記ストアバツフアがページングデー
タを保持することを特徴とする特許請求の範囲第1項に
記載のプロセツサシステム。 - 【請求項4】さらに、上記ストアバツフアは最も長い間
アクセスされなかつた追出し及びクロスインタロゲート
追出しを保持することを特徴とする特許請求の範囲第1
項に記載のプロセツサシステム。 - 【請求項5】多重プロセツサシステム内のプロセツサの
制御下に、プロセツサキヤツシユを通過せずに、データ
をメモリ内の第1の位置から第2の位置に転送する方法
において、 上記プロセツサのマイクロコード下に上記第1の位置か
ら上記データをライン順次に取り出すステツプと、 キヤツシユされていないストアバツフア内にライン順次
に上記取り出されたデータラインを記憶するステツプ
と、 上記プロセツサ自身のキヤツシユを通過せずに、上記マ
イクロコードプログラムの制御の下に、上記データライ
ンをラインごとに上記第2の位置に記憶するステツプと
を具えることを特徴とするデータ転送方法。 - 【請求項6】それぞれ、上記第1の記憶位置が主記憶装
置又は拡張記憶装置であり、かつ上記第2の位置が拡張
記憶装置又は主記憶装置であることを特徴とする特許請
求の範囲第5項に記載のデータ転送方法。 - 【請求項7】上記ストアバツフアは最も長い間アクセス
されなかつた追出し及びクロスインタロゲート追出しを
保持することを特徴とする特許請求の範囲第6項に記載
のデータ転送方法。 - 【請求項8】多重プロセツサシステム内のプロセツサの
制御の下に、上記プロセツサのキヤツシユを通過せずに
ページデータをメモリ内の第1の位置から第2の位置に
転送する方法について、上記システムは最も長い間アク
セスされなかつた追出し及びクロスインタロゲート追出
しを保持するためにプロセツサのキヤツシユ及びメモリ
間を結合するストアバツフアを有するデータ転送方法に
おいて、 (a)最も長い間アクセスされなかつた追出し又はクロ
スインタロゲート追出しが進行中であるか否かをチエツ
クするステツプと、 (b)最も長い間アクセスされなかつた追出し又はクロ
スインタロゲート追出しが進行中であるとき、当該追出
しが完了するまでページング転送を保持するステツプ
と、 (c)進行中ではないとき、ページング転送が要求され
た時ページング転送が完了するまで全ての新しい追出し
が発生しないようにロツクするステツプと、 (d)上記プロセツサマイクロコード下に上記第1の位
置からデータをライン順次に取り出すステツプと、 (e)キヤツシユされてないストアバツフアに上記取出
されたラインデータをライン順次にするステツプと (f)上記プロセツサ自身のキヤツシユを通過せずに上
記マイクロコードプログラムの制御の下に上記データラ
インを上記第2の位置にライン順次に記憶させるステツ
プとを具えることを特徴とするデータ転送方法。
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