JPH05216757A - プロセツサシステム及びそのデータ転送方法 - Google Patents

プロセツサシステム及びそのデータ転送方法

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JPH05216757A
JPH05216757A JP3216195A JP21619591A JPH05216757A JP H05216757 A JPH05216757 A JP H05216757A JP 3216195 A JP3216195 A JP 3216195A JP 21619591 A JP21619591 A JP 21619591A JP H05216757 A JPH05216757 A JP H05216757A
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アラン・ロウ・ステイール
Iii Joseph L Temple
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Abstract

(57)【要約】 【目的】本発明はデータをキヤツシユせずにメモリ内の
ある位置から他の位置に移す効果的な方法を提案するも
のである。 【構成】本発明はデータのある主記憶装置位置から他の
位置への転送、主記憶装置及び拡張記憶装置間の転送、
並びにある拡張記憶装置位置から他の位置への転送、を
含む。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はプロセツサシステム及び
そのデータ転送方法に関し、特にデータ転送についてキ
ヤツシユせずにデータをメモリ内のある位置から他の位
置に移す場合に適用して好適なものである。
【０００２】
【従来の技術】図１は双方向多重プロセツサシステム
（ＭＰ）の基本構成を示すものである。詳細な説明につ
いては米国特許第４，５０３，４９７号が参考となる
が、本発明と同じ課題をもつているので参考までにここ
に取り上げる。従来、プロセツサ命令素子（ＩＥ）のい
ずれかがデータを記憶装置内のある位置から他の位置に
移したい場合、データはそのプロセツサのキヤツシユ内
記憶装置に取り出される。そのデータはメモリの中に戻
つて記憶される。この例外「ＩＢＭ３０９０」システム
におけるページング動作（米国特許第４，４７６，５２
４号）である。このシステムにおいて、１ページ分のデ
ータは主記憶装置及び拡張記憶装置間を移動することが
できるようになされているが、これは転送を行うために
能動熱制御モジユール（ＴＣＭ）を必要とする。
【０００３】
【発明が解決しようとする課題】上述の引用米国特許第
４，５０３，４９７号のようなシステムにおいては、デ
ータをキヤツシユせずに記憶装置のある位置から他の位
置に移したい場合がある。この従来のプロセツサシステ
ムが移動したデータを使用しない場合、データをキヤツ
シユすることは単に記憶階層の効率を悪化させるだけで
ある。本発明の一実施例によると改善されたプロセツサ
システム及びその方法はプロセツサがキヤツシユ内記憶
装置をもつ形式のもので、メモリ及びキヤツシユ内記憶
装置間を結合するストアバツフアが存在するものであ
る。
【０００４】
【課題を解決するための手段】多数の記憶位置を有する
メモリと、キヤツシユ内記憶装置１５ａ、１７ａを有
し、要求信号を供給するプロセツサと、上記キヤツシユ
内記憶装置１５ａ、１７ａ及び上記メモリ間を結合する
ストアバツフア２７、２８とを具え、上記ストアバツフ
ア２７、２８は上記プロセツサ要求に応答して上記キヤ
ツシユ内記憶装置１５ａ、１７ａを通過せずに一つの記
憶位置から他の記憶位置に転送することによりデータを
保持するようにする。
【０００５】
【作用】ストアバツフアはデータがキヤツシユ内記憶装
置を通過せずに転送する間データを記憶するためにメモ
リ内のある位置から他の位置にデータを転送するという
プロセツサの要求に応答する。
【０００６】
【実施例】以下図面について、本発明の一実施例を詳述
する。
【０００７】図１は本発明による一実施例のシステム１
０を示し、主記憶装置１１及び拡張記憶装置１３が記憶
チツプＸ又はＹの同じ物理的アレイの一部として形成さ
れている。これは、データをアレイのある位置から他の
位置に、又はあるアレイから他のアレイに転送したい場
合の記憶チツプＸの一実施例を示す。４Ｍｂｉｔのよう
な高密度メモリチツプはアドレス制御をすることによつ
て例えば１Ｇｂｙｔｅの記憶装置を形成する。各中央処
理装置（ＣＰＵ）１５及び１７はそれぞれキヤツシユ１
５ａ及び１７ａに各記憶を保持している。ＣＰＵ及びキ
ヤツシユ内記憶装置（ＢＣＥ）はアレイＸ及びＹに結合
されたシステム制御素子（ＳＣＥ）１９に接続されてい
る。システム制御素子１９はＣＰＵ１５及び１７をチヤ
ネル制御素子（ＣＣＥ）２０並びに主記憶装置アレイＸ
及びＹに接続する。システム制御素子ＳＥＣ１９はデー
タスイツチ２１、システム優先論理回路２２、記憶保護
論理回路２３、クロスインタロゲート（ＸＩ）論理回路
２４、及びシステム制御回路２５を含んでいる。システ
ム優先論理回路２２はＣＰＵ１５、１７及びチヤネル制
御素子ＣＣＥ２０からの要求を優先する。記憶保護論理
回路２３はあるＣＰＵ又はリクエスタに対するメモリア
クセスを保護するために保護キーによるチエツクを実行
する。クロスインタロゲート（ＸＩ）論理回路２４は最
も最近のデータ水準がどこの位置にあるかを決定する
（主記憶装置又はＣＰＵのキヤツシユにおいて）。シス
テム制御回路２５はシステム制御素子ＳＣＥ１９内の全
ての素子と通信することにより、動作の全ての局面を調
整するようになされている。キヤツシユに記憶を保持し
ている多重プロセツサシステムにおいては、ＣＰＵがデ
ータを移動させたい場合、ＣＰＵは当該キヤツシユ内に
データを持つて来なければならない。例えばデータ全ペ
ージ（４Ｋｂｙｔｅ）が転送される場合、ＣＰＵはキヤ
ツシユ内に３２ライン分のデータ（１６ラインに対して
それぞれ２７ワードずつ）を持つてくる必要がある。こ
のようにすることはキヤツシユ内のデータを追い出すこ
とになり、この処理がページング動作のための領域を空
けるために使用される。従来の技術においてはこれと同
じようにＣＰＵ及びキヤツシユ内記憶装置に対してそれ
ぞれストアバツフア（ＯＢＢ１、ＯＢＢ２）２７、２８
が設けられている。このストアバツフア２７、２８は新
しいデータのために場所を空けたキヤツシユから記憶さ
れたＬＲＵ（最も長い間アクセスされなかつた）データ
のために使用され、クロスインタロゲート（ＸＩ）はＣ
ＰＵのキヤツシユ内に保持されている他のリクエスタが
所望するデータを追い出す。本発明によればＣＰＵがペ
ージ動作又はメモリからメモリへの動作のためにデータ
を取り出すとき、データが当該記憶バツフア２７又は２
８にロードされる。この動作は制御リード２５ａ及び２
５ｂ並びにスイツチ２１を介して拡張システム制御回路
２５の制御の下において実行される。このようにすれ
ば、これが必要がないデータ及び分離型のページングバ
ツフアについて必要なデータをもつようにキヤツシユを
ロードするという問題を克服できる。データがＣＰＵの
ストアバツフアにロードされると、ＣＰＵはシステム制
御素子ＳＣＥに指令をだしてそのデータを記憶装置に記
憶させる。
【０００８】ストアバツフアを制御する方法にはストア
バツフアを使用する全ての要求を直列にする方法があ
る。このような対処の仕方はシステム作業に強い影響を
与える。そのような対処の仕方により次のような原理が
結果として生じる。要求が生じた場合、全ての要求を同
時に処理しかつ競合を避ける。この原理において必要な
ことはシステム制御素子ＳＣＥ優先論理回路及びクロス
インタロゲートＸＩ論理回路に変更することである。
【０００９】優先論理回路は２つの新しい機能を実行す
るために変更される。第１はページ動作のために取出し
を受け取るときＣＰＵストアバツフアが利用されなけれ
ばならないということである。第２はＣＰＵのストアバ
ツフアに対し競合が生じたとき、ページ動作が敗けるこ
とである。その理由は次の通りである。競合は１つのＣ
ＰＵがページ動作のために自分のストアバツフアを使用
し、同時に別のリクエスタ（チヤネル制御素子ＣＣＥ又
は他のＣＰＵ）がそのキヤツシユ（上述のクロスインタ
ロゲートＸＩ追出し）からデータを得たい時に生じる。
ページ動作は長時間の動作なので、ページ動作が優先権
によつて中断すればシステム性能は最小限まで下がる。
【００１０】クロスインタロゲートＸＩ論理は以下の新
しい機能を実行するために変更される。ページ動作がシ
ステム制御素子ＳＣＥの優先権によつて選択されると、
要求しているＣＰＵのストアバツフアに対して追出しが
進行中であるか否かをクロスインタロゲートＸＩがチエ
ツクする。追出しが進行中であれば、クロスインタロゲ
ートＸＩはページ動作命令に対して手当をしないでペー
ジ要求はシステム制御素子ＳＣＥ優先論理回路に戻され
ることにより後で処理される。進行中の追出しがないと
き、クロスインタロゲートＸＩはページ動作を実行する
ために要求に応ずる。さらにクロスインタロゲートＸＩ
論理回路は、ストアバツフアが利用されるまで新しい要
求がストアバツフアに送られないように保証する。クロ
スインタロゲートＸＩ論理回路に対する他の変更はＣＰ
Ｕのストアバツフアに対する競合した使用を検出するこ
とである（上述したように）。ＣＰＵストアバツフアに
対して競合を引き起こすようなページ動作要求がないと
き、クロスインタロゲートＸＩはそれを検出する。クロ
スインタロゲートＸＩはデイレクトリコピーを書き直す
ことによつて要求をスケジユールし直すと共に、優先回
路にこの要求を再入力させるような信号を送り返す。上
述したように、優先回路は進行中のページ動作に割り込
むことによりこの要求を処理させる。
【００１１】拡張記憶装置動作を用いる方法は、従来の
システムにおいて用いられた方法より更に効果的な方法
により、拡張記憶装置から拡張記憶装置への移動及び主
記憶装置から主記憶装置への移動をさせることができ
る。これはデータをＣＰＵキヤツシユ内にロードせずに
移動させ得るという事実による。
【００１２】メモリアレイＸ及びＹがページ間ではなく
キヤツシユラインを単位としてインターリーブされる場
合、データが２ワード分のバス上を移動するために切り
落とされるような必要がないので、ページング帯域幅を
さらに大きくすることができるようなメモリカード上の
バツフアにデータを保持させることができる。
【００１３】上述のシステムは図２のフローチヤートの
ように動作する。
【００１４】ＣＰＵ内のマイクロコードは図３のフロー
チヤートに示すように、例えば主記憶装置のアドレスＡ
から拡張記憶装置のアドレスＢに切り変わるような処理
をする。
【００１５】上述のシステム実行についての詳細な説明
は米国特許第４，５０３，４９７号の多重プロセツサシ
ステムについて述べられている。
【００１６】図４は双方向多重プロセサツシステム（Ｍ
Ｐ）の基本的な構成を示す。従来、プロセツサ命令素子
（ＩＥ）としてのＣＰＵ１５又は１７が、データをある
記憶位置から他の記憶位置に移動させたい場合、データ
は図４に示すプロセツサキヤツシユ１５ａ又は１７ａ
（ＢＣＥ＋ＣＡＣＨＥ）の中に取り出される。このとき
当該データはメモリ内に戻り記憶される。
【００１７】この実施例により説明される方法は、単純
な２つの指令を用いることにより記憶装置内の一連のデ
ータを移動させるようになされている。「バツフアへの
取出し」（ＦＴＢ）指令は、データラインを記憶装置か
ら図９のシステム制御素子ＳＣＥのＯＢＢストアバツフ
アに取り出すために用いられる。「バツフアからの記
憶」（ＳＦＢ）指令はそのデータラインをＯＢＢから記
憶装置内の新しい位置に移動させるために用いられる。
かくしてＯＢＢはもはやＢＣＥ（ＣＰＵ及びキヤツシユ
内記憶装置）及びシステム制御素子ＳＣＥ間を通過する
データに対して単にバツフアとして使用されるだけでは
なくなる。数々の制御問題はこのような作業をする際に
考慮される必要のあるもので、このことは後述する。
【００１８】転送はプロセサ命令素子ＩＥがＣＰＵ及び
キヤツシユ内記憶装置ＢＣＥに対する「バツフアへの取
出し」ＦＴＢ指令を発する際に開始する。取り出される
記憶アドレスが要求に含まれている。プロセツサはＣＰ
Ｕ及びキヤツシユ内記憶装置ＢＣＥがシステム制御素子
ＳＣＥに要求を送る間待ち受け状態になる。このこと
は、メモリからメモリへのライン転送であることを示す
指令バス上の特別な修飾子と共に、「ＳＥＴ ＦＡＲ」
指令を用いることにより実行される。続いてシステム制
御素子ＳＣＥはメモリからＯＢＢにラインデータを取り
出してＣＰＵ及びキヤツシユ内記憶装置ＢＣＥに「ＦＴ
Ｂ ＤＯＮＥ」という応答を送る。このときＣＰＵ及び
キヤツシユ内記憶装置ＢＣＥはプロセツサに対して完了
応答をリターンする。プロセツサは待ち受け状態から抜
け出して新しい記憶位置のアドレスと共にＣＰＵ及びキ
ヤツシユ内記憶装置ＢＣＥに「バツフアからの記憶」Ｓ
ＦＢ指令を発生する。プロセツサは、ＣＰＵ及びキヤツ
シユ内記憶装置ＢＣＥがシステム制御素子ＳＣＥに要求
を伝送する間、再度待ち受け状態に入る。これは再度指
令バス上の特別な修飾子と共に「ＳＥＴ ＦＡＲ」指令
を用いることにより実行される。システム制御素子ＳＣ
Ｅは、データをＯＢＢバツフアから新しい記憶位置に移
動し、ラインが連続的に転送されるか否かに関する状態
と共に、ＣＰＵ及びキヤツシユ内記憶装置ＢＣＥに「Ｓ
ＦＢ ＤＯＮＥ」応答を送る。
【００１９】「バツフアへの取出し」ＦＴＢ指令はＣＰ
Ｕ及びキヤツシユ内記憶装置ＢＣＥからそのＦＡＲ（図
５又はmodified Krygowski Figure ５ａ) にロードされ
る。選択すべき「バツフアへの取出し」ＦＴＢ指令につ
いて、当該「バツフアへの取出し」ＦＴＢ指令は選択す
べき取出しとしてのすべての条件を満足しなければなら
ず、かつそのＣＰＵのＳＴＡＲはいかなる指令をも含ん
ではならない。ＣＰＵのＳＴＡＲが指令を含んでいる場
合、そのＯＢＢは用いられている（Krygowskiの教
示）。「バツフアへの取出し」ＦＴＢ指令が使用のため
に選択されると（優先回路を介してライン４８に信号を
送る）、ＣＰＵ及びキヤツシユ内記憶装置ＢＣＥ１又は
ＣＰＵ及びキヤツシユ内記憶装置ＢＣＥ２ロツク要求ラ
インが指令デコード論理回路１３１を通して発生される
（１２９）。このラインはキユーロツク論理回路に送ら
れる（この論理回路は十分に後述する）。キユーロツク
論理回路はシステム制御素子ＳＣＥが追出し要求をＣＰ
Ｕ及びキヤツシユ内記憶装置ＢＣＥへ送らないようにす
るために用いられる。これはＣＰＵのＯＢＢについての
使用が競合しないということを保証するために必要なス
テツプである（例えば、追出し及び「バツフアへの取出
し」ＦＴＢ指令を同時に使用する）。
【００２０】応答がクロスインタロゲートＸＩヒツト論
理回路（図６又はmodified Krygowski Figure １５ａ）
からリターンされるとＣＰＵ及びキヤツシユ内記憶装置
ＢＣＥ１「バツフアへの取出し」ＦＴＢ要求に対する信
号ＣＰＵ及びキヤツシユ内記憶装置ＢＣＥ１再試行ロツ
ク（１４０）はオン状態になる（かつＣＰＵ及びキヤツ
シユ内記憶装置ＢＣＥ２「バツフアへの取出し」ＦＴＢ
要求に対するＣＰＵ及びキヤツシユ内記憶装置ＢＣＥ２
再試行ロツクラインがオン状態になる）。ＣＰＵ及びキ
ヤツシユ内記憶装置ＢＣＥ１再試行ロツクラインがオン
状態になれば、ＣＰＵ及びキヤツシユ内記憶装置ＢＣＥ
の要求は取り消され、ＣＰＵ及びキヤツシユ内記憶装置
ＢＣＥ非ロツクキユー信号が発生される（１４２又は１
４３）。さらに優先制御回路（Krygowski et al Figure
５ block４６）は「バツフアへの取出し」ＦＴＢＦＡＲ
指令を再度発生するためにリセツトされる。ＣＰＵ及び
キヤツシユ内記憶装置ＢＣＥ１再試行ロツクがオン状態
でなく、排他的（ＥＸ）ヒツトがＣＤのうち１つ（図６
の１４６又は１４７は Krygowski modified Figure１５
ａにある）に生じると、次のような作業が実行される。
ＣＰＵ及びキヤツシユ内記憶装置ＢＣＥ非ロツクキユー
信号が作動し、取出し要求が取り消されかつＣＯ及びＣ
ＥＲＯがクロスインタロゲートヒツトＸＩＨ要求バス上
方のヒツトＣＰＵ及びキヤツシユ内記憶装置ＢＣＥに送
られる。システム制御素子ＳＣＥがＣＯに対してセツト
ＳＴＡＲを得ると、システム制御素子ＳＣＥは主記憶装
置にラインを記憶させ「バツフアへの取出し」ＦＴＢ指
令を再度発生するためにシステム制御素子ＳＣＥ優先制
御回路をリセツトする。ＣＰＵ及びキヤツシユ内記憶装
置ＢＣＥ１再試行ロツクがオン状態でないと取出し作業
は続く（ここで注意すべきはＣＰＵ及びキヤツシユ内記
憶装置ＢＣＥ１キユーがロツクされていないので、ＣＰ
Ｕ及びキヤツシユ内記憶装置ＢＣＥ１に送られる追出し
要求は何もない）。データが図７の主記憶装置ＭＳ（mo
dified Krygowski Figure １７）からリターンしている
とき、ＣＰＵ及びキヤツシユ内記憶装置ＢＣＥ１に対す
るライン１５０（ＣＰＵ及びキヤツシユ内記憶装置ＢＣ
Ｅ２に対しては１５１）はデータをＣＰＵ及びキヤツシ
ユ内記憶装置ＢＣＥのＯＢＢ内に入れるように作動す
る。図８は（modified Krygowski Figure １８）データ
がＯＢＢ１信号（１５０）に対してＧＴ・Ｍ．Ｓ．を介
してＯＢＢにどのようにして入るかを示すものである。
ライン１５１はデータを主記憶装置ＭＳ（図９に示す−
modified Krygowski Figure ２）から入れるデータスイ
ツチ回路の出力である。
【００２１】ＯＢＢ内に入れられたデータと並列に、指
令応答バス（bus 21 in Krygowskiet al. Figure ６）
は「バツフアへの取出し」ＦＴＢ指令が完了したことを
示しているＣＰＵ及びキヤツシユ内記憶装置ＢＣＥに送
られる。概要を述べると、ＣＰＵ及びキヤツシユ内記憶
装置ＢＣＥはバツフア（ＳＦＢ）からの記憶であること
を表す指令形式のセツトＳＴＡＲ（Figure６ in Krygow
ski et al ）を送出する。ＣＰＵ及びキヤツシユ内記憶
装置ＢＣＥは「バツフアからの記憶」ＳＦＢのセツトＳ
ＴＡＲ指令上のシステム制御素子ＳＣＥにいかなるデー
タの進行も送らない。データの進行はＯＢＢ信号（１５
０）に対するゲート主記憶装置から生ずる。システム制
御素子ＳＣＥは記憶指令が実行するのと同様にして「バ
ツフアからの記憶」ＳＦＢを実行する。システム内のＣ
ＰＵがそのキヤツシユ内に目標ライン（ＳＦＢ）アドレ
スを保持しているとき、システム制御素子ＳＣＥはクロ
スインタロゲートヒツトＸＩＨ要求バス（Figure７ of
Krygowski et al.）を通じて当該ラインに対して無効要
求を送出する。
【００２２】セツトＳＴＡＲライン（図６の１４５− K
rygowski modified Figure１５ａ）の付加的な機能はＣ
ＰＵ及びキヤツシユ内記憶装置ＢＣＥに対してキユーロ
ツク制御をリセツトすることにより、システム制御素子
ＳＣＥは当該ＣＰＵ及びキヤツシユ内記憶装置ＢＣＥに
対して追出し要求を再度送り始めるようになされてい
る。ＣＰＵ及びキヤツシユ内記憶装置ＢＣＥのＳＴＡＲ
が他のセツトＳＴＡＲ指令を処理するために利用できる
ようになつた時「バツフアからの記憶」ＳＦＢが動作す
ることをＣＰＵ及びキヤツシユ内記憶装置ＢＣＥは知つ
ている。
【００２３】クロスインタロゲートＸＩ論理回路は４Ｘ
ＩＳＡＲレジスタのスタツクを有する（図１０）。４つ
のレジスタのうち１つのレジスタだけがいかなるマシン
サイクルにもアクセスされ得る。ＸＩＳＡＲスタツクは
３つの目的に対してアクセスされる。第１の目的は要求
されたデータラインのためにコピーデイレクトリの検索
を実行するための情報を読み出すことである。第２の目
的はヒツトＣＰＵ及びキヤツシユ内記憶装置ＢＣＥに対
してクロスインタロゲートヒツト要求ＸＩＨＲＥＱＵＥ
ＳＴを形成するために情報を読み出すことである。第３
の目的は応答ＲＥＳＰＯＮＳＥが要求ＲＥＱＵＥＳＴか
らクロスインタロゲートヒツトＣＰＵ及びキヤツシユ内
記憶装置ＸＩＨ ＢＣＥに戻つて来る時、情報を読み出
し更新することである。デイレクトリ検索はＸＩＳＡＲ
アクセスに対して優先権がある。他の２つのアクセス形
態は同時に生じる。
【００２４】コピーデイレクトリ検索の間にＣＰＵ及び
キヤツシユ内記憶装置ＢＣＥが当該ＣＰＵ及びキヤツシ
ユ内記憶装置ＢＣＥに対して作られたクロスインタロゲ
ートヒツト要求ＸＩＨ ＲＥＱＵＥＳＴをＣＰＵ及びキ
ヤツシユ内記憶装置ＢＣＥがもつ必要があるということ
が決定された時、検索の際に使用されるＸＩＳＡＲレジ
スタのアドレスがクロスインタロゲートヒツト要求スタ
ツクＸＩＨ ＲＥＱＵＥＳＴ ＳＴＡＣＫと呼ばれるＦ
ＩＦＯ（先入れ先出し）スタツクに押し込まれる。クロ
スインタロゲートヒツト要求ＸＩＨ ＲＥＱＵＥＳＴを
当該ＣＰＵ及びキヤツシユ内記憶装置ＢＣＥに送る必要
性のあるＸＩＳＡＲレジスタのいくつかのアドレスが当
該スタツク内に保持され得る。ＸＩＳＡＲスタツクアド
レス優先論理回路がクロスインタロゲートヒツト要求Ｘ
ＩＨ ＲＥＱＵＥＳＴ論理回路をＸＩＳＡＲレジスタス
タツクにアドレスできるとき、クロスインタロゲートヒ
ツト要求スタツクＸＩＨ ＲＥＱＵＥＳＴ ＳＴＡＣＫ
における下部アドレスがＸＩＳＡＲレジスタスタツクを
アクセスするために使用される。ＸＩＳＡＲレジスタス
タツクから出た情報はＣＰＵ及びキヤツシユ内記憶装置
ＢＣＥに送られるクロスインタロゲートヒツト要求ＸＩ
Ｈ ＲＥＱＵＥＳＴを形成するために使用される。クロ
スインタロゲートヒツト要求スタツクＸＩＨ ＲＥＱＵ
ＥＳＴ ＳＴＡＣＫはクロスインタロゲートヒツト要求
保持レジスタＸＩＨ ＲＥＱＵＥＳＴＨＯＬＤ ＲＥＧ
ＩＳＴＥＲに投入されて使用されたアドレスと共に押し
込まれる。ＣＰＵ及びキヤツシユ内記憶装置ＢＣＥがこ
のクロスインタロゲートヒツト要求ＸＩＨ ＲＥＱＵＥ
ＳＴに応答するとＸＩＳＡＲレジスタスタツクがクロス
インタロゲートヒツト要求保持レジスタＸＩＨ ＲＥＱ
ＵＥＳＴ ＨＯＬＤ ＲＥＧＩＳＴＥＲ（優先論理回路
が許すとき）によりアクセスされ、アクセスされたＸＩ
ＳＡＲレジスタは更新されると共に、応答が要求してい
るＣＰＵ及びキヤツシユ内記憶装置ＢＣＥ又はチヤネル
に送り返される。ＸＩＳＡＲレジスタスタツクアドレス
優先論理回路がこれを許すと、クロスインタロゲートヒ
ツト要求スタツクＸＩＨ ＲＥＱＵＥＳＴ ＳＴＡＣＫ
のボトムにある次のアドレスが使用されて次のペンデイ
ング中のクロスインタロゲートヒツト要求ＸＩＨ ＲＥ
ＱＵＥＳＴを送出する。
【００２５】ＯＢＢのデータの一貫性を維持するため
に、クロスインタロゲートヒツトＸＩＨ要求論理回路
（図１１）にロツク機構が加えられる。「バツフアへの
取出し」（ＦＴＢ）によりコピーデイレクトリ検索が開
始されると、、検索リクエスタのうちクロスインタロゲ
ートヒツト要求スタツクＸＩＨ ＲＥＱＵＥＳＴ ＳＴ
ＡＣＫ及び保持レジスタＨＯＬＤ ＲＥＧＩＳＴＥＲは
クロスインタロゲートヒツトＸＩＨ要求が送出されたか
又は保留中であるかを調べるためにチエツクされる。ク
ロスインタロゲートヒツトＸＩＨリクエスタが要求して
いるＣＰＵ及びキヤツシユ内記憶装置ＢＣＥに対してス
タツクされると、システム制御素子ＳＣＥ制御論理回路
がかのリクエスタのために再試行ロツクＲＥＴＲＹ Ｌ
ＯＣＫ指令を送る。システム制御素子ＳＣＥ制御論理回
路は上述の条件が整合しかつデイレクトリ検索が開始さ
れるまで、「バツフアへの取出し」ＦＴＢに対してコピ
ーデイレクトリ検索を再度実行する。要求しているＣＰ
Ｕ及びキヤツシユ内記憶装置ＢＣＥについてクロスイン
タロゲートヒツトＸＩＨリクエスタがスタツクされてな
いが、排他的ヒツトがあると、クロスインタロゲートヒ
ツトＸＩＨ要求スタツクはロツクされずかつ追出し要求
はヒツトＣＰＵ及びキヤツシユ内記憶装置ＢＣＥに送ら
れる。追出しが完了すると、システム制御素子ＳＣＥは
「バツフアへの取出し」ＦＴＢを再度実行する。
【００２６】スタツクされたクロスインタロゲートヒツ
トＸＩＨ要求がなくしかもコピーデイレクトリ検索につ
いての排他的ヒツトがないとき、クロスインタロゲート
ヒツト要求スタツクＸＩＨ ＲＥＱＵＥＳＴ ＳＴＡＣ
Ｋは、アドレスがスタツク内に押し込まれ得るが取り出
し得るものはない状態にロツクされる。このことは「バ
ツフアへの取出し」ＦＴＢを要求しているＣＰＵ及びキ
ヤツシユ内記憶装置ＢＣＥが、追出しを要求することが
できないようにする。記憶装置から記憶装置への転送の
うちバツフアからの記憶（ＳＦＢ）が開始される前に、
追出しの発生が許容されている場合、追出しデータは
「バツフアからの記憶」ＳＦＢに対するデータを保持し
ているＯＢＢに存在する「バツフアへの取出し」ＦＴＢ
データを重ね書きする。一度「バツフアからの記憶」Ｓ
ＦＢが開始されると、システム制御素子ＳＣＥ制御回路
は非ロツクキユー要求ＵＮＬＯＣＫ ＱＵＥＵＥ ＲＥ
ＱＵＥＳＴを発生することによりスタツクされているク
ロスインタロゲートヒツトＸＩＨ要求が処理を開始する
ことを許容する状態になる（図１２）。
【００２７】図１３には他の実施例を示し、この場合独
立した能動ページバツフア１２７及び１２８はデータス
イツチに結合され、これによりＣＰＵ及びキヤツシユ内
記憶装置ＢＣＥ追出し競合がなく、かつバツフア（ＳＦ
Ｂ）からバツフア（ＦＴＢ）に記憶を取り出すシステム
制御回路２５からの制御の下に、ストアバツフア（ＯＢ
Ｂ）として動作する。
【００２８】
【発明の効果】上述のように本発明によれば、ストアバ
ツフアによつてデータがキヤツシユ内の記憶装置を通過
せずに転送する間、当該データを記憶するために、メモ
リ内のある位置から他の位置にデータを転送するように
したことにより、データをキヤツシユに記憶させる際の
記憶階層の効率を一段と高めることができる。
【図面の簡単な説明】
【図１】図１は本発明による好適な一実施例におけるプ
ロセツサシステムブロツク図である。
【図２】図２は図１のシステムの動作を示すフローチヤ
ートである。
【図３】図３は図１のプロセツサにおけるマイクロコー
ドについてのフローチヤートである。
【図４】図４はキヤツシユ内記憶装置を有する従来の多
重プロセツサシステムの基本構成を示すブロツク図であ
る。
【図５】図５はシステム制御素子ＳＣＥ ＦＡＲ／ＳＴ
ＡＲ回路を示すブロツク図である。
【図６】図６は取出しキヤンセル制御回路の変形例を示
すブロツク図である。
【図７】図７は主記憶装置ＭＳ戻り回路を示すブロツク
図である。
【図８】図８はＯＢＢゲート回路を示すブロツク図であ
る。
【図９】図９は主記憶装置からのデータゲート回路を示
すブロツク図である。
【図１０】図１０は本発明によるクロスインタロゲート
ＸＩ要求キユーロツクを有する基本論理回路を示すブロ
ツク図である。
【図１１】図１１は本発明によるロツキングメカニズム
論理を示すブロツク図である。
【図１２】図１２は本発明によるロツキングメカニズム
論理を示すブロツク図である。
【図１３】図１３はページが追出しをしないで転送をす
るために独立した能動ストアバツフアを有する他の実施
例を示すブロツク図である。
【符号の説明】
１１……主記憶装置、１３……拡張記憶装置、１５、１
７……中央処理装置、１５ａ、１７ａ……キヤツシユ内
記憶装置、１９……システム制御素子、２０……チヤネ
ル制御素子、２１……データスイツチ、２２……システ
ム優先論理回路、２３……記憶装置保護論理回路、２４
……クロスインタロゲート（ＸＩ）論理回路、２５……
システム制御回路、２５ａ、２５ｂ……制御リード、２
７、２８……ストアバツフア、１２７、１２８……能動
ページングバツフア、１２９……ロツク要求ライン、１
３１……指令デコード論理回路、１４０……再試行ロツ
ク、１４２、１４３……非ロツクキユー信号、１４４、
１４５……セツトＳＴＡＲライン、１５０……ＯＢＢ１
信号。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ケネス・アソニー・ローリセラ アメリカ合衆国、ニユーヨーク州12401、 キングストン、ノース・ロード 333番地 (72)発明者 リンダ・リゴールト・クイン アメリカ合衆国、ニユーヨーク州12571、 レツド・ヒユク、トロウ・ボウルバード １番地 (72)発明者 デビツト・アンドリユウ・スクローター アメリカ合衆国、ニユーヨーク州12590、 ワツピンガーズ・フオールズ、ダニエル・ サビアドライブ ２番地 (72)発明者 アラン・ロウ・ステイール アメリカ合衆国、ニユーヨーク州12571、 レツド・ヒユク、マイズランド・ロード ２番地 (72)発明者 ジヨセフ・レスター・テンプル・ザ・サー ド アメリカ合衆国、ニユーヨーク州12433、 ハーレイ、ピー・オー・ボツクス507、ヒ ユク・ストリート １番地

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】多数の記憶位置を有するメモリと、 キヤツシユ内記憶装置を有し、要求信号を供給するプロ
    セツサと、 上記キヤツシユ内記憶装置及び上記メモリ間を結合する
    ストアバツフアとを具え、 上記ストアバツフアは上記プロセツサ要求に応答して上
    記キヤツシユ内記憶装置を通過せずに一つの記憶位置か
    ら他の記憶位置に転送することによりデータを保持する
    ことを特徴をするプロセツサシステム。
  2. 【請求項２】上記メモリは、主記憶装置及び拡張記憶装
    置を有し、上記一つの記憶位置が主記憶位置でありかつ
    上記他の記憶位置が拡張記憶位置であることを特徴とす
    る特許請求の範囲第１項に記載のプロセツサシステム。
  3. 【請求項３】上記プロセツサの要求はページ転送に対す
    るものでありかつ上記ストアバツフアがページングデー
    タを保持することを特徴とする特許請求の範囲第１項に
    記載のプロセツサシステム。
  4. 【請求項４】さらに、上記ストアバツフアは最も長い間
    アクセスされなかつた追出し及びクロスインタロゲート
    追出しを保持することを特徴とする特許請求の範囲第１
    項に記載のプロセツサシステム。
  5. 【請求項５】多重プロセツサシステム内のプロセツサの
    制御下に、プロセツサキヤツシユを通過せずに、データ
    をメモリ内の第１の位置から第２の位置に転送する方法
    において、 上記プロセツサのマイクロコード下に上記第１の位置か
    ら上記データをライン順次に取り出すステツプと、 キヤツシユされていないストアバツフア内にライン順次
    に上記取り出されたデータラインを記憶するステツプ
    と、 上記プロセツサ自身のキヤツシユを通過せずに、上記マ
    イクロコードプログラムの制御の下に、上記データライ
    ンをラインごとに上記第２の位置に記憶するステツプと
    を具えることを特徴とするデータ転送方法。
  6. 【請求項６】それぞれ、上記第１の記憶位置が主記憶装
    置又は拡張記憶装置であり、かつ上記第２の位置が拡張
    記憶装置又は主記憶装置であることを特徴とする特許請
    求の範囲第５項に記載のデータ転送方法。
  7. 【請求項７】上記ストアバツフアは最も長い間アクセス
    されなかつた追出し及びクロスインタロゲート追出しを
    保持することを特徴とする特許請求の範囲第６項に記載
    のデータ転送方法。
  8. 【請求項８】多重プロセツサシステム内のプロセツサの
    制御の下に、上記プロセツサのキヤツシユを通過せずに
    ページデータをメモリ内の第１の位置から第２の位置に
    転送する方法について、上記システムは最も長い間アク
    セスされなかつた追出し及びクロスインタロゲート追出
    しを保持するためにプロセツサのキヤツシユ及びメモリ
    間を結合するストアバツフアを有するデータ転送方法に
    おいて、 （ａ）最も長い間アクセスされなかつた追出し又はクロ
    スインタロゲート追出しが進行中であるか否かをチエツ
    クするステツプと、 （ｂ）最も長い間アクセスされなかつた追出し又はクロ
    スインタロゲート追出しが進行中であるとき、当該追出
    しが完了するまでページング転送を保持するステツプ
    と、 （ｃ）進行中ではないとき、ページング転送が要求され
    た時ページング転送が完了するまで全ての新しい追出し
    が発生しないようにロツクするステツプと、 （ｄ）上記プロセツサマイクロコード下に上記第１の位
    置からデータをライン順次に取り出すステツプと、 （ｅ）キヤツシユされてないストアバツフアに上記取出
    されたラインデータをライン順次にするステツプと （ｆ）上記プロセツサ自身のキヤツシユを通過せずに上
    記マイクロコードプログラムの制御の下に上記データラ
    インを上記第２の位置にライン順次に記憶させるステツ
    プとを具えることを特徴とするデータ転送方法。
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