JPH05216622A

JPH05216622A - 比較装置

Info

Publication number: JPH05216622A
Application number: JP1753392A
Authority: JP
Inventors: Mikako Yasutome; 美加子安留
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1992-02-03
Filing date: 1992-02-03
Publication date: 1993-08-27

Abstract

(57)【要約】【目的】符号付きデータの大小比較処理を小さいハー
ドウエアで高速、かつ従来の約１／２の電力消費でなす
回路を提供する。【構成】２つの２進表現のデータＡ、Ｂにおいて、
データＢの符号ビットを除くビットの１の補数を出力す
る補数器とデータＡの符号ビットを除くビットとを加算
し、その最上位ビットのキャリーを出力する（ｍ−１）
ビットの加算器と、データＡの符号ビットとデータＢの
符号ビットと前記加算器出力を入力とし、データＡの符
号とデータＢの符号が等しいときは前記加算器出力を判
定結果とし、その他はデータＢの符号ビットを判定結果
とする大小判定回路とする。前記入力データの２つの
符号が等しい場合のみ前記加算器で加算を実行する手段
を装備する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は主として２つの数の大小
判定用の比較装置に関する。

【０００２】

【従来の技術】従来、２つのデータの大小比較は、比較
をする一方のデータから他方のデータの減算を実行した
結果の符号ビットにより行っていた。その際、そのまま
では演算結果がオーバーフローすることがあるため、ｍ
（ここに、ｍは正整数）ビットの入力データに対して符
号を１ビット拡張した（ｍ＋１）ビットのデータとして
オーバーフローを防止した上で減算を実行し、その結果
の符号ビットを比較結果として出力していた。

【０００３】以下図面を基に、従来の比較装置について
具体的に説明する。なお、ここに大小を比較する２つの
データＡ、Ｂとしては、理解を容易にするため、後に説
明する２つの実施例も含めて、最上位ビットを符号ビッ
トとする２の補数体系の８ビットデータ（−２⁷から２
⁷−１の範囲のデータで表現される）とする。図４は従
来の比較装置のブロック図である。本図において、１、
２は各々８ビットの入力データＡ、Ｂを格納するレジス
タであり、３、４は各々レジスタに格納したデータに対
して上位側に１ビットの符号を拡張する符号拡張器であ
り、５は符号拡張器４出力の１の補数を生成する補数器
であり、６は符号拡張器３と補数器５と最下位ビットへ
のキャリー（Ｃｉｎ）を加算し、演算結果の最上位ビッ
ト（２⁸の重みを持つビット）を出力する加算器であ
る。

【０００４】次に、その動作を説明するに先立って、大
小比較の原理について説明する。（１）Ａ＜Ｂ、Ａ≧Ｂの判定Ａ＜Ｂは、Ａ−Ｂ＜０と等価である。これは、Ａ−Ｂの
結果の符号が大小判定結果となることを示す。すなわ
ち、最下位ビットへのキャリー（Ｃｉｎ）を１にして、
Ａと、Ｂの１の補数を加算した結果の符号ビット１（Ｓ
ｏｕｔ）によって、下記に示す大小判定が可能である。

【０００５】（１−１）Ｓｏｕｔ＝１のときＡ＜Ｂ（１−２）Ｓｏｕｔ＝０のときＡ≧Ｂ（２）Ａ≦Ｂ、Ａ＞Ｂの判定Ａ≦Ｂは、Ａ＜Ｂ＋１と等価である。さらにＡ−Ｂ−１
＜０と等価である。

【０００６】これは、Ａ−Ｂ−１の結果の符号が大小判
定結果となることを示す。すなわち、Ａと、Ｂの１の補
数とを加算した結果の符号ビットＳｏｕｔによって、下
記に示す大小判定が可能である。（２−１）Ｓｏｕｔ＝１のときＡ≦Ｂ（２−２）Ｓｏｕｔ＝０のときＡ＞Ｂ以上の構成、原理のもとで、以下に従来の比較装置の動
作を説明する。

【０００７】まず、レジスタ１に格納されたデータＡと
同じくレジスタ２に格納されたデータＢに対して各々符
号拡張器３、符号拡張器４でそれぞれ符号ビットが１の
時には２⁸の重み持つビットとして１を付加し、符号ビ
ットが０の時には２⁸の重みを持つビットとして、０を
付加する。このため、符号拡張結果は９ビットのデータ
として出力される。

【０００８】補数器５で、符号拡張器４出力の１の補数
を生成する。（１′）Ａ＜Ｂ、Ａ≧Ｂの判定次に、加算器６で符号拡張器３出力と補数器５出力を、
最下位ビットへのキャリー（Ｃｉｎ）を１にして加算
し、符号ビット（２⁸の重みを持つビット）を出力す
る。以上のもとで加算器６出力が（１−１′）１の場合にはＡ＜Ｂ、（１−２′）０の場合にはＡ≦Ｂと判定する。（２′）Ａ≦Ｂ、Ａ＞Ｂの判定次に、加算器６で符号拡張器３出力と補数器５出力を、
最下位ビットへのキャリー（Ｃｉｎ）を０にして加算
し、符号ビット（２⁸の重みを持つビット）を出力す
る。以上のもとで加算器６出力が（２−１′）１の場合にはＡ≦Ｂ（２−２′）０の場合にはＡ＞Ｂと判定する。

【０００９】なお、上記レジスタ、符号拡張器、補数
器、加算器の構造、作動原理そのもの等については単に
従来技術であるだけでなく、例えば渡辺茂他著オーム社
発行「マイクロコンピュータハンドブック」等多数の出
版物に記載されているごとくいわば周知技術であるこ
と、また本願発明の要旨に直結しないことのためその説
明は省略する。

【００１０】

【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、第１にｍビットの入力データに対して符
号を１ビット拡張した（ｍ＋１）ビットの加算を必要と
するため、回路規模が大きくなり、装置の小型化という
要請にそぐわない。第２に完全に加算が終了しないと大
小判定ができず、処理すべきデータの増大のもと、高速
演算という要請にそぐわない。

【００１１】第３に加算器において常に加算によって大
小判定を実行するため、加算時に発生する桁上げ伝搬の
ため消費電力が大きくなり、直接的には低電力消費とい
う要請に、間接的には冷却の面から装置の小型化という
要請にも反する。本発明は以上の問題点に鑑み、小型、
高速かつ低消費電力で大小判定を行う比較装置を提供す
ることを目的としてなされたものである。

【００１２】

【課題を解決するための手段】上記問題点を解決するた
めに請求項１の発明においては、最上位ビットを符号ビ
ットとするｍビットからなる２進表現の２つのデータ
Ａ、Ｂを入力としその大小を比較する比較装置におい
て、前記入力データＢの符号ビットを除く（ｍ−１）ビ
ットのデータの１の補数を出力する補数器と、前記入力
データＡの符号ビットを除く（ｍ−１）ビットのデータ
と前記補数器出力を加算した上で、最上位ビットから発
生するキャリーを出力する（ｍ−１）ビットの加算器
と、前記入力データＡの符号ビットと前記入力データＢ
の符号ビットと前記加算器出力とを入力とし、前記入力
データＡの符号と前記入力データＢの符号が等しい場合
には前記加算器出力を大小判定結果として出力し、その
他の場合にはデータＢの符号ビットを大小判定結果とし
て出力する大小判定回路を有することを特徴とする比較
装置としている。

【００１３】請求項２の発明においては前記入力データ
Ａ、Ｂの符号が等しい場合のみ前記加算器での加算を実
行させる加算器制御手段を有することを特徴とする請求
項１記載の比較装置としている。

【００１４】

【作用】上記構成により、請求項１の発明においては、
最上位ビットを符号ビットとするｍビットからなる２進
表現の２つのデータＡ、Ｂを入力としその大小を比較す
る比較装置において、補数器は入力データＢの符号ビッ
トを除く（ｍ−１）ビットのデータの１の補数を出力
し、加算器は入力データＡの符号ビットを除く（ｍ−
１）ビットのデータと前記補数器出力を加算した上で最
上位ビットから発生するキャリーを出力し、大小判定回
路は前記入力データＡの符号ビットと前記入力データＢ
の符号ビットと前記加算器出力とを入力とし、前記入力
データＡの符号と前記入力データＢの符号が等しい場合
には前記加算器出力を大小判定結果として出力し、その
他の場合にはデータＢの符号ビットを大小判定結果とし
て出力する。

【００１５】請求項２の発明においては、請求項１記載
の比較装置において、加算器制御手段は前記入力データ
Ａ、Ｂの符号が等しい場合のみ前記加算器での加算を実
行させる。

【００１６】

【実施例】

（第１実施例）以下に、請求項１の発明を実施例に基づ
いて説明する。図１の（Ａ）、（Ｂ）は各々本発明に係
る比較装置の一実施例の構成と入出力の関係を示すもの
である。図１（Ａ）においては図４と同一の構成要素に
ついては同一番号を付すことによりその説明は省略す
る。また、既述のごとく最上位ビットを符号ビットとす
る２の補数体系の８ビットデータ（−２⁷から２⁷−１
の範囲のデータで表現される）を例にとって説明する。

【００１７】５ａは、レジスタ２の符号ビットを除く７
ビットのデータに対して１の補数を生成する補数器であ
り、６ａはレジスタ１の符号ビットを除く７ビットのデ
ータと補数器５ａの出力と最下位ビットへのキャリー
（Ｃｉｎ）を加算し、演算結果の最上位ビット（２⁶の
重みを持つビット）から発生するキャリー（Ｃｏｕｔ）
を出力する加算器であり、７は図１の（Ｂ）に示す入出
力の関係を有し、その結果ＡとＢの大小の比較結果を出
力することとなる大小判定回路である。

【００１８】なお、これらの本願発明のいわば要部の構
成要素についても、その構造等については、既述の「マ
イクロコンピュータハンドブック」等に記載のいわば周
知技術にて容易に実現可能であるため、その説明は省略
する。次に従来技術に係る比較装置の場合と同じく、そ
の動作を説明するに先立って、大小比較の原理について
説明する。（１）符号が一致する場合の判定実際に減算を実行して大小を比較する必要があるが、符
号が一致する場合の減算はオーバーフローが発生しない
ため、演算結果においても最上位ビット、すなわち２⁷
の重みを持つビットが正確な符号を示す。

【００１９】そして、加算器で発生する２⁶からのキャ
リーをＣｏｕｔとすると、加算器での符号ビットの演算
は、データＡとデータＢの符号ビットを各々Ｓａ、Ｓｂ
としたときＳａ＝Ｓｂであるため、Ｓａ＋（Ｓｂの反転）＋Ｃｏｕｔ＝Ｓａ＋（Ｓａの反転）＋Ｃｏｕｔ＝１＋Ｃｏｕｔ＝Ｃｏｕｔの反転である。従って、符号が一致するＣｉｎ＝１で演算を実
行する場合にはＣｏｕｔ＝０のときＡ＜ＢＣｏｕｔ＝１のときＡ≧ＢＣｉｎ＝０で演算を実行する場合にはＣｏｕｔ＝０のときＡ≦ＢＣｏｕｔ＝０のときＡ＞Ｂである。（２）符号ビットが異なる場合の判定符号のみの情報で大小比較が可能であり、Ｓａ＝１（Ｓｂ＝０）のときＡ＜ＢＳａ＝０（Ｓｂ＝０）のときＡ＞Ｂである。

【００２０】以上の構成、原理のもとで以下に本発明に
係る比較装置の動作を説明する。まず補数器５ａで、レ
ジスタ２の符号ビットを除く７ビットのデータの１の補
数を生成する。（１′）Ａ＜Ｂ、Ａ≧Ｂの判定加算器６ａでレジスタ１の符号ビットを除く７ビットの
データと補数器５ａの出力を、最下位ビットへのキャリ
ー（Ｃｉｎ）を１にして加算し、最上位ビット（２⁶の
重みを持つビット）からのキャリー（Ｃｏｕｔ）を出力
する。

【００２１】大小判定回路７では、図１（Ｂ）に示す入
出力の関係表にしたがって、大小判定を行う。なお、図
１（Ｂ）は、ＳａとＳｂが一致する場合には加算器６ａ
出力のＣｏｕｔを出力し、ＳａとＳｂが一致しない場合
にはＳｂを出力することを示している。以上のもとで大
小判定回路７出力が（１′−１）０の場合にはＡ＜Ｂ（１′−２）１の場合にはＡ≧Ｂであると判定する。（２′）Ａ≦Ｂ、Ａ＞Ｂの判定加算器械６ａでレジスタ１の符号ビットを除く７ビット
のデータと補数器５ａの出力を、最下位ビットへのキャ
リーＣｉｎを１にして加算し、最上位ビットからのキャ
リー（Ｃｏｕｔ）（２⁶の重みを持つビット）を出力す
る。

【００２２】大小判定回路７では、上記（１′）と同様
に表１に示す入出力の関係表にしたがって、大小判定を
行う。すなわち大小判定回路７出力が（２′−１）０の場合にはＡ≦Ｂ（２′−２）１の場合にはＡ＞Ｂであると判定する。

【００２３】以上のように本実施例によれば、加算器で
符号ビットを除いたデータの演算を行い、符号よりも高
速に生成可能なキャリービットを大小比較結果として出
力するようにし、符号ビットが一致する場合には加算器
の出力を無効にして符号ビットのみで大小判定を行い、
符号ビットのみで大小比較が不可能な場合には加算器の
出力により大小判定を行う大小判定回路を設けることに
より、小さいハードウエアで高速に大小判定結果を得る
ことができる。（第２実施例）次に請求項２の発明を実施例に基づいて
説明する。

【００２４】図２は請求項２の発明に係る比較装置の一
実施例の構成図である。以下、本図を参照しながら説明
する。なお、本図においては先の実施例と同一の構成要
素については図１（Ａ）と同一の番号を付すことにより
説明を省略する。記述のごとく、最上位ビットを符号ビ
ットとする２の補数体系の８ビットデータ（−２⁷から
２⁷−１の範囲のデータで表現する）を例に挙げて説明
する。

【００２５】本図において、６ｂは図３に示すように、
レジスタ１の符号ビットを除く７ビットのデータと補数
器５ａ出力と最下位ビットへのキャリー（Ｃｉｎ）を加
算し、後述の桁上げ禁止回路８出力が１の場合には桁上
げ伝搬を禁止する桁上げ伝搬禁止機能を持ち、演算結果
の最上位ビット（２⁶の重みを持つビット）から発生す
るキャリー（Ｃｏｕｔ）を出力する機能を有する加算器
である。８は、レジスタ１のデータの符号ビットＳａと
レジスタ２の符号ビットＳｂが異なる場合には１を出力
し、一致する場合には０を出力する、すなわち加算器制
御手段たる桁上げ禁止回路であり、９は桁上げ禁止回路
８が１を出力した場合にはＳｂを選択し、０を出力した
場合には上述のキャリー（Ｃｏｕｔ）を選択するマルチ
プレクサである。

【００２６】なお、これらの本願発明のいわば要部の構
成要素の構造等については、先の第１実施例と同じ理由
により、その説明は省略する。次に、以上のように構成
された本第２実施例の比較装置の動作を説明するに先立
って、その回路遅延について説明する。補数器５ａの回
路遅延をｄ１、桁上げ禁止回路８の遅延時間をｄ２、更
に図３に示す１段目の全加算器のキャリー（Ｃｉｎ）が
入力されてから７段目の全加算器のキャリー（Ｃ０）が
出力されるまでの回路遅延をｄ３とすると、補数器５ａ
はインバータで構成されており、桁上げ禁止回路８は排
他的論理和ゲートで構成されており、全加算器は排他的
論理和ゲートと論理積ゲート２段で構成されているた
め、ｄ２＜ｄ１＋ｄ３が成立し、１段目の全加算器のキ
ャリー（Ｃ０）は、桁上げ禁止回路８の出力によって伝
播を止めることが可能となる。

【００２７】以上のもとで、本第２実施例の比較装置の
動作を説明する。まず、補数器５ａで、レジスタ２の符
号ビットを除く７ビットのデータの１の補数を生成す
る。これと同時に桁上げ禁止回路８で、桁上げ禁止信号
（ＣＩＮＨ）を生成する。（１）Ａ＜Ｂ、Ａ≧Ｂの判定（１−１）符号が一致する場合（ＣＩＮＨ＝０）加算器６ｂでは、レジスタ１の符号ビットを除く７ビッ
トのデータと補数器５ａ出力を、最下位ビットへのキャ
リー（Ｃｉｎ）を１にして加算し、最上位ビットからの
キャリー（Ｃｏｕｔ）（２⁶の重みを持つビット）を出
力する。

【００２８】マルチプレクサ９は、Ｃｏｕｔを選択す
る。マルチプレクサ９出力であるＣｏｕｔが０の場合に
はＡ＜Ｂであり、１の場合にはＡ≧Ｂである。（１−２）符号が異なる場合（ＣＩＮＨ＝１）加算器６ｂでは、レジスタ１の符号ビットを除く７ビッ
トのデータと補数器５ａ出力を、最下位ビットへのキャ
リー（Ｃｉｎ）を１にして加算しているが、図３に示す
ように２ビットめ以降の桁上げ伝搬を禁止し、加算器内
部での不要な状態変化を防止する。

【００２９】マルチプレクサ９はＳｂを選択する。マル
チプレクサ９出力が０の場合にはＡ＜Ｂであり、１の場
合にはＡ＞Ｂである。（２）Ａ≦Ｂ、Ａ＞Ｂの判定（２−１）符号が一致する場合（ＣＩＮＨ＝０）加算器６ｂでレジスタ１の符号ビットを除く７ビットの
データと補数器５ａ出力を、最下位ビットへのキャリー
（Ｃｉｎ）を０にして加算し、最上位ビットからのキャ
リー（Ｃｏｕｔ）（２⁶の重みを持つビット）を出力す
る。

【００３０】マルチプレクサ９は加算器６ｂの出力であ
るＣｏｕｔを選択する。マルチプレクサ９の出力が０の
場合にはＡ≦Ｂであり、１の場合にはＡ＞Ｂである。（２−２）符号が異なる場合（ＣＩＮＨ＝１）加算器６ｂでは、レジスタ１の符号ビットを除く７ビッ
トのデータと補数器５ａ出力を、最下位ビットへのキャ
リー（Ｃｉｎ）を０にして加算しているが、図３に示す
ように２ビットめ以降の桁上げ伝搬を禁止し、加算器内
部での状態変化を抑止する。

【００３１】マルチプレクサ９はＳｂを選択する。マル
チプレクサ９出力が０の場合にはＡ＜Ｂであり、１の場
合にはＡ＞Ｂである。以上のように本実施例によれば、
符号ビットを除いたデータの比較の開始と同時に符号ビ
ットの比較を行い、符号ビットが異なる場合には符号を
除くデータの加算時に発生する桁上げを禁止することに
より、正負のデータが同じ確率で入力することがほとん
どであるため、加算動作を１／２の確率で禁止すること
となり、ひいては消費電力を約１／２に削減することが
可能となる。

【００３２】なお、第２実施例においては、補数器５ａ
をインバータとしたが、排他的論理和ゲートとしてもよ
く、また加算器６ｂをリプル桁上げ加算器としたが、桁
上げ生成・伝搬ユニットと桁上げ先見ユニット（ＣＬ
Ａ）を組み合わせたもの等としてもよく、更にまた桁上
げ禁止信号の入力位置も、加算器の構成によって、適宜
相応なものとなしえる。また、桁上げ禁止信号生成に有
する遅延時間をｄ２、補数器の回路遅延をｄ１とする
と、ｄ２＜ｄ１の場合には、桁上げ禁止信号で加算器の
入力を０にすることによって加算による桁上げという不
要な動作を防止することができる。

【００３３】以上、本願発明を実施例に基づき説明して
きたが、本願発明は何も上記２つの実施例に限定される
ものではないのは勿論であり、例えば補数器、加算器の
具体的構造を問わず、用途も計算機のみに限定されずそ
れを包含する機器を含み、またこのためユーザが直接入
力する数値データとしては２進表現に限定されない。

【００３４】

【発明の効果】以上説明したように、請求項１の発明に
よれば、小さいハードウエアで高速に大小判定結果を得
ることが可能となる。また、請求項２の発明によれば、
比較演算時の消費電力を削減することが可能となる。

【図面の簡単な説明】

【図１】請求項１の発明に係る比較装置の１実施例であ
り、（Ａ）は構成を、（Ｂ）は入出力の関係を示す。

【図２】請求項２の発明に係る比較装置の１実施例の構
成図である。

【図３】上記実施例における加算器の構成図である。

【図４】従来技術に係る比較装置の構成図である。

【符号の説明】

１レジスタ１２レジスタ２３、４符号拡張器５、５ａ１の補数器６、６ａ、６ｂ加算器７大小判定回路８桁上げ禁止回路（加算器制御手段）９マルチプレクサ

Claims

【特許請求の範囲】

【請求項１】最上位ビットを符号ビットとするｍビッ
トからなる２進表現の２つのデータＡ、Ｂを入力としそ
の大小を比較する比較装置において、前記入力データＢの符号ビットを除く（ｍ−１）ビット
のデータの１の補数を出力する補数器と、前記入力データＡの符号ビットを除く（ｍ−１）ビット
のデータと前記補数器出力を加算した上で、最上位ビッ
トから発生するキャリーを出力する（ｍ−１）ビットの
加算器と、前記入力データＡの符号ビットと前記入力データＢの符
号ビットと前記加算器出力とを入力とし、前記入力デー
タＡの符号と前記入力データＢの符号が等しい場合には
前記加算器出力を大小判定結果として出力し、その他の
場合にはデータＢの符号ビットを大小判定結果として出
力する大小判定回路とを有することを特徴とする比較装
置。
【請求項２】前記入力データＡ、Ｂの符号が等しい場
合のみ前記加算器での加算を実行させる加算器制御手段
を有することを特徴とする請求項１記載の比較装置。