JPH0521616A - 半導体の製造方法 - Google Patents
半導体の製造方法Info
- Publication number
- JPH0521616A JPH0521616A JP3594491A JP3594491A JPH0521616A JP H0521616 A JPH0521616 A JP H0521616A JP 3594491 A JP3594491 A JP 3594491A JP 3594491 A JP3594491 A JP 3594491A JP H0521616 A JPH0521616 A JP H0521616A
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Abstract
(57)【要約】
【目的】 半導体の製造方法に関し、その目的は、有機
系のＳＯＧ膜を用いた場合のＳＯＧ膜からのＨ２Ｏガス
放出を防止できる半導体の製造方法を提供することにあ
る。 【構成】 第１のＣＶＤ膜３と有機系ＳＯＧ膜８と第２
のＣＶＤ膜５を層間膜として積層して形成する第１の工
程と、レジスト６を塗布してスルーホールパターンを形
成する第２の工程と、反応性イオンエッチングによりス
ルーホールを開口する第３の工程と、全表面に第３のＣ
ＶＤ膜９を形成する第４の工程と、全面を反応性イオン
エッチングする第５の工程を経ることを特徴とする。
系のＳＯＧ膜を用いた場合のＳＯＧ膜からのＨ２Ｏガス
放出を防止できる半導体の製造方法を提供することにあ
る。 【構成】 第１のＣＶＤ膜３と有機系ＳＯＧ膜８と第２
のＣＶＤ膜５を層間膜として積層して形成する第１の工
程と、レジスト６を塗布してスルーホールパターンを形
成する第２の工程と、反応性イオンエッチングによりス
ルーホールを開口する第３の工程と、全表面に第３のＣ
ＶＤ膜９を形成する第４の工程と、全面を反応性イオン
エッチングする第５の工程を経ることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は半導体の製造方法に関
し、更に詳しくは、層間絶縁膜及びスルーホール形成の
改善に関する。
し、更に詳しくは、層間絶縁膜及びスルーホール形成の
改善に関する。
【０００２】
【従来の技術】半導体集積回路のＡｌ−Ａｌ間の層間絶
縁膜として、一般にＳＯＧ膜が用いられている。
縁膜として、一般にＳＯＧ膜が用いられている。
【０００３】ＳＯＧ膜には無機系と有機系がある。ま
ず、無機系ＳＯＧ膜はベークすることによりＳｉＯ２に
なるが、形成される膜厚は０．１μｍ程度である。ま
た、５００℃以下のベークではＨ２Ｏガスが発生する
が、この問題はエッチバックで解決できる。
ず、無機系ＳＯＧ膜はベークすることによりＳｉＯ２に
なるが、形成される膜厚は０．１μｍ程度である。ま
た、５００℃以下のベークではＨ２Ｏガスが発生する
が、この問題はエッチバックで解決できる。
【０００４】図３はこのような無機系のＳＯＧ膜を用い
た従来の半導体集積回路の一例の製造工程図である。
た従来の半導体集積回路の一例の製造工程図である。
【０００５】工程（ａ）において、シリコン基板１の表
面にスパッタにより第１Ａｌ層２を形成して所定の形状
にパターニングした後、該第１Ａｌ層２を含むシリコン
基板１の表面に第１のＣＶＤ膜としてＳｉＯ２膜３を形
成し、更に該ＳｉＯ２膜３の表面にシラノール化合物と
溶剤よりなる無機ＳＯＧ材料を塗布してベークすること
により無機系ＳＯＧ膜４を形成する。
面にスパッタにより第１Ａｌ層２を形成して所定の形状
にパターニングした後、該第１Ａｌ層２を含むシリコン
基板１の表面に第１のＣＶＤ膜としてＳｉＯ２膜３を形
成し、更に該ＳｉＯ２膜３の表面にシラノール化合物と
溶剤よりなる無機ＳＯＧ材料を塗布してベークすること
により無機系ＳＯＧ膜４を形成する。
【０００６】工程（ｂ）において、全面をエッチバック
して段差部分以外の無機系ＳＯＧ膜４を除去する。
して段差部分以外の無機系ＳＯＧ膜４を除去する。
【０００７】工程（ｃ）において、ＳｉＯ２膜３及び無
機系ＳＯＧ膜４の表面に第２のＣＶＤ膜としてＳｉＯ２
膜５を形成する。
機系ＳＯＧ膜４の表面に第２のＣＶＤ膜としてＳｉＯ２
膜５を形成する。
【０００８】工程（ｄ）において、該ＳｉＯ２膜５の表
面にレジスト６を塗布し、ホトリソグラフィでスルーホ
ールパターンを作成する。
面にレジスト６を塗布し、ホトリソグラフィでスルーホ
ールパターンを作成する。
【０００９】工程（ｅ）において、ＳｉＯ２膜３，５を
エッチングにより除去してスルーホールを作成する。
エッチングにより除去してスルーホールを作成する。
【００１０】そして、工程（ｆ）において、全面にスパ
ッタにより第２Ａｌ層７を付着させた後、ホトリソグラ
フィで所定の形状にパターニングする。
ッタにより第２Ａｌ層７を付着させた後、ホトリソグラ
フィで所定の形状にパターニングする。
【００１１】このような構成によれば、段差部分に残る
無機系ＳＯＧ膜４はＳｉＯ２膜３と５で覆われるので無
機系ＳＯＧ膜４から発生するＨ２ＯガスがＡｌ層２，７
に悪影響を及ぼすことはないが、無機系ＳＯＧ膜４の膜
厚が薄いことから平坦化に問題が残る。
無機系ＳＯＧ膜４はＳｉＯ２膜３と５で覆われるので無
機系ＳＯＧ膜４から発生するＨ２ＯガスがＡｌ層２，７
に悪影響を及ぼすことはないが、無機系ＳＯＧ膜４の膜
厚が薄いことから平坦化に問題が残る。
【００１２】
【発明が解決しようとする課題】これに対し、有機系Ｓ
ＯＧ膜の場合、形成される膜厚は０．５μｍ程度であっ
て、平坦化に優れる。
ＯＧ膜の場合、形成される膜厚は０．５μｍ程度であっ
て、平坦化に優れる。
【００１３】しかしながら、有機系のＳＯＧ膜はＣＨ３
が残ってＨ２Ｏガスが発生する。これは、理論的にはエ
ッチバックで不要部分のＳＯＧ膜を除去することにより
解決できるが、膜厚が厚いためにエッチバックの条件が
ずれると塗布時よりも段差が大きくなってしまうという
問題があり、実用化には至っていない。
が残ってＨ２Ｏガスが発生する。これは、理論的にはエ
ッチバックで不要部分のＳＯＧ膜を除去することにより
解決できるが、膜厚が厚いためにエッチバックの条件が
ずれると塗布時よりも段差が大きくなってしまうという
問題があり、実用化には至っていない。
【００１４】本発明は、このような問題点に鑑みてなさ
れたものであり、その目的は、有機系のＳＯＧ膜を用い
た場合のＳＯＧ膜からのＨ２Ｏガス放出を防止できる半
導体の製造方法を提供することにある。
れたものであり、その目的は、有機系のＳＯＧ膜を用い
た場合のＳＯＧ膜からのＨ２Ｏガス放出を防止できる半
導体の製造方法を提供することにある。
【００１５】
【課題を解決するための手段】このような課題を解決す
る本発明は、第１のＣＶＤ膜と有機系ＳＯＧ膜と第２の
ＣＶＤ膜を層間膜として積層して形成する第１の工程
と、レジストを塗布してスルーホールパターンを形成す
る第２の工程と、反応性イオンエッチングによりスルー
ホールを開口する第３の工程と、全表面に第３のＣＶＤ
膜を形成する第４の工程と、全面を反応性イオンエッチ
ングする第５の工程、を経ることを特徴とする。
る本発明は、第１のＣＶＤ膜と有機系ＳＯＧ膜と第２の
ＣＶＤ膜を層間膜として積層して形成する第１の工程
と、レジストを塗布してスルーホールパターンを形成す
る第２の工程と、反応性イオンエッチングによりスルー
ホールを開口する第３の工程と、全表面に第３のＣＶＤ
膜を形成する第４の工程と、全面を反応性イオンエッチ
ングする第５の工程、を経ることを特徴とする。
【００１６】
【作用】第１のＣＶＤ膜と有機系ＳＯＧ膜と第２のＣＶ
Ｄ膜を層間膜として形成した後にスルーホールを開口し
た段階では有機系ＳＯＧ膜はスルーホールの側面に露出
しているが、全面に第３のＣＶＤ膜を形成して反応性イ
オンエッチングで異方性エッチングすることにより露出
していた有機系ＳＯＧ膜は完全に封じ込められる。
Ｄ膜を層間膜として形成した後にスルーホールを開口し
た段階では有機系ＳＯＧ膜はスルーホールの側面に露出
しているが、全面に第３のＣＶＤ膜を形成して反応性イ
オンエッチングで異方性エッチングすることにより露出
していた有機系ＳＯＧ膜は完全に封じ込められる。
【００１７】これにより、有機系ＳＯＧ膜の露出に伴う
問題は解決され、膜厚の厚い利点を利用して段差を小さ
くできる。
問題は解決され、膜厚の厚い利点を利用して段差を小さ
くできる。
【００１８】
【実施例】以下、図面を参照して、本発明の実施例を詳
細に説明する。
細に説明する。
【００１９】図１は本発明の一実施例を示す工程図であ
り、図３と共通するものには同じ符号を付けている。
り、図３と共通するものには同じ符号を付けている。
【００２０】工程（ａ）において、シリコン基板１の表
面にスパッタにより第１Ａｌ層２を形成した後、ホトリ
ソグラフィで所定の形状にパターニングする。次に、該
第１Ａｌ層２を含むシリコン基板１の表面に第１のＣＶ
Ｄ膜としてＳｉＯ２（またはＰＳＧ）膜３を形成し、該
ＳｉＯ２膜３の表面に有機ＳＯＧ材料を塗布してベーク
することにより有機系ＳＯＧ膜８を形成する。更に、該
有機系ＳＯＧ膜８の表面に第２のＣＶＤ膜としてＳｉＯ
２（またはＰＳＧ）膜５を形成する。これら第１のＣＶ
Ｄ膜３，有機系ＳＯＧ膜８及び第２のＣＶＤ５は層間膜
を形成する。
面にスパッタにより第１Ａｌ層２を形成した後、ホトリ
ソグラフィで所定の形状にパターニングする。次に、該
第１Ａｌ層２を含むシリコン基板１の表面に第１のＣＶ
Ｄ膜としてＳｉＯ２（またはＰＳＧ）膜３を形成し、該
ＳｉＯ２膜３の表面に有機ＳＯＧ材料を塗布してベーク
することにより有機系ＳＯＧ膜８を形成する。更に、該
有機系ＳＯＧ膜８の表面に第２のＣＶＤ膜としてＳｉＯ
２（またはＰＳＧ）膜５を形成する。これら第１のＣＶ
Ｄ膜３，有機系ＳＯＧ膜８及び第２のＣＶＤ５は層間膜
を形成する。
【００２１】工程（ｂ）において、ＳｉＯ２膜５の表面
にレジスト６を塗布してホトリソグラフィでスルーホー
ルパターンを作成する。
にレジスト６を塗布してホトリソグラフィでスルーホー
ルパターンを作成する。
【００２２】工程（ｃ）において、反応性イオンエッチ
ングで異方性エッチングを行い、スルーホールを開口す
る。
ングで異方性エッチングを行い、スルーホールを開口す
る。
【００２３】工程（ｄ）において、スルーホールを含む
全表面に第３のＣＶＤ膜としてＳｉＯ２（またはＰＳＧ
やＳｉ３Ｎ４）膜９を形成する。
全表面に第３のＣＶＤ膜としてＳｉＯ２（またはＰＳＧ
やＳｉ３Ｎ４）膜９を形成する。
【００２４】工程（ｅ）において、ＳｉＯ２膜９が形成
された全面を反応性イオンエッチングで異方性エッチン
グする。この結果、スルーホールの側面にのみ第３のＣ
ＶＤ膜９が残り、有機系ＳＯＧ膜８は完全にＣＶＤ膜
３，５，９で覆われる。
された全面を反応性イオンエッチングで異方性エッチン
グする。この結果、スルーホールの側面にのみ第３のＣ
ＶＤ膜９が残り、有機系ＳＯＧ膜８は完全にＣＶＤ膜
３，５，９で覆われる。
【００２５】工程（ｆ）において、表面にスパッタによ
り第２Ａｌ層７を形成した後、ホトリソグラフィで所定
の形状にパターニングする。
り第２Ａｌ層７を形成した後、ホトリソグラフィで所定
の形状にパターニングする。
【００２６】このような構成において、工程（ｃ）での
スルーホール開口時に第１Ａｌ層２とＨ２Ｏとの反応で
Ａｌ２Ｏ３が形成されて第１Ａｌ層２と第２Ａｌ層７の
コンタクトが悪くなるが、第２Ａｌ層７のスパッタ時に
第１Ａｌ層２を逆スパッタして少し削ることで解決でき
る。
スルーホール開口時に第１Ａｌ層２とＨ２Ｏとの反応で
Ａｌ２Ｏ３が形成されて第１Ａｌ層２と第２Ａｌ層７の
コンタクトが悪くなるが、第２Ａｌ層７のスパッタ時に
第１Ａｌ層２を逆スパッタして少し削ることで解決でき
る。
【００２７】また、第２Ａｌ層７のスパッタ時に有機系
ＳＯＧ膜８からのＨ２Ｏが出てコンタクト不良になった
り、第２Ａｌ層７のスパッタ後に図２に示すように有機
系ＳＯＧ膜８と第１Ａｌ層２や第２Ａｌ層７とコンタク
トしているとＨ２ＯやＣｌの影響で第１Ａｌ層２や第２
Ａｌ層７が腐食するが、これらも有機系ＳＯＧ膜８が完
全にＣＶＤ膜３，５，９で覆われることで解決できる。
ＳＯＧ膜８からのＨ２Ｏが出てコンタクト不良になった
り、第２Ａｌ層７のスパッタ後に図２に示すように有機
系ＳＯＧ膜８と第１Ａｌ層２や第２Ａｌ層７とコンタク
トしているとＨ２ＯやＣｌの影響で第１Ａｌ層２や第２
Ａｌ層７が腐食するが、これらも有機系ＳＯＧ膜８が完
全にＣＶＤ膜３，５，９で覆われることで解決できる。
【００２８】なお、上述実施例では、第１Ａｌ層と第２
Ａｌ層間のスルーホールについて説明したが、シリコン
基板と第１Ａｌ層や、第２Ａｌ層と第３Ａｌ層間におい
ても同様の構造にしてもよい。
Ａｌ層間のスルーホールについて説明したが、シリコン
基板と第１Ａｌ層や、第２Ａｌ層と第３Ａｌ層間におい
ても同様の構造にしてもよい。
【００２９】
【発明の効果】以上詳細に説明したように、本発明によ
れば、層間絶縁膜及びスルーホールの構造が有機系ＳＯ
Ｇ膜をＣＶＤ膜で完全に包み込むようになっているの
で、有機系ＳＯＧ膜からのガスの放出を防ぐことができ
る。
れば、層間絶縁膜及びスルーホールの構造が有機系ＳＯ
Ｇ膜をＣＶＤ膜で完全に包み込むようになっているの
で、有機系ＳＯＧ膜からのガスの放出を防ぐことができ
る。
【００３０】この結果、Ａｌのコンタクト不良をなくす
ことができ、良好な電気的特性と、長期信頼性が得られ
る。
ことができ、良好な電気的特性と、長期信頼性が得られ
る。
【図１】本発明の一実施例の工程説明図である。
【図２】本発明を適用しない場合の不具合の説明図であ
る。
る。
【図３】従来の工程説明図である。
１ シリコン基板 ２ 第１Ａｌ層 ３ 第１ＣＶＤ膜 ５ 第２ＣＶＤ膜 ６ レジスト ７ 第２Ａｌ層 ８ 有機系ＳＯＧ膜 ９ 第３ＣＶＤ膜
Claims (1)
- 【特許請求の範囲】 【請求項１】 第１のＣＶＤ膜と有機系ＳＯＧ膜と第２
のＣＶＤ膜を層間膜として積層して形成する第１の工程
と、 レジストを塗布してスルーホールパターンを形成する第
２の工程と、 反応性イオンエッチングによりスルーホールを開口する
第３の工程と、 全表面に第３のＣＶＤ膜を形成する第４の工程と、 全面を反応性イオンエッチングする第５の工程、 を経ることを特徴とする半導体の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3594491A JPH0521616A (ja) | 1991-03-01 | 1991-03-01 | 半導体の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3594491A JPH0521616A (ja) | 1991-03-01 | 1991-03-01 | 半導体の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0521616A true JPH0521616A (ja) | 1993-01-29 |
Family
ID=12456107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3594491A Pending JPH0521616A (ja) | 1991-03-01 | 1991-03-01 | 半導体の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0521616A (ja) |
-
1991
- 1991-03-01 JP JP3594491A patent/JPH0521616A/ja active Pending
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