JPH05210735A - Two-dimensional spatial filtering circuit - Google Patents
Two-dimensional spatial filtering circuitInfo
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- JPH05210735A JPH05210735A JP27160792A JP27160792A JPH05210735A JP H05210735 A JPH05210735 A JP H05210735A JP 27160792 A JP27160792 A JP 27160792A JP 27160792 A JP27160792 A JP 27160792A JP H05210735 A JPH05210735 A JP H05210735A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、画像を構成する各画素
データに対して、所定の空間フィルタを用いて画像上を
２次元的に走査して該画像にフィルタリング処理を施す
２次元空間フィルタ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a two-dimensional spatial filter for two-dimensionally scanning the image of each pixel data forming an image by using a predetermined spatial filter and scanning the image two-dimensionally. Regarding the circuit.
【０００２】[0002]
【従来の技術】従来より各種の空間フィルタを用いて例
えば平滑化処理、エッジ抽出処理等の各種のフィルタリ
ング処理を施す方法が知られている。図１は、上記フィ
ルタリング処理に用いられる空間フィルタを例示した
図、図２はその演算処理方法を説明するための図であ
る。ここでは図１（Ａ）に示す空間フィルタを例として
その演算方法について説明する。2. Description of the Related Art Conventionally, there has been known a method of performing various filtering processes such as smoothing process and edge extraction process using various spatial filters. FIG. 1 is a diagram exemplifying a spatial filter used in the above filtering process, and FIG. 2 is a diagram for explaining a calculation processing method thereof. Here, the calculation method of the spatial filter shown in FIG. 1A will be described as an example.
【０００３】図１（Ａ）に示すように縦横に例えば３要
素ずつからなり各要素に数値が割り当てられた空間フィ
ルタ１０が、図２に示すように多数の画素Ｐからなる画
像上に、画素Ｐ0 を中心に重畳される。このようにして
互いに重畳された各要素および各画素毎に図１（Ａ）に
示す数値と各画素データ（ここでは簡単のため、図２に
示した各画素を表わす記号Ｐ0 ，Ｐ1 ，…，Ｐ8 を、そ
のまま該各画素の画素データを表わす記号として用い
る）とが互いに掛け算され、この掛け算後のデータが互
いに加算される。即ち、ここでは、 Ｐ0 ’＝−１×Ｐ1 ＋０×Ｐ2 ＋１×Ｐ3 −２×Ｐ4 ＋０×Ｐ0 ＋２×Ｐ5 −１×Ｐ6 ＋０×Ｐ7 ＋１×Ｐ8 …（１） が演算され、この演算後の画素データ（処理済データ）
Ｐ0 ’が画素Ｐ0 に対応する新たな画素データとされ
る。このような演算を画素Ｐ0 を１つずつ順次変更しな
がら画像の全面に亘って行うことによりその画像にフィ
ルタリング処理が施される。ここで図１（Ａ）に示す空
間フィルタは、いわゆるソーベル演算子と呼ばれるもの
であり、図２の縦方向に伸びるエッジ部分の抽出に有効
な空間フィルタである。また図１（Ｂ），（Ｃ）は画像
を平滑化するための空間フィルタであり、図１（Ｂ）は
９画素を単純に加算（平均）するもの、図１（Ｃ）は中
央に重みをおいて加算（平均）するものである。また図
１（Ｄ）は数値を抽象化してアルファベットであらわし
たものである。As shown in FIG. 1 (A), a spatial filter 10 consisting of, for example, three elements each in the vertical and horizontal directions, in which numerical values are assigned to each element, a pixel is formed on an image composed of a large number of pixels P as shown in FIG. Superimposed around P 0 . Numerical values and pixel data shown in FIG. 1A for each element and each pixel thus overlapped with each other (for simplicity, here, symbols P 0 , P 1 , ..., and P 8, is used as it is as the symbols representing the pixel data of each of pixels) and are multiplied together, the data after the multiplication is added to each other. That is, here, P 0 ′ = −1 × P 1 + 0 × P 2 + 1 × P 3 −2 × P 4 + 0 × P 0 + 2 × P 5 −1 × P 6 + 0 × P 7 + 1 × P 8 ( 1) is calculated and pixel data after this calculation (processed data)
P 0 'is the new pixel data corresponding to the pixel P 0 . By performing such calculation over the entire surface of the image while sequentially changing the pixel P 0 one by one, the image is filtered. Here, the spatial filter shown in FIG. 1A is a so-called Sobel operator and is an effective spatial filter for extracting the edge portion extending in the vertical direction in FIG. 1B and 1C are spatial filters for smoothing an image. FIG. 1B simply adds (averages) 9 pixels, and FIG. 1C shows weighting in the center. It is to add (average) after. Further, FIG. 1D is an alphabetical representation of the numerical values abstracted.
【０００４】[0004]
【発明が解決しようとする課題】上記のような２次元画
像について空間フィルタリング処理を行う回路を構成す
るにあたっては、通常その回路構成を簡単化するために
行方向にｋ画素並ぶ画像を表わす各画素データＳが所定
の第ｎ行について行方向に順次ｋ画素分入力され、次に
第ｎ＋１行に移って第ｎ＋１行について行方向に順次ｋ
画素分入力されるように、画像全面に亘る２次元的な画
素データが一次元的な時系列信号として入力される回路
構成が採用される。In constructing a circuit for performing spatial filtering processing on a two-dimensional image as described above, each pixel representing an image arranged in k rows in the row direction is usually arranged in order to simplify the circuit configuration. The data S are sequentially input for the predetermined nth row in the row direction by k pixels, then move to the (n + 1) th row and sequentially in the row direction for the (n + 1) th row.
A circuit configuration is adopted in which two-dimensional pixel data over the entire image is input as a one-dimensional time-series signal so that pixels are input.
【０００５】この場合に、例えば図２に示す画素Ｐ01の
処理を行うために、その空間フィルタが概念的に位置１
０’にある場合、実際にはそれぞれ１つずつ前の行の最
終に存在する画素Ｐ10，Ｐ11，Ｐ12が、位置１０’に存
在する空間フィルタ内に存在するかのように演算が行わ
れ、したがって画素Ｐ01に対応するフィルタの出力が全
くでたらめなものとなってしまうこととなる。In this case, the spatial filter is conceptually located at position 1 in order to process the pixel P 01 shown in FIG. 2, for example.
If it is at 0 ', the operation is performed as if the pixels P 10 , P 11 , P 12 at the end of the previous row, respectively, actually exist in the spatial filter at the position 10'. The result is that the output of the filter corresponding to pixel P 01 is totally random.
【０００６】また角の画素Ｐ02の処理を行う場合には存
在しない画素に対応する画素データを用いることとな
り、この場合もフィルタの出力が全くでたらめのものと
なってしまうこととなる。このように、上記のような空
間フィルタリング処理を行う回路では、フィルタ処理後
の画像の周縁近傍の値はでたらめとなり、この画像の周
縁部が視覚上劣化してしまうこととなる。Further, when processing the corner pixel P 02 , the pixel data corresponding to the non-existing pixel is used, and in this case also, the output of the filter becomes completely random. As described above, in the circuit that performs the spatial filtering process as described above, the values in the vicinity of the peripheral edge of the filtered image are random, and the peripheral edge portion of the image is visually deteriorated.
【０００７】本発明は、上記事情に鑑み、従来の２次元
空間フィルタ回路に大幅に回路を付加することなく、画
像の周縁近傍のフィルタ出力値がでたらめな値とならな
いように制御された２次元空間フィルタ回路を提供する
ことを目的とする。In view of the above-mentioned circumstances, the present invention is a two-dimensional controlled two-dimensional spatial filter circuit which is controlled so that the filter output value in the vicinity of the periphery of the image does not become a random value without adding a large circuit. It is an object to provide a spatial filter circuit.
【０００８】[0008]
【課題を解決するための手段】上記目的を達成する本発
明の第１の２次元空間フィルタ回路は、行方向および列
方向にそれぞれ多数並ぶ多数の画素から構成される２次
元画像の、該多数の画素のそれぞれの画素値を担持する
多数の画素データを、各行の末尾の画素に対応する画素
データの次に次の行の先頭の画素に対応する画素データ
が並ぶ時系列データとして入力し、上記２次元画像内の
所定の画素を含む複数の画素から構成される領域内の該
複数の画素に対応する複数の画素データに基づく演算処
理を行うことにより該所定の画素に対応する処理済デー
タを生成する操作を、所定の画素を順次変更しながら２
次元画像の全面に亘って行う２次元空間フィルタ回路に
おいて、順次変更される所定の画素に対応するフィルタ
リング処理前の画素データとフィルタリング処理後の処
理済データとを入力してこれら画素データもしくは処理
済データの一方を該各所定の画素毎に選択的に出力する
マルチプレクサと、該マルチプレクサから、フィルタ領
域内に２次元画像から外れる画素部分が含まれるときに
画素データが出力され、フィルタ領域内に２次元画像を
構成する画素のみが含まれるときに処理済データが出力
されるように該マルチプレクサを制御するコントローラ
とを備えたことを特徴とするものである。A first two-dimensional spatial filter circuit according to the present invention that achieves the above-mentioned object includes a plurality of two-dimensional images composed of a large number of pixels arranged in the row direction and the column direction. A large number of pixel data carrying respective pixel values of the pixels are input as time-series data in which pixel data corresponding to the first pixel of the next row is arranged next to the pixel data corresponding to the last pixel of each row, Processed data corresponding to the predetermined pixel by performing arithmetic processing based on a plurality of pixel data corresponding to the plurality of pixels in a region composed of a plurality of pixels including a predetermined pixel in the two-dimensional image 2 is performed by sequentially changing predetermined pixels.
In a two-dimensional spatial filter circuit performed over the entire surface of a three-dimensional image, pixel data before filtering processing and processed data after filtering processing corresponding to predetermined pixels that are sequentially changed are input and these pixel data or processed A multiplexer that selectively outputs one of the data for each of the predetermined pixels, and the multiplexer outputs pixel data when a pixel portion deviating from the two-dimensional image is included in the filter area, and outputs the pixel data in the filter area. And a controller for controlling the multiplexer so that the processed data is output when only the pixels forming the three-dimensional image are included.
【０００９】また、上記目的を達成する本発明の第２の
２次元空間フィルタ回路は、行方向および列方向にそれ
ぞれ多数並ぶ多数の画素から構成される２次元画像の、
該多数の画素のそれぞれの画素値を担持する多数の画素
データを、各行の末尾の画素に対応する画素データの次
に次の行の先頭の画素に対応する画素データが並ぶ時系
列データとして入力し、入力された画素データを該画素
データが入力される毎に書込むとともに書込まれた画素
データを書込みの時点から所定時間経過する毎に読出す
メモリ、該メモリの書込みアドレスおよび読出しアドレ
スを生成するアドレス生成回路、および上記メモリから
読出された、上記２次元画像内の所定の画素を含む複数
の画素から構成される領域内の該複数の画素に対応する
複数の画素データに基づく演算処理を行うことにより、
該所定の画素に対応する処理済データを生成する演算回
路を備え、該処理済データを生成する操作を、所定の画
素を順次変更しながら２次元画像の全面に亘って行う２
次元空間フィルタ回路において、順次変更される所定の
画素に対応するフィルタリング処理前の画素データとフ
ィルタリング処理後の処理済データとを入力してこれら
画素データもしくは処理済データの一方を該各所定の画
素毎に選択的に出力するマルチプレクサ、および上記ア
ドレス生成回路から出力された読出しアドレスを入力し
てフィルタ領域内に２次元画像から行方向に外れる画素
部分が含まれるか否かを判定する第１判定回路と、フィ
ルタ領域内に２次元画像から列方向に外れる画素部分が
含まれるか否かを判定する第２判定回路と、これら第１
の判定回路もしくは第２の判定回路のうちの少くとも一
方がフィルタ領域内に上記２次元画像から外れる画素部
分が含まれると判定したか否かに応じて、上記マルチプ
レクサから、それぞれ、フィルタリング処理前の画素デ
ータもしくはフィルタリング処理後の処理済データが出
力されるように該マルチプレクサを制御する制御信号を
生成する制御信号生成回路とを有するコントローラを備
えたことを特徴とするものである。A second two-dimensional spatial filter circuit according to the present invention which achieves the above object, is a two-dimensional image composed of a large number of pixels arranged in the row direction and the column direction.
A large number of pixel data carrying respective pixel values of the large number of pixels are inputted as time-series data in which pixel data corresponding to the first pixel of the next row is arranged next to pixel data corresponding to the last pixel of each row. Then, the input pixel data is written each time the pixel data is input, and the written pixel data is read every time a predetermined time has elapsed from the writing time, and the write address and read address of the memory are An address generation circuit to generate, and a calculation process based on a plurality of pixel data read from the memory, the plurality of pixel data corresponding to the plurality of pixels in a region including a plurality of pixels including a predetermined pixel in the two-dimensional image. By doing
An operation circuit for generating processed data corresponding to the predetermined pixel is provided, and the operation for generating the processed data is performed over the entire surface of the two-dimensional image while sequentially changing the predetermined pixel.
In the dimensional spatial filter circuit, pixel data before filtering processing and processed data after filtering processing corresponding to predetermined pixels that are sequentially changed are input, and one of these pixel data or the processed data is input to each of the predetermined pixels. First determination for determining whether or not a pixel portion deviating from the two-dimensional image in the row direction is included in the filter area by inputting the read address output from the multiplexer, which selectively outputs each for each, and the read address output from the address generation circuit A circuit, a second determination circuit for determining whether or not a pixel portion deviating from the two-dimensional image in the column direction is included in the filter area, and the first determination circuit
Before the filtering process from the multiplexer depending on whether or not at least one of the second decision circuit and the second decision circuit decides that a pixel portion outside the two-dimensional image is included in the filter region. And a control signal generation circuit for generating a control signal for controlling the multiplexer so that the pixel data or the processed data after the filtering process is output.
【００１０】さらに、上記目的を達成する本発明の第３
の２次元空間フィルタ回路は、行方向および列方向にそ
れぞれ多数並ぶ多数の画素から構成される２次元画像
の、該多数の画素のそれぞれの画素値を担持する多数の
画素データを、各行の末尾の画素に対応する画素データ
の次に次の行の先頭の画素に対応する画素データが並ぶ
時系列データとして入力し、上記２次元画像内の所定の
画素を含む複数の画素から構成される領域内の該複数の
画素に対応する複数の画素データに基づく演算処理を行
うことにより該所定の画素に対応する処理済データを生
成する操作を、所定の画素を順次変更しながら２次元画
像の全面に亘って行う２次元空間フィルタ回路におい
て、値が固定された固定データと順次変更される所定の
画素に対応する上記処理済データとを入力してこれら固
定データもしくは処理済データの一方を該各所定の画素
毎に選択的に出力するマルチプレクサと、該マルチプレ
クサから、フィルタ領域内に２次元画像から外れる画素
部分が含まれるときに固定データが出力され、フィルタ
領域内に２次元画像を構成する画素のみが含まれるとき
に処理済データが出力されるように該マルチプレクサを
制御するコントローラとを備えたことを特徴とするもの
である。Furthermore, a third aspect of the present invention that achieves the above object.
The two-dimensional spatial filter circuit described in (2) stores a large number of pixel data carrying respective pixel values of a large number of pixels in a two-dimensional image composed of a large number of pixels arranged in the row direction and the column direction, at the end of each row. Area which is input as time-series data in which pixel data corresponding to the first pixel of the next row after the pixel data corresponding to the pixel An operation of generating processed data corresponding to the predetermined pixel by performing arithmetic processing based on a plurality of pixel data corresponding to the plurality of pixels in the two-dimensional image while sequentially changing the predetermined pixel. In a two-dimensional spatial filter circuit, the fixed data having a fixed value and the processed data corresponding to a predetermined pixel which is sequentially changed are input to the fixed data or the processing. A multiplexer that selectively outputs one of the data for each of the predetermined pixels and fixed data is output from the multiplexer when the pixel portion outside the two-dimensional image is included in the filter area, and the fixed data is output in the filter area. And a controller for controlling the multiplexer so that the processed data is output when only the pixels forming the three-dimensional image are included.
【００１１】また、本発明の第４の２次元空間フィルタ
回路は、行方向および列方向にそれぞれ多数並ぶ多数の
画素から構成される２次元画像の、該多数の画素のそれ
ぞれの画素値を担持する多数の画素データを、各行の末
尾の画素に対応する画素データの次に次の行の先頭の画
素に対応する画素データが並ぶ時系列データとして入力
し、入力された画素データを該画素データが入力される
毎に書込むとともに書込まれた画素データを書込みの時
点から所定時間経過する毎に読出すメモリ、該メモリの
書込みアドレスおよび読出しアドレスを生成するアドレ
ス生成回路、および上記メモリから読出された、上記２
次元画像内の所定の画素を含む複数の画素から構成され
る領域内の該複数の画素に対応する複数の画素データに
基づく演算処理を行うことにより該所定の画素に対応す
る処理済データを生成する演算回路を備え、該処理済デ
ータを生成する操作を、所定の画素を順次変更しながら
２次画像の全面に亘って行う２次元空間フィルタ回路に
おいて、値が固定された固定データと順次変更される所
定の画素に対応するフィルタリング処理後の処理済デー
タとを入力してこれら固定データもしくは処理済データ
の一方を該各所定の画素毎に選択的に出力するマルチプ
レクサ、および上記アドレス生成回路から出力された読
出しアドレスを入力してフィルタ領域内に２次元画像か
ら行方向に外れる画素部分が含まれるか否かを判定する
第１判定回路と、フィルタ領域内に２次元画像から列方
向に外れる画素部分が含まれるか否かを判定する第２判
定回路と、これら第１の判定回路もしくは第２の判定回
路のうちの少くとも一方がフィルタ領域内に２次元画像
から外れる画素部分が含まれると判定したか否かに応じ
て、上記マルチプレクサから、それぞれ、固定データも
しくは処理済データが出力されるように該マルチプレク
サを制御する制御信号を生成する制御信号生成回路とを
有するコントローラを備えたことを特徴とするものであ
る。The fourth two-dimensional spatial filter circuit of the present invention carries the pixel value of each of a large number of pixels of a two-dimensional image composed of a large number of pixels arranged in the row direction and the column direction. A large number of pixel data to be input are input as time-series data in which pixel data corresponding to the first pixel of the next row is arranged next to pixel data corresponding to the last pixel of each row, and the input pixel data is input to the pixel data. , A memory for reading the written pixel data each time a predetermined time elapses from the time of writing, an address generating circuit for generating a write address and a read address of the memory, and reading from the memory. The above 2
Generates processed data corresponding to the predetermined pixel by performing arithmetic processing based on a plurality of pixel data corresponding to the plurality of pixels in a region composed of a plurality of pixels including a predetermined pixel in the three-dimensional image In the two-dimensional spatial filter circuit, which is provided with an arithmetic circuit for performing the operation of generating the processed data over the entire surface of the secondary image while sequentially changing predetermined pixels, it is sequentially changed with fixed data having a fixed value. From the address generation circuit, a multiplexer for inputting processed data after filtering processing corresponding to a predetermined pixel and selectively outputting one of fixed data or processed data for each predetermined pixel, A first determination circuit which receives the output read address and determines whether or not a pixel portion deviating from the two-dimensional image in the row direction is included in the filter region; A second determination circuit for determining whether or not a pixel portion deviating from the two-dimensional image in the column direction is included in the filter region, and at least one of the first determination circuit and the second determination circuit is a filter region. Depending on whether or not it is determined that a pixel portion deviating from the two-dimensional image is included therein, the multiplexer generates a control signal for controlling the multiplexer so that fixed data or processed data is output, respectively. A controller having a control signal generation circuit is provided.
【００１２】[0012]
【作用】上記本発明の第１の２次元空間フィルタ回路
は、フィルタ演算子の領域内の一部が画像から外れると
きに処理前の画素データを出力するようにしたものであ
り、わずかな回路を付加するだけで、例えば平均演算を
行うような場合に誤差の少ない、したがって画像の周縁
部の劣化の少ない処理済の画像を得ることができる。The first two-dimensional spatial filter circuit of the present invention is designed to output the pixel data before processing when a part of the area of the filter operator deviates from the image. It is possible to obtain a processed image with a small error, for example, in the case of performing an average calculation, and thus with less deterioration of the peripheral portion of the image, only by adding
【００１３】このような２次元フィルタ回路では、１回
のフィルタ演算に用いる複数の画素データを同時刻に集
める必要があり、このために通常は画素データの遅延を
担う読み書き可能なメモリが採用される。上記本発明の
第２の２次元空間フィルタ回路は、このような読み書き
可能なメモリを採用した２次元空間フィルタ回路におい
て、マルチプレクサを制御するコントローラを、このコ
ントローラに上記メモリの読出しアドレスを入力してフ
ィルタ領域内に２次元画像から外れる画素部分が含まれ
るか否かを判定する構成としたため、上記メモリとは全
く独立にコントローラを構成した場合と比べ回路規模の
小さいコントローラで済み、したがって上記第１の２次
元空間フィルタ回路と同様に、画像の周縁部の劣化の少
ない処理済の画像を得ることができるとともに、この２
次元空間フィルタ回路をより小規模の回路構成で実現す
ることができる。In such a two-dimensional filter circuit, it is necessary to collect a plurality of pixel data used for one filtering operation at the same time. Therefore, a readable / writable memory that normally delays the pixel data is adopted. It The second two-dimensional spatial filter circuit of the present invention is a two-dimensional spatial filter circuit that employs such a readable / writable memory, and inputs a read address of the memory to a controller that controls a multiplexer. Since it is configured to determine whether or not a pixel portion deviating from the two-dimensional image is included in the filter area, a controller having a smaller circuit scale is required as compared with the case where the controller is configured independently from the memory, and thus the first As with the two-dimensional spatial filter circuit of, it is possible to obtain a processed image with less deterioration of the peripheral portion of the image, and
The dimensional spatial filter circuit can be realized with a smaller circuit configuration.
【００１４】また、本発明の第３の２次元空間フィルタ
回路は、フィルタ演算子の領域内の一部が画像から外れ
るときにあらかじめ値が固定されたデータを出力するよ
うにしたものであり、これにより処理後の有効な画像部
分の境界が明確化され、でたらめな演算により不安定な
値が出力されることが防止される。さらに、本発明の第
４の２次元空間フィルタ回路は、上記第３の２次元空間
フィルタ回路において、画素データの遅延を担う読み書
き可能なメモリを採用し、かつ、マルチプレクサを制御
するコントローラを、このコントローラに上記メモリの
読出しアドレスを入力してフィルタ領域内に２次元画像
から外れる画素部分が含まれるか否かを判定する構成と
したものであり、これにより上記第３の２次元空間フィ
ルタ回路の作用効果はそのままに、さらに、上記第２の
２次元空間フィルタ回路と同様にこの２次元空間フィル
タ回路をより小規模の回路構成で実現することができ
る。Further, the third two-dimensional spatial filter circuit of the present invention outputs the data whose value is fixed in advance when a part of the area of the filter operator is out of the image, As a result, the boundary of the effective image portion after processing is clarified, and an unstable value is prevented from being output due to random calculation. Further, a fourth two-dimensional spatial filter circuit of the present invention is the above-mentioned third two-dimensional spatial filter circuit, which employs a readable / writable memory for delaying pixel data and includes a controller for controlling a multiplexer. The read address of the memory is input to the controller to determine whether or not a pixel portion outside the two-dimensional image is included in the filter region, whereby the third two-dimensional spatial filter circuit is configured. While maintaining the effect, the two-dimensional spatial filter circuit can be realized with a smaller-scale circuit configuration, similarly to the second two-dimensional spatial filter circuit.
【００１５】[0015]
【実施例】以下、本発明の実施例について説明する。図
３は、本発明の一実施例に係る２次元空間フィルタ回路
を表わした回路ブロック図である。行方向にｋ画素並ぶ
画像が所定の第ｎ行について図２に示す矢印Ａ方向にス
キャニングされ、次に第ｎ＋１行に移って第ｎ＋１行に
ついて矢印Ａ方向にスキャニングされ、これにより図２
に示す左上端の画素に対応する画素データから右下端の
画素に対応する画素データがこの順にシフトレジスタ１
１，１２に順次入力される。したがってラッチ回路１
３，１４，１５に同時にラッチされる画素データは、例
えば図２に示すそれぞれ画素データＰ3 ，Ｐ5 ，Ｐ8 と
なる。これと同時にラッチ回路１６，１７，１８；１
９，２０，２１にはそれぞれ図２に示す画素データＰ
2 ，Ｐ0 ，Ｐ7 ；Ｐ1 ，Ｐ4 ，Ｐ6 がラッチされる。こ
の状態で次のクロックパルスが入力されると、各掛算器
５１，５２，…，５９により、各ラッチ回路１３〜２１
にラッチされた各画素データＰ0 〜Ｐ8 と演算子（図１
（Ｄ）参照）を構成する各フィルタ係数ａ，ｂ，ｃ，
…，ｉとが互いに掛け算されて、各ラッチ回路３１，３
２，…，３９にラッチされる。またこれとともに、ラッ
チ回路１７にラッチされていた画素データＰ0 がラッチ
回路２２にラッチされる。EXAMPLES Examples of the present invention will be described below. FIG. 3 is a circuit block diagram showing a two-dimensional spatial filter circuit according to an embodiment of the present invention. An image in which k pixels are arranged in the row direction is scanned in the direction of arrow A shown in FIG. 2 for a predetermined nth row, then moved to the (n + 1) th row, and is scanned in the direction of arrow A for the (n + 1) th row.
The pixel data corresponding to the pixel at the upper left corner to the pixel data corresponding to the pixel at the lower right corner shown in FIG.
1 and 12 are sequentially input. Therefore, the latch circuit 1
Pixel data latched in 3 , 14, and 15 at the same time is, for example, pixel data P 3 , P 5 , and P 8 shown in FIG. 2, respectively. At the same time, the latch circuits 16, 17, 18; 1
The pixel data P shown in FIG.
2 , P 0 , P 7 ; P 1 , P 4 , P 6 are latched. In this state, when the next clock pulse is input, the multipliers 51, 52, ...
Each pixel data P 0 to P 8 latched in
(See (D)) each filter coefficient a, b, c,
,, and i are multiplied with each other to obtain the latch circuits 31, 3
2, ..., 39 are latched. At the same time, the pixel data P 0 latched in the latch circuit 17 is latched in the latch circuit 22.
【００１６】また次のクロックパルスが入力されると、
各ラッチ回路３１，３２，３３にラッチされた各値が加
算器４１で加算されてラッチ回路６１にラッチされ、ま
た各ラッチ回路３４，３５，３６にラッチされた各値が
加算器４２で加算されてラッチ回路６２にラッチされ、
さらに各ラッチ回路３７，３８，３９にラッチされた各
値が加算器４３で加算されてラッチ回路６３にラッチさ
れる。これら各ラッチ回路６１，６２，６３にラッチさ
れた各値は、加算器６４で互いに加算されてマルチプレ
クサ６５の一方の入力端子６５ａから該マルチプレクサ
６５に入力される。この入力端子６５ａはフィルタ係数
ａ〜ｉで規定される所定のフィルタ処理を行った後の処
理済データである。When the next clock pulse is input,
The values latched by the latch circuits 31, 32, 33 are added by the adder 41 and latched by the latch circuit 61, and the values latched by the latch circuits 34, 35, 36 are added by the adder 42. Is latched in the latch circuit 62,
Further, the respective values latched by the respective latch circuits 37, 38, 39 are added by the adder 43 and latched by the latch circuit 63. The respective values latched by the respective latch circuits 61, 62 and 63 are added to each other by the adder 64 and input to the multiplexer 65 from one input terminal 65a of the multiplexer 65. The input terminal 65a is the processed data after performing the predetermined filter processing defined by the filter coefficients a to i.
【００１７】また、これとともにラッチ回路２２にラッ
チされていた画素データＰ0 がラッチ回路２３に移動
し、マルチプレクサ６５のもう一方の入力端子６５ｂか
ら該マルチプレクサに６５に入力される。このマルチプ
レクサ６５は、コントローラ２００によって制御されて
おり、このコントローラ２００はフィルタ領域内に２次
元画像から外れる画素部分が含まれる時に、マルチプレ
クサ６５が入力端子６５ｂから入力された信号がマルチ
プレクサ６５から出力され、フィルタ領域内に２次元画
像を構成する画素のみが含まれるときにマルチプレクサ
６５の入力端子６５ａから入力された信号がこのマルチ
プレクサ６５から出力されるようにマルチプレクサ６５
を制御するものである。したがってフィルタ領域内に２
次元画像から外れる画素部分が含まれるときにそのタイ
ミングにおける中央の画素Ｐ0 の処理前の画素データＰ
0 が出力され、これによりでたらめな値が出力されるこ
とが防止される。またマルチプレクサ６５の入力端子６
５ｂに画素データＰ0 を導くことに代え、図３に一点鎖
線で示すように、固定データ、例えば値が零のデータを
入力することにより画像の周縁部においてでたらめにフ
ィルタリング処理が行われる場合にその固定データが出
力され、これにより正しくフィルタリング処理された境
界が明確となる。Along with this, the pixel data P 0 latched in the latch circuit 22 moves to the latch circuit 23 and is input to the multiplexer 65 from the other input terminal 65b of the multiplexer 65. The multiplexer 65 is controlled by the controller 200. When the controller 200 includes a pixel portion outside the two-dimensional image in the filter area, the signal input from the input terminal 65b to the multiplexer 65 is output from the multiplexer 65. , The multiplexer 65 so that the signal input from the input terminal 65 a of the multiplexer 65 is output from the multiplexer 65 when only the pixels forming the two-dimensional image are included in the filter area.
Is to control. Therefore 2 in the filter area
When a pixel portion deviating from the three-dimensional image is included, the pixel data P before processing of the central pixel P 0 at that timing
0 is output, which prevents output of random values. The input terminal 6 of the multiplexer 65
Instead of deriving the pixel data P 0 to 5b, when fixed data, for example, data having a value of zero is input as shown by the chain line in FIG. 3, random filtering processing is performed in the peripheral portion of the image. The fixed data is output, which makes the boundaries properly filtered clear.
【００１８】図４は、図３に示す２次元空間フィルタ回
路のシフトレジスタ１１，１２として読み書き可能なメ
モリを備えた場合における該メモリとコントローラの構
成を示したブロック図である。外部から順次入力される
８ビットデータである画素データＤＩＮは、読み書き可
能なメモリであるＲＡＭ１１１の、アドレス生成回路１
１２から出力された書込みアドレスＷr の指示するアド
レスに書込まれる。この書込みアドレスＷr は、１０ビ
ットのディジタル情報であり、画素データＤＩＮが１つ
入力される毎に順次インクリメントされる。FIG. 4 is a block diagram showing the configuration of the memory and controller in the case where the shift registers 11 and 12 of the two-dimensional spatial filter circuit shown in FIG. The pixel data DIN, which is 8-bit data sequentially input from the outside, is stored in the address generation circuit 1 of the RAM 111 that is a readable / writable memory.
It is written in the address designated by the write address W r output from 12. This write address W r is 10-bit digital information and is sequentially incremented every time one pixel data DIN is input.
【００１９】またＲＡＭ１１１に書込まれた画素データ
は、書込まれた時刻から所定時間経過した後、即ち図示
しない基本クロックパルスが所定数だけ入力された後、
ＲＡＭ１１１から、アドレス生成回路１１２から出力さ
れる１０ビットの読出しアドレスＲd の指示に基づいて
画素データＤＯＵＴとして読出される。図３に示す実施
例における各シフトレジスタ１１，１２として、図４に
示すＲＡＭ１１１とアドレス生成回路１１２との組合せ
である遅延回路１１０を採用することができる。Further, the pixel data written in the RAM 111 is stored after a predetermined time has passed from the written time, that is, after a predetermined number of basic clock pulses (not shown) are input.
The pixel data DOUT is read from the RAM 111 based on the instruction of the 10-bit read address R d output from the address generation circuit 112. As the shift registers 11 and 12 in the embodiment shown in FIG. 3, the delay circuit 110 which is a combination of the RAM 111 and the address generation circuit 112 shown in FIG. 4 can be adopted.
【００２０】また、この２次元空間フィルタ回路には、
このデバイス全体の制御を司るデバイス制御部（図示せ
ず）に、ライン長レジスタ３０１が備えられている。こ
のライン長レジスタに３１は、この２次元空間フィルタ
回路の使用に先立って、ライン長ＬＥＮＧＴＨ、即ち、
図２に示すような２次元画像の横方向の画素数ｋがセッ
トされる。また、コントローラ２００には、ライン数レ
ジスタ２０１が備えられており、このライン数レジスタ
２０１には、この２次元空間フィルタ回路の使用に先立
って、ライン数ＬＩＮＥ、即ち、図２に示すような２次
元画像の縦方向の画素数がセットされる。The two-dimensional spatial filter circuit also includes
A line length register 301 is provided in a device control unit (not shown) that controls the entire device. The line length register 31 has a line length LENGTH, that is, 31 before the use of the two-dimensional spatial filter circuit.
The number k of pixels in the horizontal direction of the two-dimensional image as shown in FIG. 2 is set. Further, the controller 200 is provided with a line number register 201, and the line number register 201 has a line number LINE, that is, 2 as shown in FIG. 2, before using the two-dimensional spatial filter circuit. The number of pixels in the vertical direction of the three-dimensional image is set.
【００２１】ライン長レジスタ３０１にセットされたラ
イン長ＬＥＮＧＴＨは、コントローラ２００を構成する
コンパレータ２０３に入力される。またこのコンパレー
タ２０３には、アドレス生成回路１１２から出力された
読出しアドレスＲd も入力され、このコンパレータ２０
３において読出しアドレスＲd とライン長ＬＥＮＧＴＨ
とが比較され、マルチプレクサ６５（図３参照）に到達
した処理済データが各行の先頭の画素（図２に示す横方
向に並ぶ画素列の最左端の画素）に対応する処理済デー
タであるか、あるいは各行の末尾の画素（図２に示す横
方向に並ぶ画素列の最右端の画素）に対応する処理済デ
ータである場合にこのコンパレータ２０３から論理
“１”の信号、他の場合に論理“０”の信号が出力され
る。The line length LENGTH set in the line length register 301 is input to the comparator 203 constituting the controller 200. The read address R d output from the address generation circuit 112 is also input to the comparator 203, and the comparator 20 receives the read address R d.
3, read address R d and line length LENGTH
And the processed data that has reached the multiplexer 65 (see FIG. 3) is the processed data corresponding to the first pixel of each row (the leftmost pixel of the pixel column arranged in the horizontal direction shown in FIG. 2). , Or the processed data corresponding to the last pixel of each row (the rightmost pixel of the row of pixels lined up in the horizontal direction in FIG. 2), the comparator 203 outputs a signal of logic “1”; A signal of "0" is output.
【００２２】またコントローラ２００には、ライン数カ
ウンタ２０５が備えられている。このライン数カウンタ
２０５は、この２次元空間フィルタ回路の使用に先立っ
て入力されるリセット信号ＲＥＳＥＴによりリセットさ
れるとともに、フレーム（各２次元画像）の切替時、即
ち、図２に示すような一枚の２次元画像の処理が終了し
た後次の２次元画像の処理を開始する前に入力されるフ
レーム切替信号ＦＲＡＭＥによってもリセットされる。
このライン数カウンタ２０５は、リセットされた後、一
行分の画素データ（図２に示す横方向に一行に並ぶ画素
データ）が入力される毎にパルスを発生するラインパル
ス信号Ｌ＿ＰＵＬＳＥのパルス数を教えるものである。
このライン数カウンタ２０５のカウント値と、ライン数
レジスタ２０１にセットされたライン数ＬＩＮＥは、コ
ンパレータ２０７に入力される。このコンパレータ２０
７ではこの入力されたカウント値とライン数とが比較さ
れ、マルチプレクサ６５（図３参照）に到達した処理済
データが、先頭の行（図２に示す横方向に並ぶ画素列の
うちの最上段の画素列）を構成する各画素のうちのいず
れかの画素に対応する処理済データであるか、あるいは
末尾の行（図２に示す横方向に並ぶ画素列のうちの最下
段の画素列）を構成する各画素のうちのいずれかの画素
に対応する処理済データである場合に、このコンパレー
タ２０７から論理“１”の信号、その他の場合に論理
“０”の信号が出力される。コンパレータ２０３の出力
とコンパレータ２０７の出力は、本発明にいう制御信号
生成回路の一例であるオア回路２０９に入力される。こ
のオア回路からは、コンパレータ２０３，２０７の出力
のうちの少くとも一方が論理“１”の場合に論理
“１”、コンパレータ２０３，２０７の双方の出力が論
理“０”の場合に論理“０”の制御信号ＭＵＸＣＴＬが
出力される。この制御信号ＭＵＸＣＴＬは、図３に示す
マルチプレクサ６５に入力され、このマルチプレクサ６
５からは、この制御信号ＭＵＸＣＴＬが論理“１”の場
合に画素Ｐ0 に対応する処理前の画素データ、もしくは
値が例えば零に固定された固定データが出力され、制御
信号ＭＵＸＣＴＬが論理“０”の場合に画素Ｐ0 に対応
する処理済データが出力される。The controller 200 also includes a line number counter 205. The line number counter 205 is reset by a reset signal RESET input prior to the use of the two-dimensional spatial filter circuit, and at the time of switching frames (each two-dimensional image), that is, as shown in FIG. It is also reset by the frame switching signal FRAME input after the processing of one two-dimensional image is finished and before the processing of the next two-dimensional image is started.
The line number counter 205, after being reset, teaches the pulse number of the line pulse signal L_PULSE that generates a pulse each time pixel data for one row (pixel data arranged in one row in the horizontal direction shown in FIG. 2) is input. It is a thing.
The count value of the line number counter 205 and the line number LINE set in the line number register 201 are input to the comparator 207. This comparator 20
7, the input count value is compared with the number of lines, and the processed data that has reached the multiplexer 65 (see FIG. 3) is the top row of the top row (pixel row arranged in the horizontal direction in FIG. 2). Processed pixel data) corresponding to any one of the pixels constituting each pixel row), or the last row (the pixel row at the bottom of the pixel rows arranged in the horizontal direction shown in FIG. 2). If the processed data corresponds to any one of the pixels forming the above, the comparator 207 outputs a signal of logic "1", and otherwise outputs a signal of logic "0". The output of the comparator 203 and the output of the comparator 207 are input to the OR circuit 209 which is an example of the control signal generation circuit according to the present invention. This OR circuit outputs a logic "1" when at least one of the outputs of the comparators 203 and 207 is a logic "1", and a logic "0" when both outputs of the comparators 203 and 207 are a logic "0". The control signal MUXCTL of "" is output. The control signal MUXCTL is input to the multiplexer 65 shown in FIG.
5 outputs pixel data before processing corresponding to the pixel P 0 or fixed data whose value is fixed to, for example, 0 when the control signal MUXCTL is logical “1”, and the control signal MUXCTL is logical “0”. In the case of “, the processed data corresponding to the pixel P 0 is output.
【００２３】ここで、図４に示すコントローラ２００の
回路規模を見積ると、ライン数レジスタ２０１がトラン
ジスタ数で約２５０、コンパレータ２０３がトランジス
タ数で約２５０、ライン数レジスタ２０５がトランジス
タ数で約５００、コンパレータ２０７がトランジスタ数
で約２５０となり、合計の回路規模はトランジスタ数で
約１２５０となる。Estimating the circuit scale of the controller 200 shown in FIG. 4, the line number register 201 is about 250 transistors, the comparator 203 is about 250 transistors, and the line number register 205 is about 500 transistors. The comparator 207 has about 250 transistors, and the total circuit scale is about 1250 transistors.
【００２４】図４に示すコントローラ２００は、アドレ
ス生成回路１１２から出力される読出しアドレスＲd を
入力する構成としたため上記規模で済むのであり、この
読出しアドレスＲd を入力せずに、コントローラ２００
を遅延回路１１０とは独立に構成すると、上記のほか、
ライン長（図２に示す横方向に並ぶ画素数）をカウント
するライン長カウンタ（トランジスタ数で約５００）が
必要となる。したがって図４に示すコントローラは、読
出しアドレスＲd を入力する構成であることから、その
回路規模は、１２５０／（１２５０＋５００）＝約７０
％で済むこととなる。Since the controller 200 shown in FIG. 4 has a configuration in which the read address R d output from the address generation circuit 112 is input, the above scale is sufficient, and the controller 200 can be provided without inputting the read address R d.
If is configured independently of the delay circuit 110, in addition to the above,
A line length counter (about 500 in number of transistors) that counts the line length (the number of pixels lined up in the horizontal direction shown in FIG. 2) is required. Therefore, since the controller shown in FIG. 4 is configured to input the read address R d , its circuit scale is 1250 / (1250 + 500) = about 70.
% Will suffice.
【００２５】尚、上記実施例は縦横にそれぞれ３要素ず
つ、合計９要素の空間フィルタを実現する回路である
が、本発明は、例えば縦横にそれぞれ５要素ずつ、合計
２５要素をもって構成される空間フィルタを実現する回
路等にも適用することができることはいうまでもない。Although the above embodiment is a circuit for realizing a spatial filter having a total of 9 elements, each having 3 elements in the vertical and horizontal directions, the present invention is a space having a total of 25 elements, for example, 5 elements in each of the vertical and horizontal directions. It goes without saying that the invention can also be applied to a circuit that realizes a filter.
【００２６】[0026]
【発明の効果】以上説明したように、本発明の２次元空
間フィルタ回路は、フィルタ領域内に２次元画像から外
れる画素部分が含まれるときに処理前の画素データある
いは固定データが出力され、フィルタ領域内に２次元画
像を構成する画素のみが含まれるときのみにフィルタリ
ング処理後の処理済データを出力するようにしたため、
でたらめな値をもつ処理済データが出力されることがな
く、処理済の画像の周縁部の画質の劣化を押さえること
ができ、あるいは正しい処理済データの境界が明確化さ
れる。As described above, the two-dimensional spatial filter circuit of the present invention outputs the pixel data before processing or the fixed data when the pixel area outside the two-dimensional image is included in the filter area, Since the processed data after the filtering process is output only when the region includes only the pixels forming the two-dimensional image,
The processed data having a random value is not output, the deterioration of the image quality of the peripheral portion of the processed image can be suppressed, or the correct boundary of the processed data is clarified.
【００２７】また本発明において、遅延回路を構成する
メモリの読出しアドレスＲd を利用してコントローラを
構成すると、コントローラの回路規模が小さくて済み、
したがって所定の機能を満足しつつ回路規模の小さい２
次元フィルタ回路を構成することができる。Further, in the present invention, if the controller is constructed by using the read address R d of the memory forming the delay circuit, the circuit scale of the controller can be small,
Therefore, the circuit scale is small while satisfying the predetermined function.
A dimensional filter circuit can be constructed.
【図１】画像のフィルタリング処理に用いられる空間フ
ィルタを例示した図である。FIG. 1 is a diagram illustrating a spatial filter used for image filtering processing.
【図２】画像のフィルタリング処理の演算方法を説明す
るための図である。FIG. 2 is a diagram for explaining a calculation method of image filtering processing.
【図３】本発明の２次元空間フィルタ回路の一実施例を
表わした図である。FIG. 3 is a diagram showing an embodiment of a two-dimensional spatial filter circuit of the present invention.
【図４】図３に示す２次元空間フィルタ回路のシフトレ
ジスタとして読み書き可能なメモリを備えた場合におけ
る、該メモリとコントローラの構成を示したブロック図
である。4 is a block diagram showing a configuration of a memory and a controller when a readable / writable memory is provided as a shift register of the two-dimensional spatial filter circuit shown in FIG.
１１，１２ シフトレジスタ １３，１４，…，２３；３１，３２，… ３９；６１，
６２，６３ ラッチ回路 ５１，５２，…，５９ 掛算器 ４１，４２，４３，６４ 加算器 ６５ マルチプレクサ １１０ 遅延回路 １１１ ＲＡＭ １１２ アドレス生成回路 ２００ コントローラ ２０１ ライン数レジスタ ２０３ コンパレータ ２０５ ライン数カウンタ ２０７ コンパレータ ２０９ オア回路 ３０１ ライン長レジスタ11, 12 shift registers 13, 14, ..., 23; 31, 32, ... 39; 61,
62, 63 Latch circuit 51, 52, ..., 59 Multiplier 41, 42, 43, 64 Adder 65 Multiplexer 110 Delay circuit 111 RAM 112 Address generation circuit 200 Controller 201 Line number register 203 Comparator 205 Line number counter 207 Comparator 209 OR Circuit 301 Line length register
Claims (4)
多数の画素から構成される２次元画像の、該多数の画素
のそれぞれの画素値を担持する多数の画素データを、各
行の末尾の画素に対応する画素データの次に次の行の先
頭の画素に対応する画素データが並ぶ時系列データとし
て入力し、前記２次元画像内の所定の画素を含む複数の
画素から構成される領域内の該複数の画素に対応する複
数の画素データに基づく演算処理を行うことにより該所
定の画素に対応する処理済データを生成する操作を、前
記所定の画素を順次変更しながら前記２次元画像の全面
に亘って行う２次元空間フィルタ回路において、 順次変更される前記所定の画素に対応する前記画素デー
タと前記処理済データとを入力してこれら画素データも
しくは処理済データの一方を該各所定の画素毎に選択的
に出力するマルチプレクサと、 該マルチプレクサから、前記領域内に前記２次元画像か
ら外れる画素部分が含まれるときに前記画素データが出
力され、前記領域内に前記２次元画像を構成する画素の
みが含まれるときに前記処理済データが出力されるよう
に該マルチプレクサを制御するコントローラとを備えた
ことを特徴とする２次元空間フィルタ回路。1. A plurality of pixel data carrying respective pixel values of a large number of pixels of a two-dimensional image composed of a large number of pixels arranged in the row direction and the column direction are set to the last pixel of each row. The pixel data corresponding to the first pixel of the next row after the corresponding pixel data is input as time-series data, and the pixel data in a region including a plurality of pixels including a predetermined pixel in the two-dimensional image is input. An operation of generating processed data corresponding to the predetermined pixel by performing arithmetic processing based on a plurality of pixel data corresponding to a plurality of pixels is performed on the entire surface of the two-dimensional image while sequentially changing the predetermined pixel. In a two-dimensional spatial filter circuit performed over a period of time, the pixel data corresponding to the predetermined pixels that are sequentially changed and the processed data are input and one of these pixel data or the processed data is input. And a multiplexer that selectively outputs each of the predetermined pixels, and the pixel data is output from the multiplexer when the pixel portion deviating from the two-dimensional image is included in the area, and the pixel data is output in the area. A two-dimensional spatial filter circuit comprising: a controller that controls the multiplexer so that the processed data is output when only pixels forming a three-dimensional image are included.
多数の画素から構成される２次元画像の、該多数の画素
のそれぞれの画素値を担持する多数の画素データを、各
行の末尾の画素に対応する画素データの次に次の行の先
頭の画素に対応する画素データが並ぶ時系列データとし
て入力し、入力された画素データを該画素データが入力
される毎に書込むとともに書込まれた画素データを書込
みの時点から所定時間経過する毎に読出すメモリ、該メ
モリの書込みアドレスおよび読出しアドレスを生成する
アドレス生成回路、および前記メモリから読出された、
前記２次元画像内の所定の画素を含む複数の画素から構
成される領域内の該複数の画素に対応する複数の画素デ
ータに基づく演算処理を行うことにより、該所定の画素
に対応する処理済データを生成する演算回路を備え、該
処理済データを生成する操作を、前記所定の画素を順次
変更しながら前記２次元画像の全面に亘って行う２次元
空間フィルタ回路において、 順次変更される前記所定の画素に対応する前記画素デー
タと前記処理済データとを入力してこれら画素データも
しくは処理済データの一方を該各所定の画素毎に選択的
に出力するマルチプレクサ、および前記アドレス生成回
路から出力された読出しアドレスを入力して前記領域内
に前記２次元画像から行方向に外れる画素部分が含まれ
るか否かを判定する第１判定回路と、前記領域内に前記
２次元画像から列方向に外れる画素部分が含まれるか否
かを判定する第２判定回路と、これら第１の判定回路も
しくは第２の判定回路のうちの少くとも一方が前記領域
内に前記２次元画像から外れる画素部分が含まれると判
定したか否かに応じて、前記マルチプレクサから、それ
ぞれ、前記画素データもしくは前記処理済データが出力
されるように該マルチプレクサを制御する制御信号を生
成する制御信号生成回路とを有するコントローラを備え
たことを特徴とする２次元空間フィルタ回路。2. A plurality of pixel data carrying respective pixel values of the plurality of pixels of a two-dimensional image composed of a plurality of pixels arranged in the row direction and the column direction are respectively stored in the last pixel of each row. The pixel data corresponding to the first pixel in the next row after the corresponding pixel data is input as time-series data, and the input pixel data is written and written each time the pixel data is input. A memory for reading pixel data each time a predetermined time has elapsed from the time of writing, an address generation circuit for generating a write address and a read address of the memory, and a memory read from the memory,
By performing arithmetic processing based on a plurality of pixel data corresponding to the plurality of pixels in a region formed by a plurality of pixels including a predetermined pixel in the two-dimensional image, processing for the predetermined pixel is completed. A two-dimensional spatial filter circuit that includes an arithmetic circuit that generates data and that performs the operation of generating the processed data over the entire surface of the two-dimensional image while sequentially changing the predetermined pixels. A multiplexer for inputting the pixel data corresponding to a predetermined pixel and the processed data and selectively outputting one of the pixel data or the processed data for each predetermined pixel, and output from the address generation circuit A first judgment circuit for judging whether or not a pixel portion deviating in the row direction from the two-dimensional image is included in the area by inputting the read address thus read; A second determination circuit that determines whether or not a pixel portion that deviates in the column direction from the two-dimensional image is included in the area, and at least one of the first determination circuit and the second determination circuit is in the area. A control signal for controlling the multiplexer so that the pixel data or the processed data is output from the multiplexer depending on whether or not it is determined that the pixel portion outside the two-dimensional image is included. A two-dimensional spatial filter circuit comprising a controller having a control signal generating circuit for generating.
多数の画素から構成される２次元画像の、該多数の画素
のそれぞれの画素値を担持する多数の画素データを、各
行の末尾の画素に対応する画素データの次に次の行の先
頭の画素に対応する画素データが並ぶ時系列データとし
て入力し、前記２次元画像内の所定の画素を含む複数の
画素から構成される領域内の該複数の画素に対応する複
数の画素データに基づく演算処理を行うことにより該所
定の画素に対応する処理済データを生成する操作を、前
記所定の画素を順次変更しながら前記２次元画像の全面
に亘って行う２次元空間フィルタ回路において、 値が固定された固定データと順次変更される前記所定の
画素に対応する前記処理済データとを入力してこれら固
定データもしくは処理済データの一方を該各所定の画素
毎に選択的に出力するマルチプレクサと、 該マルチプレクサから、前記領域内に前記２次元画像か
ら外れる画素部分が含まれるときに前記固定データが出
力され、前記領域内に前記２次元画像を構成する画素の
みが含まれるときに前記処理済データが出力されるよう
に該マルチプレクサを制御するコントローラとを備えた
ことを特徴とする２次元空間フィルタ回路。3. A plurality of pixel data carrying respective pixel values of a plurality of pixels of a two-dimensional image composed of a large number of pixels arranged in the row direction and the column direction are set to the last pixel of each row. The pixel data corresponding to the first pixel of the next row after the corresponding pixel data is input as time-series data, and the pixel data in a region including a plurality of pixels including a predetermined pixel in the two-dimensional image is input. An operation of generating processed data corresponding to the predetermined pixel by performing arithmetic processing based on a plurality of pixel data corresponding to a plurality of pixels is performed on the entire surface of the two-dimensional image while sequentially changing the predetermined pixel. In a two-dimensional spatial filter circuit performed over a fixed value, fixed data whose value is fixed and the processed data corresponding to the predetermined pixels that are sequentially changed are input to the fixed data or the processed data. A multiplexer that selectively outputs one of the data for each of the predetermined pixels, and the fixed data is output from the multiplexer when the pixel portion outside the two-dimensional image is included in the area. A two-dimensional spatial filter circuit, comprising: a controller that controls the multiplexer so that the processed data is output when only pixels forming the two-dimensional image are included therein.
多数の画素から構成される２次元画像の、該多数の画素
のそれぞれの画素値を担持する多数の画素データを、各
行の末尾の画素に対応する画素データの次に次の行の先
頭の画素に対応する画素データが並ぶ時系列データとし
て入力し、入力された画素データを該画素データが入力
される毎に書込むとともに書込まれた画素データを書込
みの時点から所定時間経過する毎に読出すメモリ、該メ
モリの書込みアドレスおよび読出しアドレスを生成する
アドレス生成回路、および前記メモリから読出された、
前記２次元画像内の所定の画素を含む複数の画素から構
成される領域内の該複数の画素に対応する複数の画素デ
ータに基づく演算処理を行うことにより、該所定の画素
に対応する処理済データを生成する演算回路を備え、該
処理済データを生成する操作を、前記所定の画素を順次
変更しながら前記２次元画像の全面に亘って行う２次元
空間フィルタ回路において、 値が固定された固定データと順次変更される前記所定の
画素に対応する前記処理済データとを入力してこれら固
定データもしくは処理済データの一方を該各所定の画素
毎に選択的に出力するマルチプレクサ、および前記アド
レス生成回路から出力された読出しアドレスを入力して
前記領域内に前記２次元画像から行方向に外れる画素部
分が含まれるか否かを判定する第１判定回路と、前記領
域内に前記２次元画像から列方向に外れる画素部分が含
まれるか否かを判定する第２判定回路と、これら第１の
判定回路もしくは第２の判定回路のうちの少くとも一方
が前記領域内に前記２次元画像から外れる画素部分が含
まれると判定したか否かに応じて、前記マルチプレクサ
から、それぞれ、前記固定データもしくは前記処理済デ
ータが出力されるように該マルチプレクサを制御する制
御信号を生成する制御信号生成回路とを有するコントロ
ーラを備えたことを特徴とする２次元空間フィルタ回
路。4. A two-dimensional image composed of a large number of pixels arranged in a row direction and a large number of pixels arranged in a column direction, and a large number of pixel data carrying respective pixel values of the large number of pixels are stored in the last pixel of each row. The pixel data corresponding to the first pixel in the next row after the corresponding pixel data is input as time-series data, and the input pixel data is written and written each time the pixel data is input. A memory for reading pixel data each time a predetermined time has elapsed from the time of writing, an address generation circuit for generating a write address and a read address of the memory, and a memory read from the memory,
By performing arithmetic processing based on a plurality of pixel data corresponding to the plurality of pixels in a region formed by a plurality of pixels including a predetermined pixel in the two-dimensional image, processing for the predetermined pixel is completed. A value is fixed in a two-dimensional spatial filter circuit that includes an arithmetic circuit that generates data and that performs the operation of generating the processed data over the entire surface of the two-dimensional image while sequentially changing the predetermined pixels. A multiplexer that inputs fixed data and the processed data corresponding to the predetermined pixels that are sequentially changed, and selectively outputs one of the fixed data or the processed data for each predetermined pixel, and the address. A first determination circuit that inputs the read address output from the generation circuit and determines whether or not the area includes a pixel portion deviating from the two-dimensional image in the row direction And a second determination circuit for determining whether or not a pixel portion deviating from the two-dimensional image in the column direction is included in the region, and at least one of the first determination circuit and the second determination circuit. Controls the multiplexer such that the fixed data or the processed data is output from the multiplexer depending on whether or not the pixel portion outside the two-dimensional image is included in the area. A two-dimensional spatial filter circuit, comprising a controller having a control signal generation circuit for generating a control signal for
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27160792A JPH05210735A (en) | 1991-10-31 | 1992-10-09 | Two-dimensional spatial filtering circuit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-286073 | 1991-10-31 | ||
| JP28607391 | 1991-10-31 | ||
| JP27160792A JPH05210735A (en) | 1991-10-31 | 1992-10-09 | Two-dimensional spatial filtering circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05210735A true JPH05210735A (en) | 1993-08-20 |
Family
ID=26549795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27160792A Withdrawn JPH05210735A (en) | 1991-10-31 | 1992-10-09 | Two-dimensional spatial filtering circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05210735A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08138045A (en) * | 1994-11-11 | 1996-05-31 | Sanyo Electric Co Ltd | Digital filter |
| JP2008015565A (en) * | 2006-06-30 | 2008-01-24 | Nec Electronics Corp | Circuit, system and method for processing image |
-
1992
- 1992-10-09 JP JP27160792A patent/JPH05210735A/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08138045A (en) * | 1994-11-11 | 1996-05-31 | Sanyo Electric Co Ltd | Digital filter |
| JP2008015565A (en) * | 2006-06-30 | 2008-01-24 | Nec Electronics Corp | Circuit, system and method for processing image |
| JP4723427B2 (en) * | 2006-06-30 | 2011-07-13 | ルネサスエレクトロニクス株式会社 | Image processing circuit, image processing system, and image processing method |
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