JPH05135169A - Two-dimensional spatial filter circuit - Google Patents
Two-dimensional spatial filter circuitInfo
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- JPH05135169A JPH05135169A JP29679491A JP29679491A JPH05135169A JP H05135169 A JPH05135169 A JP H05135169A JP 29679491 A JP29679491 A JP 29679491A JP 29679491 A JP29679491 A JP 29679491A JP H05135169 A JPH05135169 A JP H05135169A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、所定の空間フィルタを
用いて画像上を２次元的に走査して該画像にフィルタリ
ング処理を施す２次元空間フィルタ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a two-dimensional spatial filter circuit which two-dimensionally scans an image using a predetermined spatial filter and performs a filtering process on the image.
【０００２】[0002]
【従来の技術】従来より各種の空間フィルタを用いて画
像に例えば平滑化処理、エッジ抽出処理等の各種のフィ
ルタリング処理を施す方法が知られている。図１は、上
記フィルタリング処理に用いられる空間フィルタを例示
した図、図２はその演算処理方法を説明するための図で
ある。ここでは図１（Ａ）に示す空間フィルタを例とし
てその演算方法について説明する。2. Description of the Related Art Conventionally, there has been known a method of performing various filtering processing such as smoothing processing and edge extraction processing on an image by using various spatial filters. FIG. 1 is a diagram exemplifying a spatial filter used in the above filtering process, and FIG. 2 is a diagram for explaining a calculation processing method thereof. Here, the calculation method of the spatial filter shown in FIG. 1A will be described as an example.
【０００３】図１（Ａ）に示すように縦横に例えば３要
素ずつからなる各要素に数値が割り当てられた空間フィ
ルタが、図２に示すように多数の画素Ｐからなる画像上
に、画素Ｐ0 を中心に重畳される。このようにして互い
に重畳された各要素および各画素毎に図１（Ａ）に示す
数値と各画素データ（ここでは簡単のため、図２に示し
た各画素を表わす記号Ｐ0 ，Ｐ1 ，…，Ｐ8 を、そのま
ま該各画素の画素データを表わす記号として用いる）と
が互いに掛け算され、この掛け算後のデータが互いに加
算される。即ち、ここでは、 Ｐ0 ’＝−１×Ｐ1 ＋０×Ｐ2 ＋１×Ｐ3 −２×Ｐ4 ＋０×Ｐ0 ＋２×Ｐ5 −１×Ｐ6 ＋０×Ｐ7 ＋１×Ｐ8 …（１） が演算され、この演算後の画素データＰ0 ’が画素Ｐ0
に対応する新たな画素データとされる。このような演算
を画素Ｐ0 を１つずつ順次変更しながら画像の全面に亘
って行うことによりその画像にフィルタリング処理が施
される。ここで、図１（Ａ）に示す空間フィルタは、い
わゆるソーベル演算子と呼ばれるものであり、図２の縦
方向に伸びるエッジ成分の抽出に有効な空間フィルタで
ある。また図１（Ｂ），（Ｃ）は画像を平滑化するため
の空間フィルタであり、図１（Ｂ）は９画素を単純に加
算（平均）するもの、図１（Ｃ）は中央に重みをおいて
加算（平均）するものである。As shown in FIG. 1A, a spatial filter in which numerical values are assigned to each element consisting of, for example, three elements vertically and horizontally, a pixel P is formed on an image composed of a large number of pixels P as shown in FIG. It is superimposed around 0 . Numerical values and pixel data shown in FIG. 1A for each element and each pixel thus overlapped with each other (for simplicity, here, symbols P 0 , P 1 , ..., and P 8, is used as it is as the symbols representing the pixel data of each of pixels) and are multiplied together, the data after the multiplication is added to each other. That is, here, P 0 ′ = −1 × P 1 + 0 × P 2 + 1 × P 3 −2 × P 4 + 0 × P 0 + 2 × P 5 −1 × P 6 + 0 × P 7 + 1 × P 8 ( 1) is calculated, and the pixel data P 0 'after this calculation is the pixel P 0
Is set as new pixel data. By performing such calculation over the entire surface of the image while sequentially changing the pixel P 0 one by one, the image is filtered. Here, the spatial filter shown in FIG. 1A is a so-called Sobel operator, and is a spatial filter effective for extracting edge components extending in the vertical direction of FIG. 1B and 1C are spatial filters for smoothing an image. FIG. 1B simply adds (averages) 9 pixels, and FIG. 1C shows weighting in the center. It is to add (average) after.
【０００４】[0004]
【発明が解決しようとする課題】各種の空間フィルタを
用いて上記のようなフィルタリング処理を行うにあたっ
ては、（１）式に示すように例えば９つの掛け算が必要
となる。従来は、このようなフィルタリング処理を行う
２次元空間フィルタ回路を構成するにあたり、図１に示
すような空間フィルタ中の各数値を設定するとともに必
要な数だけの掛算器を備えていたため、空間フィルタ中
の各数値がどのような値であっても機能するという長所
はあるものの、回路規模が増大化してしまっていた。When performing the above-described filtering processing using various spatial filters, for example, nine multiplications are required as shown in the equation (1). Conventionally, in constructing a two-dimensional spatial filter circuit that performs such a filtering process, each numerical value in the spatial filter as shown in FIG. 1 was set and the required number of multipliers were provided, so the spatial filter Although it has the advantage that it works regardless of the numerical values inside, the circuit scale has increased.
【０００５】本発明は、上記事情に鑑み、回路規模が削
減化された２次元空間フィルタ回路を提供することを目
的とする。In view of the above circumstances, it is an object of the present invention to provide a two-dimensional spatial filter circuit whose circuit scale is reduced.
【０００６】[0006]
【課題を解決するための手段】上記目的を達成するため
の本発明の２次元空間フィルタ回路は、縦横にそれぞれ
複数要素からなり、所定の軸を対称軸とした互いに対称
の位置にある複数の要素に互いに絶対値が等しい数値が
割り当てられてなる演算子を、多数の画素からなる画像
上に該画像を構成する所定の画素を中心として重畳した
際に、互いに重畳される前記演算子を構成する要素およ
び前記画像を構成する画素にそれぞれ対応する前記数値
および画素データを互いに掛け算し、この掛け算後のデ
ータを互いに加算し、この加算後のデータを前記所定の
画素に対応づける演算を、前記所定の画素を順次変更し
ながら行う２次元フィルタ回路であって、前記互いに対
称の位置にある複数の要素に割り当てられた、互いに絶
対値が等しい数値が掛算される複数の画素データを、必
要に応じて該複数の画素データのうちの一方の画素デー
タの符号を反転して互いに加算する加算器を備えたこと
を特徴とするものである。A two-dimensional spatial filter circuit of the present invention for achieving the above object comprises a plurality of elements in vertical and horizontal directions, and a plurality of elements at symmetrical positions with respect to a predetermined axis as an axis of symmetry. When an operator in which numerical values whose absolute values are equal to each other are assigned to elements is superimposed on an image composed of a large number of pixels centering on a predetermined pixel forming the image, the operators are overlapped with each other. The numerical value and the pixel data respectively corresponding to the element and the pixel forming the image are multiplied with each other, the data after the multiplication are added to each other, and the operation of associating the data after the addition with the predetermined pixel is performed. A two-dimensional filter circuit for sequentially changing predetermined pixels, the numerical values having the same absolute value assigned to a plurality of elements at positions symmetrical to each other. A plurality of pixel data are multiplied, it is characterized in that an adder for adding together by reversing the sign of one of the pixel data of the plurality of pixel data if necessary.
【０００７】ここで、上記本発明の２次元空間フィルタ
回路において、前記演算子を構成する要素に対応づけら
れた数値と前記画素データとを掛算する掛算器の前段側
に、互いに並列に入力された複数の画素データを、前記
所定の軸が前記演算子の中心点を通る縦軸、横軸、互い
に対向する角を結ぶ２本の斜軸のいずれであるかに応じ
て選択的に出力するマルチプレクサを備えることが好ま
しい。Here, in the two-dimensional spatial filter circuit of the present invention, the values input in parallel with each other are provided in front of a multiplier for multiplying the pixel data by the numerical values associated with the elements constituting the operator. The plurality of pixel data are selectively output depending on whether the predetermined axis is a vertical axis passing through the center point of the operator, a horizontal axis, or two oblique axes connecting mutually opposite angles. It is preferable to include a multiplexer.
【０００８】なお、上記「画素データ」には、各１つの
画素に対応する画素データのみでなく複数の画素データ
を互いに加算、減算した後のデータも含まれる。The "pixel data" includes not only pixel data corresponding to each one pixel, but also data after addition and subtraction of a plurality of pixel data.
【０００９】[0009]
【作用】従来の２次元空間フィルタ回路は、空間フィル
タ中の各数値として任意の数値を選択できるように構成
されているが、実際に使用する際の空間フィルタは、例
えば図１（Ａ）に示す縦軸１、横軸２、図１（Ｂ）に示
す２本の斜軸３、４のいずれかを対称軸とした互いに対
称の位置にある複数の要素に割り当てられる数値もしく
はその絶対値が互いに等しい場合がほとんどであり、ま
た一度数値を定めると使用の途中でその数値を変更する
ことはまれである。The conventional two-dimensional spatial filter circuit is constructed so that any numerical value can be selected as each numerical value in the spatial filter. The spatial filter in actual use is, for example, as shown in FIG. Numerical values or absolute values assigned to a plurality of elements located at symmetrical positions with respect to the ordinate axis 1, the abscissa axis 2 shown, or the two oblique axes 3 and 4 shown in FIG. In most cases, they are equal to each other, and once a value has been set, it is rare to change that value during use.
【００１０】本発明はこの点に鑑み完成されたものであ
る。即ち本発明は空間フィルタに上記の意味における対
称軸が存在する場合に限定し、これにより回路規模の極
めて大きな掛算器の数を削減したものであり、これによ
り全体として回路規模が削減された２次元フィルタ回路
が実現される。ここで、本発明の２次元空間フィルタ回
路は、対称軸を限定した構成としてもよいが、対称軸が
上記縦軸、横軸、２本の斜軸のいずれであるのかに応じ
て出力を切換える上記マルチプレクサを備えることによ
り、従来と比べ回路規模が大幅に削減されるとともに従
来の汎用的な２次元空間フィルタ回路と比べ実質的にほ
ぼ同等の機能を有する２次元フィルタ回路が構成され
る。The present invention has been completed in view of this point. That is, the present invention is limited to the case where the spatial filter has the axis of symmetry in the above-mentioned sense, thereby reducing the number of multipliers having an extremely large circuit scale, thereby reducing the circuit scale as a whole. A dimensional filter circuit is realized. Here, the two-dimensional spatial filter circuit of the present invention may have a configuration in which the symmetry axis is limited, but the output is switched depending on whether the symmetry axis is the vertical axis, the horizontal axis, or the two oblique axes. By including the multiplexer, the circuit scale is significantly reduced as compared with the conventional one, and a two-dimensional filter circuit having substantially the same function as the conventional general-purpose two-dimensional spatial filter circuit is configured.
【００１１】[0011]
【実施例】以下、本発明の実施例について説明する。図
３は以下に示す実施例で用いられる２次元空間フィルタ
を模式的に描いた図であり、各升目がこの２次元空間フ
ィルタの各要素に対応し、各升目内のアルファベット
ａ、ｂ、ｃ、…、ｉが、その各要素に割り当てられた各
数値（以下、「フィルタ係数」という）を表わしてい
る。EXAMPLES Examples of the present invention will be described below. FIG. 3 is a diagram schematically illustrating a two-dimensional spatial filter used in the embodiments described below. Each square corresponds to each element of the two-dimensional spatial filter, and alphabets a, b, c in each square are shown. , I represent each numerical value (hereinafter referred to as “filter coefficient”) assigned to each element.
【００１２】この２次元空間フィルタは、最も一般的に
は図３（Ａ）に示すように各要素に対し互いに異なるフ
ィルタ係数ａ、ｂ、…、ｉが割り当てられ、画素データ
Ｐ0〜Ｐ8 （図２参照）との間で前述したように、 Ｐ0 ’＝ａ×Ｐ1 ＋ｂ×Ｐ2 ＋ｃ×Ｐ3 ＋ｄ×Ｐ4 ＋ｅ×Ｐ0 ＋ｆ×Ｐ5 ＋ｇ×Ｐ6 ＋ｈ×Ｐ7 ＋ｉ×Ｐ8 …（２） の演算が行われるが、この演算中に掛算が９回必要とな
り、並列処理を行う場合に９個の掛算器が必要となる
が、図３（Ｂ）〜（Ｅ）に示すように対称軸１、２、
３、４を有する場合はそれぞれ、 Ｐ0 ’＝ａ×（Ｐ1 ＋Ｐ3 ）＋ｂ×Ｐ2 ＋ｄ×（Ｐ4 ＋Ｐ5 ） ＋ｅ×Ｐ0 ＋ｇ×（Ｐ6 ＋Ｐ8 ）＋ｈ×Ｐ7 …（３） Ｐ0 ’＝ａ（Ｐ1 ＋Ｐ6 ）＋ｂ×（Ｐ2 ＋Ｐ7 ）＋ｃ×（Ｐ3 ＋Ｐ8 ） ＋ｄ×Ｐ4 ＋ｅ×Ｐ0 ＋ｆ×Ｐ5 …（４） Ｐ0 ’＝ａ×Ｐ1 ＋ｂ×（Ｐ2 ＋Ｐ4 ）＋ｃ×（Ｐ3 ＋Ｐ6 ） ＋ｅ×Ｐ0 ＋ｆ×（Ｐ5 ＋Ｐ7 ）＋ｉ×Ｐ8 …（５） Ｐ0 ’＝ａ×（Ｐ1 ＋Ｐ8 ）＋ｂ×（Ｐ2 ＋Ｐ5 ）＋ｃ×Ｐ3 ＋ｄ×（Ｐ4 ＋Ｐ7 ）＋ｅ×Ｐ0 ＋ｇ×Ｐ6 …（６） となり、（３）式〜（６）式のどの演算においても掛算
は６回で済み、並列処理を行う場合に６個の掛算器で済
むことになる。In this two-dimensional spatial filter, most commonly, different filter coefficients a, b, ..., I are assigned to each element as shown in FIG. 3A, and pixel data P 0 to P 8 are assigned. (See FIG. 2) As described above, P 0 ′ = a × P 1 + b × P 2 + c × P 3 + d × P 4 + e × P 0 + f × P 5 + g × P 6 + h × P 7 The calculation of + i × P 8 (2) is performed, and 9 multiplications are required during this calculation, and 9 multipliers are required for parallel processing. As shown in E), the axes of symmetry 1, 2,
3 and 4, P 0 ′ = a × (P 1 + P 3 ) + b × P 2 + d × (P 4 + P 5 ) + e × P 0 + g × (P 6 + P 8 ) + h × P 7 ... (3) P 0 ′ = a (P 1 + P 6 ) + b × (P 2 + P 7 ) + c × (P 3 + P 8 ) + d × P 4 + e × P 0 + f × P 5 (4) P 0 ′ = a × P 1 + b × (P 2 + P 4 ) + c × (P 3 + P 6 ) + e × P 0 + f × (P 5 + P 7 ) + i × P 8 (5) P 0 ′ = a × (P 1 + P 8 ) + b × (P 2 + P 5 ) + c × P 3 + d × (P 4 + P 7 ) + e × P 0 + g × P 6 (6), and in any of the equations (3) to (6) The multiplication is required only six times, and six multipliers are required when performing parallel processing.
【００１３】図４は、本発明の一実施例に係る２次元空
間フィルタを表わした回路ブロック図であり、図３
（Ｄ）（上記（５）式）を実現する回路である。行方向
にｋ画素並ぶ画像Ｓが所定の第ｎ行について図２に示す
矢印Ａ方向にスキャニングされ、次に第ｎ＋１行に移っ
て第ｎ＋１行について矢印Ａ方向にスキャニングされ、
これにより図２に示す画像の右上端の画素に対応する画
素データから左下端の画素に対応する画素データがこの
順にシフトレジスタ１１，１２に順次入力される。した
がってラッチ回路１３，１４，１５に同時にラッチされ
る画素データは、例えば図２に示すそれぞれ画素データ
Ｐ1 ，Ｐ4 ，Ｐ6 となる。これと同時にラッチ回路１
６，１７，１８；１９，２０，２１にはそれぞれ図２に
示す画素データＰ2 ，Ｐ0 ，Ｐ7 ；Ｐ3 ，Ｐ5 ，Ｐ8 が
ラッチされる。この状態で次のクロックパルスが入力さ
れると、ラッチ回路１３，１７，２１にラッチされてい
た各画素データＰ1 ，Ｐ0 ，Ｐ8 はそれぞれラッチ回路
２２，２４，２７にラッチされ、ラッチ回路１４，１６
にラッチされていた画素データＰ4 ，Ｐ 2 は加算器２８
で互いに加算されてラッチ回路２３にラッチされ、ラッ
チ回路１５，１９にラッチされていた画素データＰ6 ，
Ｐ3 は加算器２９で互いに加算されてラッチ回路２５に
入力され、さらにラッチ回路１８，２０にラッチされて
いた画素データＰ7 ，Ｐ5 は加算器３０で互いに加算さ
れてラッチ回路２６にラッチされる。FIG. 4 shows a two-dimensional sky according to an embodiment of the present invention.
3 is a circuit block diagram showing an inter-filter, and FIG.
This is a circuit that realizes (D) (equation (5) above). Row direction
FIG. 2 shows a predetermined n-th row of an image S in which k pixels are lined up.
Scanned in the direction of arrow A, then move to line n + 1
Scanning in the direction of arrow A for the n + 1th row,
As a result, the image corresponding to the pixel at the upper right corner of the image shown in FIG.
From the raw data, the pixel data corresponding to the lower left pixel is
The shift registers 11 and 12 are sequentially input. did
Then, the latch circuits 13, 14 and 15 are simultaneously latched.
The pixel data to be displayed is, for example, the pixel data shown in FIG.
P1 , PFour , P6 Becomes At the same time, the latch circuit 1
6, 17, 18; 19, 20, 21 are shown in FIG.
Pixel data P shown2 , P0 , P7 ; P3 , PFive , P8 But
Latched. The next clock pulse is input in this state.
Is latched in the latch circuits 13, 17, 21.
Each pixel data P1 , P0 , P8 Is the latch circuit
Latch circuits 14, 16 latched by 22, 24, 27
Pixel data P latched inFour , P 2 Is the adder 28
Are added to each other and latched in the latch circuit 23,
Pixel data P latched in the H circuits 15 and 196 ，
P3 Are added to each other by the adder 29 and are added to the latch circuit 25.
It is input and further latched by the latch circuits 18 and 20.
Previous pixel data P7 , PFive Are added together by adder 30
Are latched in the latch circuit 26.
【００１４】これらの各ラッチ回路２２〜２７にラッチ
された各画素データはそれぞれ各乗算器３２〜３７に入
力されてそれぞれフィルタ係数ａ，ｂ，ｅ，ｃ，ｆ，ｉ
が掛算され、次のクロックパルスのタイミングで各ラッ
チ回路４２〜４７にラッチされ、その後加算器４８で互
いに加算される。ここで各フィルタ係数ａ，ｂ，…はあ
らかじめ図示しない係数データレジスタに入力され記憶
されている。この加算器４８による加算演算により上記
（５）式の演算が完成することになる。The respective pixel data latched by the respective latch circuits 22 to 27 are inputted to the respective multipliers 32 to 37 and the filter coefficients a, b, e, c, f and i are respectively inputted.
Is latched in each of the latch circuits 42 to 47 at the timing of the next clock pulse, and then added by the adder 48. Here, each filter coefficient a, b, ... Is input and stored in advance in a coefficient data register (not shown). The addition operation by the adder 48 completes the operation of the equation (5).
【００１５】この実施例では互いに等しいフィルタ係数
があることを利用して、掛算器よりも前段側に加算器２
８，２９，３０を備え画素データを加算した後フィルタ
係数を掛算するようにしたため、加算器２８，２９，３
０を備えない従来の場合と比べ、回路規模の極端に大き
な掛算器の数が少なくてすみ、回路規模が大幅に削減さ
れる。なお、図３（Ｄ）に示す対称軸３に関して互いに
対称の位置にある要素に割りてられた数値どおしの絶対
値が等しく符号が互いに反対の場合は、加算器の前段で
画素データの符号を反転させればよい。In this embodiment, the fact that the filter coefficients are equal to each other is utilized, and the adder 2 is provided on the upstream side of the multiplier.
Since the pixel data is added and the filter coefficient is multiplied, the adders 28, 29 and 3 are added.
Compared with the conventional case in which 0 is not provided, the number of multipliers having an extremely large circuit scale is small, and the circuit scale is significantly reduced. If the absolute values of the numerical values obtained by dividing the elements at positions symmetrical to each other with respect to the axis of symmetry 3 shown in FIG. The sign may be reversed.
【００１６】図５は、本発明の他の実施例に係る２次元
空間フィルタ回路を表わした回路ブロック図であり、図
３（Ｂ）〜（Ｄ）のいずれの場合にも対処することがで
きるように構成された回路である。この図において、図
４に示す回路ブロックと同一の回路ブロックには図４に
おいて付した番号と同一の番号を付し、重複説明は省略
する。FIG. 5 is a circuit block diagram showing a two-dimensional spatial filter circuit according to another embodiment of the present invention, and can cope with any of the cases of FIGS. 3B to 3D. The circuit is configured as described above. In this figure, the same circuit blocks as the circuit blocks shown in FIG. 4 are denoted by the same numbers as those given in FIG. 4, and duplicate explanations are omitted.
【００１７】図５において、ラッチ回路２２にラッチさ
れる画素データは、マルチプレクサ５１１，５１３によ
る信号切換え及び加算器５１２による加算演算により、
対称軸が図３（Ｂ）〜（Ｅ）に示す対称軸１，２，３，
４のいずれ（以下、単に「Ｂ〜Ｅの場合」と称する）で
あるかに応じて、各画素データＰ1＋Ｐ3 ，Ｐ1 ＋Ｐ
6 ，Ｐ1 ，Ｐ1 ＋Ｐ8 であり、加算器３２においてフィ
ルタ係数ａが掛算される。In FIG. 5, the latch circuit 22 is used for latching.
The pixel data to be stored is output by the multiplexers 511 and 513.
Signal switching and addition operation by the adder 512,
The axes of symmetry are the axes of symmetry 1, 2, 3, shown in FIGS.
Any of 4 (hereinafter, simply referred to as "cases B to E")
Each pixel data P1+ P3 , P1 + P
6 , P1 , P1 + P8 And the adder 32
The filter coefficient a is multiplied.
【００１８】また、ラッチ回路２３にラッチされる画素
データはマルチプレクサ５２１，５２３による信号切換
及び加算器５２２による加算演算により、Ｂ〜Ｅの各場
合に応じてそれぞれ、Ｐ2 ，Ｐ2 ＋Ｐ7 ，Ｐ2 ＋Ｐ4 ，
Ｐ2 ＋Ｐ5 であり、掛算器３３においてフィルタ係数ｂ
が掛算される。また、ラッチ回路２４にはＢ〜Ｅのいず
れの場合であっても画素データＰ0 がラッチされ、掛算
器３４においてフィルタ係数ｅが掛算される。The pixel data latched in the latch circuit 23 is P 2 , P 2 + P 7 , respectively in accordance with each case of B to E by signal switching by the multiplexers 521 and 523 and addition operation by the adder 522. P 2 + P 4 ,
P 2 + P 5 , and in the multiplier 33 the filter coefficient b
Is multiplied by. Further, in any of the cases B to E, the latch circuit 24 latches the pixel data P 0 , and the multiplier 34 multiplies the filter coefficient e.
【００１９】さらにラッチ回路２５には、マルチプレク
サ５３１，５３３による信号切換え及び加算器５３２に
よる加算演算によりＢ〜Ｅの各場合に応じてそれぞれ画
素データＰ7 ，Ｐ3 ＋Ｐ8 ，Ｐ3＋Ｐ6 ，Ｐ3 がラッチ
され、その後掛算器３５によりＢの場合にフィルタ係数
ｈが掛算され、Ｃ〜Ｅの場合にフィルタ係数ｃが掛算さ
れる。Further, in the latch circuit 25, pixel data P 7 , P 3 + P 8 , P 3 + P 6 , respectively according to each case of B to E by signal switching by the multiplexers 531 and 533 and addition operation by the adder 532. P 3 is latched, and then the multiplier 35 multiplies the filter coefficient h in the case of B and the filter coefficient c in the cases of C to E.
【００２０】また、ラッチ回路２６にはマルチプレクサ
回路５４１，５４４による信号切換及び加算器５４２，
５４３による加算演算により、Ｂ〜Ｅの各場合にそれぞ
れ画素データＰ4 ＋Ｐ5 ，Ｐ4 ，Ｐ5 ＋Ｐ7 ，Ｐ4 ＋Ｐ
7 がラッチされ、その後掛算器３６により、Ｂ，Ｃ，Ｅ
の場合にフィルタ係数ｄが掛算され、Ｄの場合にフィル
タ係数ｆが掛算される。Further, in the latch circuit 26, signal switching and adder 542 by multiplexer circuits 541 and 544 are added.
The addition operation by 543, respectively pixel data P 4 + P 5 in each case the B~E, P 4, P 5 + P 7, P 4 + P
7 is latched and then B, C, E is applied by the multiplier 36.
In the case of, the filter coefficient d is multiplied, and in the case of D, the filter coefficient f is multiplied.
【００２１】さらに、ラッチ回路２７には、マルチプレ
クサ回路５５１による信号切換及び加算器５５２による
加算演算により、Ｂ〜Ｅの各場合に応じてそれぞれ画素
データＰ6 ＋Ｐ8 ，Ｐ5 ，Ｐ8 ，Ｐ6 がラッチされ、そ
の後掛算器３７により、Ｂ，Ｅの場合はフィルタ係数
ｇ、Ｃの場合はフィルタ係数ｆ、Ｄの場合はフィルタ係
数ｉが掛算される。Furthermore, the latch circuit 27, the addition operation by the signal switching and adder 552 by the multiplexer circuit 551, each pixel data P 6 + P 8 in accordance with each case of B~E, P 5, P 8, P 6 is latched, and then the multiplier 37 multiplies the filter coefficient g in the case of B and E, the filter coefficient f in the case of C, and the filter coefficient i in the case of D.
【００２２】上記のようにしてＢ〜Ｅの各場合において
各ラッチ回路４２〜４７にラッチされた画素データが、
加算器４８で互いに加算され、これによりＢ〜Ｅの各場
合に応じて上記（３）〜（６）式の演算が実行されるこ
とになる。ここでフィルタ係数ａ〜ｉのうちの６個は図
示しない係数データレジスタにあらかじめセットされ、
通常一度フィルタ係数を定めた後は変更されることはな
いが、例えばフィルタ係数ａ〜ｉのうちの６個がセット
される係数データレジスタを複数備えて切換えるように
構成してもよい。The pixel data latched by the latch circuits 42 to 47 in the cases B to E as described above are
The adders 48 add the values to each other, so that the operations of the expressions (3) to (6) are executed according to the cases B to E. Here, six of the filter coefficients a to i are preset in a coefficient data register (not shown),
Normally, once the filter coefficient is once determined, it is not changed. However, for example, a plurality of coefficient data registers in which six of the filter coefficients a to i are set may be provided and switched.
【００２３】なお、上記各実施例は単なる例示であって
本発明は種々に構成することができるものであることは
いうまでもない。また上記各実施例はいずれも縦横にそ
れぞれ３要素ずつ、合計９要素の空間フィルタを実現す
る回路であるが、本発明は、例えば縦横にそれぞれ５要
素ずつ、合計２５要素をもって構成される空間フィルタ
を実現する回路等にも適用できることもいうまでもな
い。Needless to say, the above embodiments are merely examples and the present invention can be variously constructed. In each of the above embodiments, a circuit for realizing a spatial filter having a total of 9 elements with 3 elements in each of the vertical and horizontal directions is used. However, the present invention is a spatial filter configured with 5 elements in each of the vertical and horizontal directions and a total of 25 elements. It goes without saying that it can be applied to a circuit or the like for realizing
【００２４】[0024]
【発明の効果】以上説明したように、本発明の２次元空
間フィルタ回路は、演算子を構成する複数の要素のう
ち、互いに対称の位置にある複数の要素に割り当てられ
た、互いに絶対値が等しい数値が掛算される複数の画素
データを、必要に応じて該複数の画素データのうちの一
方の画素データの符号を反転して互いに加算する加算器
を備えたため、従来フィルタの要素の数だけ必要とされ
ていた回路規模の大きな掛算器の数を削減することがで
き、回路規模の小さな２次元空間フィルタ回路が実現さ
れる。As described above, in the two-dimensional spatial filter circuit of the present invention, among the plurality of elements forming the operator, the absolute values assigned to the plurality of elements that are symmetrical to each other have mutually absolute values. Since there is provided an adder that inverts the sign of one of the pixel data of the plurality of pixel data and adds the same to each other, if necessary, the number of elements of the conventional filter is increased. The number of required multipliers having a large circuit scale can be reduced, and a two-dimensional spatial filter circuit having a small circuit scale can be realized.
【００２５】また、上記加算器とともに、演算子を構成
する要素に対応づけられた数値と画素データとを掛算す
る掛算器の前段側に、互いに並列に入力された複数の画
素データを、対称軸が演算子の中心点を通る縦軸、横
軸、互いに対向する角を結ぶ２本の斜軸のいずれである
かに応じて選択的に出力するマルチプレクサを備えるこ
とにより、従来と比べ回路規模が大幅に削減されるとと
もに実質的に従来の汎用的な２次元空間フィルタ回路と
ほぼ同等の機能を有する２次元フィルタ回路が構成され
る。Further, together with the adder, a plurality of pixel data input in parallel with each other are input to the preceding stage of the multiplier for multiplying the pixel data by the numerical values associated with the elements forming the operator. By providing a multiplexer that selectively outputs depending on whether the vertical axis that passes through the center point of the operator, the horizontal axis, or two diagonal axes that connect the opposite angles, A two-dimensional filter circuit that is substantially reduced and has substantially the same function as a conventional general-purpose two-dimensional spatial filter circuit is configured.
【図１】画像のフィルタリング処理に用いられる空間フ
ィルタを例示した図である。FIG. 1 is a diagram illustrating a spatial filter used for image filtering processing.
【図２】画像のフィルタリング処理の演算方法を説明す
るための図である。FIG. 2 is a diagram for explaining a calculation method of image filtering processing.
【図３】実施例で用いられる２次元空間フィルタを模式
的に描いた図である。FIG. 3 is a diagram schematically illustrating a two-dimensional spatial filter used in an example.
【図４】本発明の２次元空間フィルタ回路の一実施例を
表わした図である。FIG. 4 is a diagram showing an embodiment of a two-dimensional spatial filter circuit of the present invention.
【図５】本発明の２次元空間フィルタ回路の他の実施例
を表わした図である。FIG. 5 is a diagram showing another embodiment of the two-dimensional spatial filter circuit of the present invention.
１１，１２ シフトレジスタ １３，１４，１５，１６，１７，１８，１９，２０，２
１，２２，２３，２４，２５，２６，２７，４２，４
３，４４，４５，４６，４７ラッチ回路 ２８，２９，３０，４８ 加算器 ３２，３３，３４，３５，３６，３７ 掛算器 ５１１，５１３，５２１，５２３，５３１，５３３，５
４１，５５１マルチプレクサ ５１２，５２２，５３２，５４２，５４３，５５２ 加
算器11,12 shift register 13,14,15,16,17,18,19,20,2
1, 22, 23, 24, 25, 26, 27, 42, 4
3,44,45,46,47 Latch circuit 28,29,30,48 Adder 32,33,34,35,36,37 Multiplier 511,513,521,523,531,533,5
41,551 multiplexer 512,522,532,542,543,552 adder
Claims (2)
の軸を対称軸とした互いに対称の位置にある複数の要素
に互いに絶対値が等しい数値が割り当てられてなる演算
子を、多数の画素からなる画像上に該画像を構成する所
定の画素を中心として重畳した際に、互いに重畳される
前記演算子を構成する要素および前記画像を構成する画
素にそれぞれ対応する前記数値および画素データを互い
に掛け算し、この掛け算後のデータを互いに加算し、こ
の加算後のデータを前記所定の画素に対応づける演算
を、前記所定の画素を順次変更しながら行う２次元空間
フィルタ回路であって、 前記互いに対称の位置にある複数の要素に割り当てられ
た、互いに絶対値が等しい数値が掛算される複数の画素
データを、必要に応じて該複数の画素データのうちの一
方の画素データの符号を反転して互いに加算する加算器
を備えたことを特徴とする２次元空間フィルタ回路。1. An operator comprising a plurality of elements, each of which is composed of a plurality of elements in the vertical and horizontal directions, and which has numerical values having the same absolute value, is assigned to a plurality of elements located at symmetrical positions with respect to a predetermined axis as a symmetry axis. When a predetermined pixel forming the image is overlapped on the image, the elements forming the operator and the numerical values and the pixel data corresponding to the pixels forming the image are overlapped with each other. A two-dimensional spatial filter circuit that adds the data after the multiplication to each other and associates the data after the addition with the predetermined pixel while sequentially changing the predetermined pixel. A plurality of pixel data that are assigned to a plurality of elements at the positions and are multiplied by numerical values whose absolute values are equal to each other. Two-dimensional spatial filter circuit inverts the sign of one of the pixel data, characterized in that an adder for adding together.
れた数値と前記画素データとを掛算する掛算器の前段側
に、互いに並列に入力された複数の画素データを、前記
所定の軸が前記演算子の中心点を通る縦軸、横軸、互い
に対向する角を結ぶ２本の斜軸のいずれであるかに応じ
て選択的に出力するマルチプレクサを備えたことを特徴
とする請求項１記載の２次元空間フィルタ回路。2. A plurality of pixel data, which are input in parallel to each other, are input to a predetermined axis on a front side of a multiplier that multiplies the pixel data by the numerical values associated with the elements forming the operator. 2. A multiplexer is provided, which selectively outputs depending on whether it is a vertical axis that passes through the center point of the operator, a horizontal axis, or two oblique axes that connect mutually opposite angles. The described two-dimensional spatial filter circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29679491A JPH05135169A (en) | 1991-11-13 | 1991-11-13 | Two-dimensional spatial filter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29679491A JPH05135169A (en) | 1991-11-13 | 1991-11-13 | Two-dimensional spatial filter circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05135169A true JPH05135169A (en) | 1993-06-01 |
Family
ID=17838223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29679491A Withdrawn JPH05135169A (en) | 1991-11-13 | 1991-11-13 | Two-dimensional spatial filter circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05135169A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010055268A (en) * | 2008-08-27 | 2010-03-11 | Kyocera Mita Corp | Two-dimensional space filter device |
| WO2010076856A1 (en) * | 2009-01-05 | 2010-07-08 | 株式会社 東芝 | Moving image encoding method and moving image decoding method |
| JP2011030005A (en) * | 2009-07-27 | 2011-02-10 | Kyocera Mita Corp | Image processing device and image forming device |
| JP2015167423A (en) * | 2015-07-02 | 2015-09-24 | 日本電信電話株式会社 | Image encoding method, image decoding method, image encoder, image decoder, image encoding program and image decoding program |
-
1991
- 1991-11-13 JP JP29679491A patent/JPH05135169A/en not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
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Legal Events
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