JPH05206841A - 周波数変化を有する位相ロックループのコントロールデバイス - Google Patents

周波数変化を有する位相ロックループのコントロールデバイス

Info

Publication number
JPH05206841A
JPH05206841A JP4153927A JP15392792A JPH05206841A JP H05206841 A JPH05206841 A JP H05206841A JP 4153927 A JP4153927 A JP 4153927A JP 15392792 A JP15392792 A JP 15392792A JP H05206841 A JPH05206841 A JP H05206841A
Authority
JP
Japan
Prior art keywords
frequency
signal
phase
logic
reference signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4153927A
Other languages
English (en)
Inventor
Michel Lazarus
ミシエル・ラザリユス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Thales SA
Original Assignee
Thomson CSF SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Thomson CSF SA filed Critical Thomson CSF SA
Publication of JPH05206841A publication Critical patent/JPH05206841A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/113—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using frequency discriminator

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】 【目的】 周波数化を有する位相ロックループをコント
ロールするためのデバイスを提供する。 【構成】 周波数変化を有する位相ロックループをコン
トロールするためのデバイスであって、オシレータ（１
０）、信号のミキサー（２０）、及び位相／周波数検出
器（４０）を備えている。コントロールデバイスは、オ
シレータによって提供された信号の周波数Ｆｖを交差周
波数Ｆｘに比較するための周波数コンパレータ手段（６
０）と、この周波数コンパレータ手段に感応し、かつ位
相／周波数検出器の入力におけるビート周波数Ｆｖ−Ｆ
ｘを遮断するために、ミキサーと位相／周波数検出器手
段との間に挿入された禁止手段（７０）とを備えてい
る。この開示のデバイスは、ループコントロール周波数
Ｆにおける大きな変化の間に自動的にループをリリース
するために用いられ得る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般には周波数合成
器、特にドップラーレーダの周波数生成回路に用いられ
る周波数変化を有する位相ロックループのコントロール
デバイスに関する。
【０００２】周波数変化を有する位相ロックループは、
所定の安定周波数を有する可変信号を基準クロックから
生成するために周波数合成器に共通に用いられる。
【０００３】
【従来の技術】図１は、周波数合成器において用いられ
得る、周波数変化を有する位相ロックループの例を示し
ている。位相ロックループは典型的には、オシレータ１
０、ミキサー２０、制限増幅器３０、位相／周波数検出
器（ＰＦＤ）４０、及び疑似インテグレータ検出器５０
を備えている。電圧コントロールオシレータ（ＶＣＯ）
のごときオシレータ１０は、サーボ信号に応答して所定
の周波数Ｆｖを有する合成信号を発生する。このオシレ
ータに接続されているミキサー２０は、ビート周波数
（Ｆｖ−Ｆｘ）を示す第３の信号を発生させるために、
合成信号と、周波数Ｆｘ（交差周波数）を有する（基準
クロックからの）第１の基準信号とを受け取る。第１の
基準信号は、図に示されていないがクォーツオシレータ
によって典型的に生成される。第３の信号は、位相／周
波数検出器４０をドライブさせるために制限増幅器３０
によって論理式が作られる。位相／周波数検出器はま
た、Ｆ（最大値）／Ｆ（最小値）が３０よりも大きい
値、Ｆ（最大値）からＦ（最小値）までの広範囲におい
て変化し得る周波数Ｆを有する第２の基準信号を受け取
る。一般に、第２の基準信号は第１の基準信号から得ら
れる（整数ｎによる基準クロック信号の分周）。それ自
体が公知である位相／周波数検出器は、第１には、論理
コントロール信号ＧＯ、及び第２には、そのレベルが第
３の信号と第２の基準信号の位相差の関数であるサーボ
信号（ＤＣ電圧）を提供するために、第３の信号と第２
の基準信号の間に位相の識別（結果的には周波数の識
別）を検出したり又は検出しなかったりする。サーボ信
号は、オシレータ１０のコントロールのダイナミックレ
ンジに適合させるために増幅器５０によって増幅され
る。位相ロックループがロックされるべき場合は、オシ
レータ１０の周波数ＦｖはＦｘ＋Ｆに等しく、コントロ
ール信号ＧＯの論理レベルは１である。ロック解除され
るべき場合は、コントロール信号ＧＯの論理レベルは０
である。
【０００４】整数ｎの分周器の値の変化によって、周波
数Ｆが交差周波数Ｆｘから得られるべき場合は、周波数
Ｆは瞬間的に値Ｆ１から値Ｆ２になる。比率Ｆ１／Ｆ２
が高い時には、位相ロックループが同位相内でロック解
除され、コントロール信号ＧＯが論理レベル０になる。
この場合、以下の二つのケースが可能である。
【０００５】第１のケース：Ｆ２＞Ｆ１ この場合、ループは周波数においてロックされたままで
あり、サーボ信号の影響によって、オシレータ１０の周
波数Ｆｖは周波数Ｆｘ＋Ｆ２を有する位相となるまで増
加する。次いでコントロール信号ＧＯは、図２ａに見ら
れるように論理レベル１に戻る。
【０００６】第２のケース：Ｆ２＜Ｆ１ 次いで比率Ｆ１／Ｆ２の値によって２つのケースを区別
する必要がある。
【０００７】比率Ｆ１／Ｆ２の値が（約）３よりも低い
場合は、ループ動作は、前出のケースの動作に類似す
る。即ち、オシレータの周波数Ｆｖは、周波数Ｆｘ＋Ｆ
２を有する位相となるまで低下する。
【０００８】比率Ｆ１／Ｆ２の値が３よりもはるかに高
い場合には、オシレータの周波数Ｆｖは急に低下する。
ループが２次伝達関数（“オーバシュート”に対応して
いる）を有しているので、周波数Ｆｖは、交差周波数Ｆ
ｘ（図２ｂ）よりも低くなり、πによる位相回転を助長
する。次いで位相ロックループはフィードバックされ
る。位相／周波数検出器が、オシレータが結合された状
態にある下限停止に向かってオシレータをドライブさせ
るサーボ信号を送り、これによってコントロール信号Ｇ
Ｏは論理レベル０になる。
【０００９】ここまでは、位相ロックループのリリース
は、このコントロール信号が論理レベル０の状態である
時にロック解除プロセスを開始するため、コントロール
信号ＧＯの論理レベルをモニタする外的要素を準備する
ことによって行われる。ロック解除プロセスはオシレー
タをその上限まで持ち上げるために、疑似インテグレー
タ増幅器５０によって提供される電圧よりも高い電圧を
オシレータ（サーボ入力）のコントロール入力に加える
ことによって典型的に構成される。次いで、周波数Ｆに
おける第２の基準信号を位相／周波数検出器に印加し、
次いで第２の基準信号の周波数Ｆを所望の周波数Ｆ２に
持ち上げるために、いくつかの段状レベルによる操作を
実行することが必要である。この種のロック解除プロセ
スはマイクロプロセッサによってのみ適切に管理され得
るが、マイクロプロセッサの実行は複雑になる。さら
に、ロック解除の方法は、いくつかのサイクル周期を中
性化させ、時間に関してペナルティを課す。さらに、Ｖ
ＣＯのコントロールへの電圧の印加をイネーブルとする
切換スイッチは、このオシレータのスペクトルの純度を
低下させる。
【００１０】
【発明が解決しようとする課題】本発明の目的は、周波
数変化を有する位相ロックループの自動的及び自律的な
リリースをイネーブルとするデジタルデバイスを提供す
ることによって従来の技術の欠点を克服することにあ
る。
【００１１】本発明の他の目的は、特別用途向けＩＣ
（ＡＳＩＣ）に集積されるべく設計されているために、
あまり経費のかからない、周波数変化を有する位相ロッ
クループのコントロールするためのこの種のデバイスを
提供することにある。
【００１２】本発明のさらに他の目的は、周波数におけ
る大部分の変化の間に位相ロックループの急速なリリー
スをイネーブルとし、かつオシレータがターンオンされ
た時にオシレータを予め位置決めする付随的問題を解決
する、周波数変化を有する位相ロックループのコントロ
ールデバイスを提供することにある。
【００１３】本質的に、本発明は、周波数Ｆｖと交差周
波数Ｆｘと有する電圧コントロールオシレータを備え
た、周波数変化を有する位相ロックループにおける回路
形態のデバイスを提供する。このデバイスは、デジタル
カウントデバイスによってオシレータの周波数Ｆｖと交
差周波数Ｆｘを常時比較し、かつＦｖがＦｘよりも低く
なる時には、位相／周波数検出器の入力でビート周波数
（Ｆｖ−Ｆｘ）を遮断する。これによって、オシレータ
の周波数をＦｘよりも高い周波数の範囲に持ち上げる。
上記ケースの位相／周波数検出器の入力におけるビート
周波数を遮断することによって、位相／周波数検出器
は、オシレータを上限停止にドライブさせるサーボ信号
を生成する。次いで位相ロックループは、ループのコン
トロール信号に作用せずに再びロックされる（周波数信
号Ｆ）。本発明のこの利点に加えて、ループの回路がタ
ーンオンされた場合は、実際に周波数比較が行われると
すぐに、オシレータが自動的に予め位置決めされるとい
う利点がある。
【００１４】
【課題を解決するための手段】より具体的に、本発明の
目的は、所定の周波数を有する合成信号を提供するため
にサーボ信号によってコントロールされるオシレータ
と、ビート周波数を示す第３の信号を提供するために、
前記合成信号及び、第１の基準周波数を有する第１の基
準信号に感応する信号のミキサーと、前記第３の信号と
第２の基準信号との間の位相差を検出するための検出手
段とを備えており、該検出手段がこの検出に応答して前
記サーボ信号を提供し、前記合成信号の周波数を前記第
１の基準信号の周波数に比較するための周波数コンパレ
ータ手段と、該周波数コンパレータ手段に感応しかつ前
記検出器手段の入力において前記第３の信号を禁止すべ
く前記ミキサーと前記検出器手段の間に挿入されている
禁止手段とを備えている周波数変化を有する位相ロック
ループのコントロールデバイス。
【００１５】前記周波数コンパレータ手段が、比較結果
を表す禁止論理信号を提供するために、前記合成信号の
周波数と、ヒステリシスを有する前記第１の基準信号の
周波数とを比較し、前記合成信号の周波数が前記第１の
基準信号の周波数プラスヒステリシスよりも高い場合
は、前記第１論理信号が第１の論理レベルを有してお
り、前記合成信号の周波数が前記第１の基準信号の周波
数マイナス前記ヒステリシスよりも低い場合は、前記禁
止信号が第２の論理レベルを有している。
【００１６】前記禁止手段が、前記第３の信号と、前記
禁止信号が前記第２の論理レベルに一致する論理レベル
を有する場合には、前記第３の信号を禁止するための前
記禁止信号とをその入力で受け取る論理ゲートによって
構成されている。
【００１７】前記禁止手段がＡＮＤゲートによって構成
されており、前記禁止信号の前記第２の論理レベルが論
理レベル０に一致している。
【００１８】有利とするために、前記周波数コンパレー
タ手段が、所定の最大計数値までカウントするために、
前記合成信号と前記第１の基準信号によってそれぞれコ
ントロール可能な二つの対称形２進カウント手段によっ
て構成されており、各カウント手段が、カウント終了信
号を提供するための出力を有しており、かつ前記コンパ
レータ手段が前記禁止信号を提供するための前記カウン
ト終了信号に感応する手段をさらに備えている。
【００１９】各カウント手段が複数段を含む２進カウン
タによって構成されており、第１段がリセット１にする
ためのコマンドと、リセット０にするためのコマンドと
を有しており、上段がリセット０にするためのコマンド
とを有しており、さらにカウント手段の前記カウント終
了信号が、該カウント手段の前記第１段を１にリセット
することと、前記対称形カウント手段の前記第１段を０
にリセットすることとをコントロールする。
【００２０】周波数コンパレータ手段が、前記カウント
終了信号によってコントロールされる前記２進カウンタ
の前記上段を０にリセットするための手段をさらに含ん
でいる。
【００２１】前記上段を０にリセットするための前記手
段が、２進カウンタの前記第１段を１にリセットするの
と同時に、前記２進カウンタによって提供された前記カ
ウント終了信号に応答して前記カウンタの前記上段を０
にリセットするアプリケーションをイネーブルとするＯ
Ｒ論理ゲートによって構成されている。
【００２２】最大計数値が（Ｆｘ／２・Ｆ２最小値) ＋
２よりも大きく、Ｆｘが前記第１の基準信号の周波数で
あり、Ｆ２最小値が前記第２の基準信号の最小周波数で
あること。
【００２３】前記周波数コンパレータ手段の入力に対す
るアプリケーションの前に、前記合成信号の周波数と前
記第１の基準信号の周波数とをそれぞれ分割するために
固定比率付きの二つのプリデバイダをさらに含んでい
る。
【００２４】
【実施例】本発明の他の特徴及び利点は、添付図面につ
いての以下の詳細な説明によってより明確となる。
【００２５】図において、同一参照番号が同一素子につ
いて示されている。図３では、周波数変化を有する位相
ロックループは、(VCO) オシレータ１０、周波数ミキサ
ー２０、制限増幅器３０、位相／周波数検出器４０、及
び疑似インテグレータ増幅器５０を備えている。これら
の回路は図１に示されている回路に類似している。本発
明によれば、ヒステリシスを有する周波数コンパレータ
６０は、周波数ミキサー２０に並列接続されており、周
波数コンパレータは、ミキサーによって位相／周波数検
出器４０の入力に提供される第３の信号を禁止するＡＮ
Ｄ論理ゲート７０をコントロールする。
【００２６】周波数コンパレータ６０は、入力で合成信
号及び第１の基準信号を受け取る。出力では、合成信号
の周波数Ｆｖと所定のヒステリシスＨを有する第１の基
準信号の周波数Ｆｘとの比較の結果を示す、禁止論理信
号Ｓを提供する。
【００２７】禁止論理信号Ｓは、合成信号の周波数が交
差周波数＋ヒステリシスよりも高い(Fv>Fx+H) 場合は、
その論理レベルは１であり、合成信号の周波数Ｆｖが交
差周波数Fx−ヒステリシスよりも低い(Fv<Fx-H) 場合
は、禁止信号Ｓの論理レベルが０であるごときものであ
る。図１では、禁止論理信号Ｓのレベルの展開と、第２
の基準信号の周波数の変形の関数としての論理コントロ
ール信号ＧＯの展開（位相ロックループのコントロール
信号）とを示している。第２の基準信号の周波数Ｆが、
元の値Ｆ１よりもかなり低い値Ｆ２になるべくコントロ
ールされる場合には、位相ロックループはロック解除さ
れ、かつ周波数Ｆｖは周波数／ヒステリシスコンパレー
タの最低しきい値Fx-Hより低くなる。次いで禁止論理信
号Ｓは、瞬間的に論理レベル０になる。この禁止論理信
号はＡＮＤゲート７０の入力に印加されるが、制限増幅
器３０によって論理形式に作られた第３の信号はＡＮＤ
ゲートの他の入力に印加される。禁止論理信号が論理レ
ベル０の場合は、位相／周波数検出器に接続されている
ＡＮＤ論理ゲートの出力は論理レベル０となる。次いで
位相／周波数検出器４０は、論理レベル０の連続信号を
入力で受け取り、かつ周波数Ｆ２で第２の基準信号（論
理形式）を受け取る。この２つの信号に応答して、位相
／周波数検出器４０は最大位相差を検出し、最大レベル
を有するサーボ信号（DC電圧）Vdm を提供する。このサ
ーボ信号は、最高しきい値Fx+H以上になるまで高くなる
周波数内でオシレータ１０をコントロールするために伝
達関数H(p)を有する疑似インテグレータ増幅器５０を介
して、オシレータの入力ダイナミックレンジVcdeで印加
される。禁止論理信号は次いで、位相／周波数検出器４
０の入力にビート周波数を通過させるために論理レベル
１に戻る。ヒステリシスＨが周波数Ｆ２の最小値（F2最
小値）に近似する値を有するという事実によって、位相
／周波数検出器４０は次いで、位相ロックループを同位
相内に再ロックするためにオシレータ１０をコントロー
ルするサーボ信号を送る。これによって、第２の基準信
号の周波数Ｆの周波数のコントロールが何であろうと、
周波数の変化を有する位相ロックループのコントロール
デバイスは自律的でありかつ位相ロックループが極めて
短時間にロックされることをイネーブルとする。これは
また位相ロックループの回路のターンオンの間も同様で
ある。
【００２８】図３では、禁止手段７０は、制限増幅器３
０と位相／周波数検出器４０との間に挿入されたＡＮＤ
論理ゲートである。これによって、禁止信号Ｓの論理レ
ベルが１である限りは、即ち、合成信号の周波数Ｆｖ
が、第１の基準信号の周波数Fx+ ヒステリシスＨよりも
高い時は、ＡＮＤ論理ゲートは、位相／周波数検出器方
向にビート周波数 Fv-Fxを示す信号を通過させる。禁止
信号Ｓの論理レベルが０に等しい時、即ち、合成信号の
周波数Ｆｖが、第１の基準信号の周波数 Fx-ヒステリシ
スＨよりも低い時は、ＡＮＤ論理ゲートは位相／周波数
検出器４０の入力においてビート周波数を示す信号を禁
止する。
【００２９】ＡＮＤ論理ゲートをＯＲ、ＮＯＲ、ＮＡＮ
Ｄ又は同様の論理ゲ−トによって置換し、当該の論理ゲ
ートをコントロールするために用いられるゲートの種類
に応じて、信号Ｓの補数（二つの補数）である禁止論理
信号Ｓ又は論理信号を直接利用することは容易である。
【００３０】図５では、ヒステリシス／周波数コンパレ
ータ６０について説明されている。これは二つの対称形
のカウント手段６１０Ａ、６１０Ｂを有している。２進
カウンタであるカウント手段は、両カウンタに共通の所
定の最大計数値までカウントするために周波数Ｆｖの合
成信号と周波数Ｆｘの第１の基準信号によってそれぞれ
コントロールされる。２進カウンタ６１０Ａ、６１０Ｂ
は、各々出力６１１Ａ、６１１Ｂを有しており、これら
の出力はカウント終了信号ＴＣを提供する。カウント終
了信号ＴＣは、禁止論理信号Ｓだけではなく、このＳの
二つの補数に対応する相補信号を送る論理フリップフロ
ップ７０（Ｒ／Ｓフリップフロップ）に提供される。図
５では、カウンタ６１０Ａの信号ＴＣはフリップフロッ
プ７０のリセット１入力を送り、カウンタ６１０Ｂの信
号ＴＣはフリップフロップ７０のリセット０入力を送
る。ロック手段７０のために用いられるゲートの種類に
応じて、二つの禁止論理信号のうちの一つがビート周波
数を適切に遮断すべく選択される。
【００３１】各２進カウンタは、図５及び図６に見るこ
とができるいくつかの段６１５を含んでいる。第１カウ
ント段（最小有効ビット）は、１にリセットするコント
ロール入力(RA1) 及び、０にリセットするコントロール
入力(RAZ) を備えている。上段は０にリセットするコン
トロール入力(RAZ) のみを有している。各２進カウンタ
６１０のカウント終了信号ＴＣは、当該カウンタの第１
カウント段をリセット１にし、かつ対称形２進カウンタ
の第１段をリセット０にすることをコントロールする。
カウント終了信号ＴＣによってそれぞれコントロールさ
れている二つのＯＲ論理ゲート６１６Ａ及び６１６Ｂ
は、２進カウンタの第１段をリセット１にし、上段をリ
セット０にする同時アプリケーションをイネーブルとす
る。
【００３２】周波数コンパレータは以下のように動作す
る。
【００３３】周波数Ｆｖが周波数Ｆｘより高いと仮定す
ると、クロックＦｖのカウンタ６１０Ａはカウント終了
に到達する最初のカウンタであり、１になる出力ＴＣ
は、クロックＦｘのカウンタ６１０Ｂの段をリセット０
にする。
【００３４】第１段をリセット１し、クロックＦｖのカ
ウンタの上段をリセット０にする。次のカウントサイク
ルの間は、クロックＦｖのカウンタ６１０Ａは１からス
タートするが、クロックＦｘのカウンタ６１０Ｂは０か
らスタートする。
【００３５】ｑがカウンタにおける段の数である時にＮ
＝２q が最大計数値である場合は、カウンタ６１０Ａは
Ｎ−２周期後にカウント終了（状態Ｎ−１）に到達し、
そのカウント終了信号ＴＣは１になる。これがフリップ
フロップＲ／Ｓを１に設定し、これによって禁止論理信
号を論理レベル１に設定する。さらに、周波数Ｆｖが周
波数Ｆｘよりも高いために、０からスタートしたカウン
タ６１０Ｂが、カウント終了に達成することができなか
ったが、同じサイクルが再びスタートする。これによっ
て、最高周波数は、常に他の周波数上の一つのカウント
ストロークのハンディキャップを示す。この状態を反転
するために、カウンタ６１０Ｂが唯一のサクル内におけ
る二つのカウントストロークをとるべき量だけ、周波数
Ｆｘは高くなるべきである。
【００３６】この状態は以下によって示される。
【００３７】Fv=Fx・(N-1)/(N-2) 次にFv=Fx+/-H とした場合、ヒステリシスは、H=｜Fv-F
x ｜となり、従って、 H=Fx/(N-2) オシレータ１０の出力信号の周波数Fvが Fv=Fx-HからFv
=Fx+H まで戻される場合（図４）は、ヒステリシスＨは
ループが適切に再ロックされるべく、H<2F2 最小値（Ｆ
２最小値は、第２の基準信号の周波数Ｆの最小値であ
る）のようになる。
【００３８】従って、以下の関係式がここから推定され
る。
【００３９】N>(Fx/2F2 最小値)+2 例えば、Fx=20MHzであり、F2最小値= 40kHz であると仮
定すると、関係式（２）によれば、Ｎの値は８ビットカ
ウンタを使用を意味する。図６は８ビットに容易に拡大
され得る４ビット２進カウンタ６１５を示す。ロック操
作を有するこの２進カウンタは以下を備えている。
【００４０】周波数Ｆｖ又はＦｘのいずれか一つを受け
取るためのクロック入力。
【００４１】リセット０にするロック解除入力RAZ 。
【００４２】カウント終了出力ＴＣ。
【００４３】この４段カウンタは、ロック解除「クリ
ア」関数だけでなく、１のロックローディングとを含む
第１段（フリップフロップ６１５1 ）を有するが、全て
の上段（フリップ６１５2 〜６１５4 ）はロック解除
「クリア」関数のみを有する。４つの入力を有するＮＯ
Ｒ論理ゲート６１７は、次のクロックストロークにおけ
る第１段の１でロックリセットを実行するために、ルー
ピングＯＲ論理ゲート６１８を介して第１のフリップフ
ロップ６１５1 の入力“Ｄ”に送られ、かつ三つの上段
をリセット０にするためにＯＲ論理ゲート６１９に送ら
れる、信号ＴＣを提供するためにカウント終了デコーデ
ィングを実行する。
【００４４】フリップフロップは、２進数0000から1111
までカウントするために、論理ゲート６２０、６２１、
６２２を介して、それらの入力“Ｄ”及びその出力
“Ｑ”に互いに接続されている。リセット０入力 (RAZ)
は、他の信号ＴＣを受け取るために対称カウンタの出力
に接続されている。これは、カウンタが各サイクルにお
いて状態0001から再びスタートすることをイネーブルと
するが、他のカウンタは、カウンタが状態0000からスタ
ートさせ得るリセット０の信号 (RAZ)をカウンタに送ら
ない。
【００４５】図８は、74F161型の４つの４ビット２進カ
ウンタ６３０、６３１、６３２、６３３を備えている周
波数コンパレータを示しており、このコンパレータは２
つの対称形８ビット２進カウンタを形成するために２ｘ
２で結合されている。カウント終了信号ＴＣは、禁止論
理信号又は信号Ｓを提供するために74F00 型の回路７０
の入力に印加される。
【００４６】さらに図７では、本発明によるコントロー
ルデバイスがさらに、固定比率（４、８、１６又はそれ
以上）を有する例えば２進プリデバイダなどの２つのプ
リデバイダ８１、８２を備えており、これらのプリデバ
イダは、例えばＴＴＬ出力を有するECL 1/8 SP8691A 型
に属する。プリデバイダ８１、８２は、合成及び基準周
波数（非常に高い周波数の場合において）を周波数コン
パレータの周波数特性と適合させるために、周波数コン
パレータ６０の二つの入力より上方に置かれる。 ヒス
テリシスの値はカウンタ（Ｎ）の長さに応じるので、マ
ルチプレクサによって選択される異なった最大計数値に
対応する各カウンタ用の複数のカウント終了出力ＴＣを
準備するために有用であり、これによって特定用途向け
ＩＣ( ASIC) 形式の実施のための周波数コンパレータを
「汎用」なものに作製する。
【００４７】周波数変化を有する位相ロックループのコ
ントロールのためのデバイスが、位相ロックループの以
下の値に関してテストされた。
【００４８】Fx=1024F2 F 最小値=20.86kHz 及び F最大値＞400kHz ループに適用される周波数ホップは、 F1=390kHz F2は 20.86kHz 以下。
【００４９】本発明による位相ロックループコントロー
ルデバイスを用いない場合は、比率F2/F1 が４よりも大
きくなるとすぐに、ループは遮断され、オシレータは下
限停止の状態のままであり、位相／周波数検出器４０に
よって提供されたコントロール信号ＧＯはレベル０の状
態のままである。図９は、メモリを有するオシロスコー
プ上で測定されたこの種の状態を表しており、この場
合、オシレータ (VCO)のコントロール電圧(Vcde)及びコ
ントロール信号(GO)が示されている。
【００５０】本発明による図８のコントロールデバイス
を用いると、図１０では、Fx-Hからスタートするオシレ
ータのコントロール電圧(Vcde)の放物線変化は、約t1=2
30μＳで最大に達し、時間t2=644μＳで周波数Fx+Hとな
り、その後、ループが位相ロックされ、さらにオシレー
タは命令値の周波数Fx+20.86kHz で停止するのが示され
ている。この図はまた、瞬時ｔ１及びｔ２における（図
１０のその二つの補数によって示される）禁止論理信号
Ｓの論理レベル内での変化を示している。
【００５１】本発明によるコントロールデバイスを備え
た周波数変化を有する位相ロックループのパフォーマン
ス特性を特定する。この種の位相ロックループは以下の
要素を備えている。
【００５２】Hz/VにおけるコントロールスロープＫｏを
有するオシレータ(VCO) 。
【００５３】電圧Vd=(Vdm/2Kpi)・PH=Kd・PHを送る位相／
周波数検出器(PFD) 、この場合、PHはラジアンにおける
位相角である。
【００５４】伝達関数H1(p)=(1+t2p)/t1p を有する疑似
インテグレータ増幅器。
【００５５】次いで位相ロックループのオープンループ
における伝達関数は、H(p)=Kv・((1+t2p)/t1p・p) であ
り、この場合、Kv=2・Pi・Ko・Kd （ループ利得）。
【００５６】このループは以下に等しいカットオフパル
セーションＷｃ及び固有のパルセーションＷｎを有す
る、 Wc=Kv・(t2/t1) Wn=(Kv/t1)1/2 第２の基準信号の周波数Ｆが周波数Ｆ１から周波数Ｆ１
よりもかなり低い周波数Ｆ２になるためにコントロール
される場合は、位相ロックループは遮断され、かつオシ
レータが下限停止Fx-Hを超過する。
【００５７】この瞬間に、周波数／ヒステリシスコンパ
レータの出力はゼロになり、位相検出器の入力Fv-Fx を
遮断する。この検出器は次いで他の入力において信号Ｆ
２のみを受け取る。
【００５８】−Vdm であった位相／周波数検出器の出力
電圧は、信号Ｆ２の２Ｋ周期内で+Vdmまで上がる。
【００５９】この上がりの時間は従ってTo=2K/F2とな
り、この電圧の傾きは以下の等式を有する。
【００６０】V=Vdm(F2/K・t-1) ラプラスの変形式では、 V(p)=Vdm(F2/KP2 -1/P) この信号は疑似インテグレータ増幅器に印加され、その
伝達関数は、 H(p)=(1+t2p)/t1p 疑似インテグレータ増幅器によって発生した出力電圧
は、 Vs(t)=(Vdm/t1)・[F2/2K・t2 +(t2F2/(K-1))t-t2] オシレータの周波数は、 fv(t)=Ko＊Vs(t) 従って、 fv(t)=Ko＊(Vdm/t1)・[F2/2K・ t2 +(t2F2/(K-1))(t-t2)] となる。
【００６１】この関係式はその時間で最低値にタッチす
る放物線であり、 T1=K/F2-t2 スタート点からカーブする周波数は、 Df=fv(T1)-fv(T0) となり、 Df=Ko ・ Vdm/t1[t2-K/2F2-F2・ t22 /2K] 従って、 禁止論理信号Ｓは、オシレータの周波数が値fv=Fx+H に
達した時に、その論理レベルを変える。即ち、時間Ｔ２
では、 fv(T2)=fv(T0)+2H この場合、ＨはヒステリシスH=Fx/(N-2)である。
【００６２】これにより、T2を提供する等式は特性値、
Ｗｃ、Ｗｎ、Ｋ、Ｆｘ、Ｆ２の関数である。
【００６３】 T2=(K/F2)-(Wc/Wn2 )-1 /(F2・ Wn2 )[(Wc ・F2 -K・Wn2 ）2 + (4・Fx・F2・Wn 2 ）/(N-2)] 1/2
【図面の簡単な説明】
【図１】従来の技術にける公知の周波数変化を有する位
相ロックループの機能チャートである。
【図２ａ】Ｆ２＞Ｆ１の場合の、図１の位相ロックルー
プによって得られるビート周波数の関数としてのコント
ロール信号のレベルをタイムチャート式に示した図であ
る。
【図２ｂ】Ｆ２＜Ｆ１の場合の、図１の位相ロックルー
プによって得られるビート周波数の関数としてのコント
ロール信号のレベルをタイムチャート式に示した図であ
る。
【図３】本発明によるコントロールデバイスを備えた周
波数変化を有する位相ロックループの機能チャートであ
る。
【図４】Ｆ２＜Ｆ１の場合の、コントロール信号のレベ
ルと、図３の位相ロックループにおいて得られたビート
周波数の関数としての禁止信号とのレベルをタイムチャ
ートで示した図である。
【図５】本発明によるコントロールデバイスの周波数コ
ンパレータ手段の機能チャートである。
【図６】図５のコンパレータ手段のデジタルカウンタを
詳細に示した図である。
【図７】本発明によるコントロールデバイスの変形を備
えた周波数変化を有する位相ロックループの機能チャー
トである。
【図８】８ビットのデジタルカウント回路を備えた図５
の周波数コンパレータ手段を詳細に示した図である。
【図９】本発明によるコントロールデバイスを有しない
コントロール信号に関するサーボ信号の展開図である。
【図１０】本発明によるコントロールデバイスを有する
禁止信号に関するサーボ信号の展開図である。
【符号の説明】
１０ オシレータ（ＶＣＯ） ２０ 周波数ミキサー ３０ 制限増幅器 ４０ 位相／周波数検出器 ５０ 疑似インテグレータ増幅器 ６０ 周波数コンパレータ ７０ ＡＮＤ論理ゲート

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 所定の周波数を有する合成信号を提供す
    るためにサーボ信号によってコントロールされるオシレ
    ータと、ビート周波数を示す第３の信号を提供するため
    に、前記合成信号及び、第１の基準周波数を有する第１
    の基準信号に感応する信号のミキサーと、前記第３の信
    号と第２の基準信号との間の位相差を検出するための検
    出手段とを備えており、該検出手段がこの検出に応答し
    て前記サーボ信号を提供し、前記合成信号周波数を前記
    第１の基準信号の周波数に比較するための周波数コンパ
    レータ手段と、該周波数コンパレータ手段に感応し、か
    つ前記検出器手段の入力において前記第３の信号を禁止
    すべく前記ミキサーと前記検出器手段との間に挿入され
    ている禁止手段とを備えていることを特徴とする周波数
    変化を有する位相ロックループのコントロールデバイ
    ス。
  2. 【請求項２】 前記周波数コンパレータ手段が、比較結
    果を表す禁止論理信号を提供するために、前記合成信号
    の周波数と、ヒステリシスを有する前記第１の基準信号
    の周波数とを比較し、前記合成信号の周波数が前記第１
    の基準信号の周波数プラスヒステリシスよりも高い場合
    は、前記第１の論理信号が第１の論理レベルを有してお
    り、前記合成信号の周波数が前記第１の基準信号の周波
    数マイナス前記ヒステリシスよりも低い場合は、前記禁
    止信号が第２の論理レベルを有していることを特徴とす
    る請求項１に記載のデバイス。
  3. 【請求項３】 前記禁止手段が、前記第３の信号と、前
    記禁止信号が前記第２の論理レベルに一致する論理レベ
    ルを有する場合には、前記第３の信号を禁止するための
    前記禁止信号とをその入力で受け取る論理ゲートによっ
    て構成されていることを特徴とする請求項２に記載のデ
    バイス。
  4. 【請求項４】 前記禁止手段がＡＮＤゲートによって構
    成されており、前記禁止信号の前記第２の論理レベルが
    論理レベル０に一致していることを特徴とする請求項３
    に記載のデバイス。
  5. 【請求項５】 前記周波数コンパレータ手段が、所定の
    最大計数値までカウントするために、前記合成信号と前
    記第１の基準信号によってそれぞれコントロール可能な
    二つの対称形２進カウント手段によって構成されてお
    り、各カウント手段が、カウント終了信号を提供するた
    めの出力を有しており、かつ前記コンパレータ手段が、
    前記禁止信号を提供するための前記カウント終了信号に
    感応する手段をさらに備えていることを特徴とする請求
    項３に記載のデバイス。
  6. 【請求項６】 各カウント手段が複数段を含む２進カウ
    ンタによって構成されており、第１段がリセット１にす
    るためのコマンドと、リセット０にするためのコマンド
    とを有しており、上段がリセット０にするためのコマン
    ドとを有しており、さらにカウント手段の前記カウント
    終了信号が、該カウント手段の前記第１段を１にリセッ
    トすることと、前記対称形カウント手段の前記第１段を
    ０にリセットすることとをコントロールすることを特徴
    とする請求項５に記載のデバイス。
  7. 【請求項７】 周波数コンパレータ手段が、前記カウン
    ト終了信号によってコントロールされる前記２進カウン
    タの前記上段を０にリセットするための手段をさらに含
    んでいることを特徴とする請求項６に記載のデバイス。
  8. 【請求項８】 前記上段を０にリセットするための前記
    手段が、２進カウンタの前記第１段を１にリセットする
    のと同時に、前記２進カウンタによって提供された前記
    カウント終了信号に応答して前記カウンタの前記上段を
    ０にリセットするアプリケーションをイネーブルとする
    ＯＲ論理ゲートによって構成されていることを特徴とす
    る請求項７に記載のデバイス。
  9. 【請求項９】 最大計数値が（Ｆｘ／２・Ｆ２最小値）
    ＋２よりも大きく、Ｆｘが前記第１の基準信号の周波数
    であり、Ｆ２最小値が前記第２の基準信号の最小周波数
    であることを特徴とする請求項８に記載のデバイス。
  10. 【請求項１０】 前記周波数コンパレータ手段の入力に
    対するアプリケーションの前に、前記合成信号の周波数
    と前記第１の基準信号の周波数とをそれぞれ分割するた
    めに固定比率付きの二つのプリデバイダをさらに含んで
    いることを特徴とする請求項１から９のいずれか一項に
    記載のデバイス。
JP4153927A 1991-06-14 1992-06-12 周波数変化を有する位相ロックループのコントロールデバイス Pending JPH05206841A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR9107318 1991-06-14
FR9107318A FR2677824B1 (fr) 1991-06-14 1991-06-14 Dispositif de controle d'une boucle de phase a changement de frequence.

Publications (1)

Publication Number Publication Date
JPH05206841A true JPH05206841A (ja) 1993-08-13

Family

ID=9413870

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4153927A Pending JPH05206841A (ja) 1991-06-14 1992-06-12 周波数変化を有する位相ロックループのコントロールデバイス

Country Status (5)

Country Link
US (1) US5218324A (ja)
EP (1) EP0518729B1 (ja)
JP (1) JPH05206841A (ja)
DE (1) DE69200275T2 (ja)
FR (1) FR2677824B1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1503500B1 (en) * 2003-07-28 2006-06-28 Frank Dr.-Ir. Op 't Eynde A phase-locked loop
US11563444B1 (en) 2021-09-09 2023-01-24 Textron Systems Corporation Suppressing spurious signals in direct-digital synthesizers

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB951230A (en) * 1961-10-04 1964-03-04 Ferguson Radio Corp Improvements in and relating to frequency control systems
FR2385271A1 (fr) * 1977-03-25 1978-10-20 Thomson Csf Dispositif de teletransmission d'informations, notamment pour systeme de teleguidage de vehicules soumis a de grandes accelerations, et systeme de teleguidage comportant un tel dispositif
US4095190A (en) * 1977-07-20 1978-06-13 General Research Of Electronics, Inc. Tuning system
US4318055A (en) * 1979-08-27 1982-03-02 Westinghouse Electric Corp. Digitally controlled phase lock distillator system
JPS5873244A (ja) * 1981-10-27 1983-05-02 Nippon Kogaku Kk <Nikon> Ｐｌｌ周波数シンセサイザ−
FR2541465B1 (fr) * 1983-02-18 1985-10-11 Thomson Csf Radar a onde continue modulee en frequence et son application a une sonde altimetrique
FR2566921B1 (fr) * 1984-06-29 1987-12-18 Thomson Csf Radioaltimetre a modulation de frequence
FR2598869B1 (fr) * 1986-05-13 1994-02-04 Thomson Csf Detecteur de phase et de frequence, et son utilisation dans une boucle a verrouillage de phase
US4882549A (en) * 1988-11-16 1989-11-21 Zvi Galani Center offset microwave frequency synthesizer

Also Published As

Publication number Publication date
DE69200275T2 (de) 1994-11-03
FR2677824B1 (fr) 1993-08-20
FR2677824A1 (fr) 1992-12-18
DE69200275D1 (de) 1994-09-01
EP0518729A1 (fr) 1992-12-16
US5218324A (en) 1993-06-08
EP0518729B1 (fr) 1994-07-27

Similar Documents

Publication Publication Date Title
US5933058A (en) Self-tuning clock recovery phase-locked loop circuit
US5126690A (en) Phase locked loop lock detector including loss of lock and gain of lock detectors
US7116145B2 (en) Phase-locked loop circuit having phase lock detection function and method for detecting phase lock thereof
US7479814B1 (en) Circuit for digital frequency synthesis in an integrated circuit
US5015971A (en) Frequency agile microwave signal generator
JP3080805B2 (ja) デジタル・フェイズ・ロックド・ループ回路
US6757349B1 (en) PLL frequency synthesizer with lock detection circuit
US6060953A (en) PLL response time accelerating system using a frequency detector counter
US6624675B2 (en) Free-running mode device for phase locked loop
US6518845B2 (en) PLL frequency synthesizer circuit
US5132642A (en) PLL using asynchronously resettable divider to reduce lock time
US20020167347A1 (en) Phase-locked loop circuit
US6954510B2 (en) Phase-locked loop lock detector circuit and method of lock detection
US5329560A (en) AGC circuit with non-linear gain for use in PLL circuit
JPH09214333A (ja) 半導体集積回路
JPH05206841A (ja) 周波数変化を有する位相ロックループのコントロールデバイス
US4801894A (en) Frequency detector for frequency locked loop
US5168360A (en) Sampling clock generating circuit for a-d conversion of a variety of video signals
US5770976A (en) Local clock duty cycle independent phase detector and method of operation thereof
WO1994026033A1 (en) Numerically controlled oscillator and digital phase locked loop
JP3505263B2 (ja) Ｐｌｌシンセサイザ
US6285260B1 (en) Phase-locked loop having circuit for synchronizing starting points of two counters
JP3407604B2 (ja) ラッチミス検出回路とｐｌｌ回路
EP0164806A2 (en) PLL-circuit
JPH0897717A (ja) 位相同期ループのロック検出回路