JPH05204870A - 並列計算装置 - Google Patents
並列計算装置Info
- Publication number
- JPH05204870A JPH05204870A JP4043692A JP4043692A JPH05204870A JP H05204870 A JPH05204870 A JP H05204870A JP 4043692 A JP4043692 A JP 4043692A JP 4043692 A JP4043692 A JP 4043692A JP H05204870 A JPH05204870 A JP H05204870A
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- JP
- Japan
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- signal
- communication
- calculation
- computing device
- bits
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Abstract
(57)【要約】
【目的】 複数の計算素子相互間の信号の送受のための
錯綜した配線を排除すると共に、バスネックも発生しな
い並列計算装置の提供を目的とする。 【構成】 複数の計算素子1それぞれに、4段階以上で
8,16…段階の電圧信号を送受し得る通信部13を備え、
4以上の電圧レベルのそれぞれを複数ビットの2値化信
号にて表される多値化信号の各値に対応させることによ
り、複数ビットの2値化信号を、たとえば通信部13が8
段階の電圧信号を送受し得る場合には3ビットの2値化
信号にて表される8進数の各値を1本の信号線にて1サ
イクルで、16段階の電圧信号を送受し得る場合には4ビ
ットの2値化信号にて表される16進数の各値を1本の信
号線にて1サイクルで・・・というように、1本の信号
線にて信号の送受を行う。
錯綜した配線を排除すると共に、バスネックも発生しな
い並列計算装置の提供を目的とする。 【構成】 複数の計算素子1それぞれに、4段階以上で
8,16…段階の電圧信号を送受し得る通信部13を備え、
4以上の電圧レベルのそれぞれを複数ビットの2値化信
号にて表される多値化信号の各値に対応させることによ
り、複数ビットの2値化信号を、たとえば通信部13が8
段階の電圧信号を送受し得る場合には3ビットの2値化
信号にて表される8進数の各値を1本の信号線にて1サ
イクルで、16段階の電圧信号を送受し得る場合には4ビ
ットの2値化信号にて表される16進数の各値を1本の信
号線にて1サイクルで・・・というように、1本の信号
線にて信号の送受を行う。
Description
【0001】
【産業上の利用分野】本発明は、複数の計算素子が並列
動作する並列計算装置に関し、特にその各計算素子相互
間の信号の送受のための錯綜した配線数を削減する共
に、バスネック等の処理効率の低下を招来する要因を排
除した並列計算装置に関する。
動作する並列計算装置に関し、特にその各計算素子相互
間の信号の送受のための錯綜した配線数を削減する共
に、バスネック等の処理効率の低下を招来する要因を排
除した並列計算装置に関する。
【0002】
【従来の技術】複数の計算素子を配列して並列に動作さ
せる従来の並列計算装置では、1チップ内に複数の計算
素子を配置する場合も、また1チップに構成された計算
素子複数を基板上に配置する場合のいずれも従来は、そ
れぞれが2値信号のみを伝送する信号線にて各計算素子
間を接続している。
せる従来の並列計算装置では、1チップ内に複数の計算
素子を配置する場合も、また1チップに構成された計算
素子複数を基板上に配置する場合のいずれも従来は、そ
れぞれが2値信号のみを伝送する信号線にて各計算素子
間を接続している。
【0003】たとえば、図1は複数の計算素子1, 1…を
共有の通信路2にて相互に接続した従来の並列計算装置
の各構成要素間の接続状態を示すブロック図である。な
お、通信路2は各計算素子1, 1…の処理ビット数に対応
して8, 16, 32, 64 …というように通常は2の累乗本数
で構成される。
共有の通信路2にて相互に接続した従来の並列計算装置
の各構成要素間の接続状態を示すブロック図である。な
お、通信路2は各計算素子1, 1…の処理ビット数に対応
して8, 16, 32, 64 …というように通常は2の累乗本数
で構成される。
【0004】図2は従来の通信路2により伝送される信
号の一例を示すグラフである。従来の通信路2では、た
とえば0V〜5Vの信号を使用し、0.8V以下の信号レベルを
信号”0”として、また2.4V以上の信号レベルを信号”
1”としてそれぞれ認識するような閾値が定められた2
値化信号が用いられている。
号の一例を示すグラフである。従来の通信路2では、た
とえば0V〜5Vの信号を使用し、0.8V以下の信号レベルを
信号”0”として、また2.4V以上の信号レベルを信号”
1”としてそれぞれ認識するような閾値が定められた2
値化信号が用いられている。
【0005】このような複数の計算素子1, 1…の接続を
行った場合には、いずれかの計算素子1が他のいずれか
の計算素子1との間で信号の送受を行っている間は、そ
の信号の送受に関係していない計算素子1は通信路2を
使用して信号の送受を行うことが出来ず、処理効率が低
下するといういわゆる通信路ネック(バスネック)が生
じる。このため、複数の計算素子1, 1…が並列配置され
ているにも拘わらず、それぞれの計算素子1, 1…を有効
に機能させることが出来ない。
行った場合には、いずれかの計算素子1が他のいずれか
の計算素子1との間で信号の送受を行っている間は、そ
の信号の送受に関係していない計算素子1は通信路2を
使用して信号の送受を行うことが出来ず、処理効率が低
下するといういわゆる通信路ネック(バスネック)が生
じる。このため、複数の計算素子1, 1…が並列配置され
ているにも拘わらず、それぞれの計算素子1, 1…を有効
に機能させることが出来ない。
【0006】図3は上述のようなバスネックを解消する
一手法としての網状通信路を有する従来の並列計算装置
の計算素子1, 1…の接続状態を示すブロック図である。
この網状通信路は、各計算素子1, 1…それぞれが相互間
に信号の送受可能なように通信路2が接続されている。
しかし、このような網状通信路では、計算素子1, 1…の
数が増加するに伴ってそれぞれの計算素子1, 1…に接続
される信号線が増加し、また通信網が複雑化するため、
ある程度以上に計算素子1, 1…の数が達すると現実の製
作は不可能になる。
一手法としての網状通信路を有する従来の並列計算装置
の計算素子1, 1…の接続状態を示すブロック図である。
この網状通信路は、各計算素子1, 1…それぞれが相互間
に信号の送受可能なように通信路2が接続されている。
しかし、このような網状通信路では、計算素子1, 1…の
数が増加するに伴ってそれぞれの計算素子1, 1…に接続
される信号線が増加し、また通信網が複雑化するため、
ある程度以上に計算素子1, 1…の数が達すると現実の製
作は不可能になる。
【0007】
【発明が解決しようとする課題】以上のような従来の並
列計算装置においては、複数の計算素子相互間を専用の
信号線で接続する際に、それらの信号線が錯綜して現実
の製作には不向きであったり、また共用の信号線で接続
する場合にはバスネックが生じて処理効率が低下する等
の問題がある。
列計算装置においては、複数の計算素子相互間を専用の
信号線で接続する際に、それらの信号線が錯綜して現実
の製作には不向きであったり、また共用の信号線で接続
する場合にはバスネックが生じて処理効率が低下する等
の問題がある。
【0008】本発明はこのような従来の並列計算装置が
有する問題点の解決を目的としてなされたものであり、
複数の計算素子相互間の信号の送受のための錯綜した配
線を排除すると共に、バスネックも発生しない並列計算
装置の提供を目的とする。
有する問題点の解決を目的としてなされたものであり、
複数の計算素子相互間の信号の送受のための錯綜した配
線を排除すると共に、バスネックも発生しない並列計算
装置の提供を目的とする。
【0009】
【課題を解決するための手段】本発明の並列計算装置
は、複数の計算素子を備えた並列計算装置であって、複
数の計算素子それぞれに、m段階(但し、mは4以上の
2のn乗数)以上のレベルの電圧信号を送受し得る通信
手段を備えている。
は、複数の計算素子を備えた並列計算装置であって、複
数の計算素子それぞれに、m段階(但し、mは4以上の
2のn乗数)以上のレベルの電圧信号を送受し得る通信
手段を備えている。
【0010】
【作用】本発明の光通信並列計算装置では、m段階の電
圧レベルのそれぞれをnビットの2値化信号のにて表さ
れるm進数の各値に対応させることにより、複数ビット
の2値化信号を、たとえば通信手段が8段階の電圧信号
を送受し得る場合には3ビットの2値化信号を1本の信
号線にて、16種類の信号を送受し得る場合には4ビッ
トの2値化信号を1本の信号線にてというように、1本
の信号線にて複数ビットの2値化信号を送受する。
圧レベルのそれぞれをnビットの2値化信号のにて表さ
れるm進数の各値に対応させることにより、複数ビット
の2値化信号を、たとえば通信手段が8段階の電圧信号
を送受し得る場合には3ビットの2値化信号を1本の信
号線にて、16種類の信号を送受し得る場合には4ビッ
トの2値化信号を1本の信号線にてというように、1本
の信号線にて複数ビットの2値化信号を送受する。
【0011】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。図4は本発明の並列計算装置の構成の一
実施例を示すブロック図である。
いて詳述する。図4は本発明の並列計算装置の構成の一
実施例を示すブロック図である。
【0012】図4に示されている実施例では計算素子1
は4個が備えられている。それぞれの計算素子1は、計
算素子としての本来の計算機能を有する計算部12と、こ
れと素子内伝送路14にて接続された通信部13とで構成さ
れている。そして、それぞれの計算素子1の素子内伝送
路14が素子間通信路2にて相互に接続されている。
は4個が備えられている。それぞれの計算素子1は、計
算素子としての本来の計算機能を有する計算部12と、こ
れと素子内伝送路14にて接続された通信部13とで構成さ
れている。そして、それぞれの計算素子1の素子内伝送
路14が素子間通信路2にて相互に接続されている。
【0013】ところで、本発明の並列計算装置ではその
計算部12と計算素子13との間を接続する素子内伝送路
14における信号伝送は前述の図2に示されている場合と
同様にそれぞれが1ビットの2値化信号を伝送する8本
の信号線にて信号伝送が行われが、通信部13相互間の信
号伝送は異なる手法により行われる。具体的には、各通
信部13は駆動電圧16Vにて動作し、図5に示されている
ように、16Vの電圧を第0から第15までの16レベルに
分割して信号伝送を行う。即ち、16レベルの電圧信号の
第0レベルから第15レベルがそれぞれ16進数の”0”か
ら”F”に対応付けられており、4ビットの2値化信号
にて表される16進数の各値を1本の信号線にて伝送す
る。
計算部12と計算素子13との間を接続する素子内伝送路
14における信号伝送は前述の図2に示されている場合と
同様にそれぞれが1ビットの2値化信号を伝送する8本
の信号線にて信号伝送が行われが、通信部13相互間の信
号伝送は異なる手法により行われる。具体的には、各通
信部13は駆動電圧16Vにて動作し、図5に示されている
ように、16Vの電圧を第0から第15までの16レベルに
分割して信号伝送を行う。即ち、16レベルの電圧信号の
第0レベルから第15レベルがそれぞれ16進数の”0”か
ら”F”に対応付けられており、4ビットの2値化信号
にて表される16進数の各値を1本の信号線にて伝送す
る。
【0014】そして、計算部12と通信部13との間で素子
内伝送路14の8本の信号線により送受される8ビットの
信号を伝送するために各素子内伝送路14間は相互に2本
の信号線にて構成される素子間通信路2にて接続されて
いる。
内伝送路14の8本の信号線により送受される8ビットの
信号を伝送するために各素子内伝送路14間は相互に2本
の信号線にて構成される素子間通信路2にて接続されて
いる。
【0015】各通信部13相互間の信号伝送は具体的には
図5に示されているような状態で行われる。即ち、16V
の電圧を1V間隔の閾値レベルで分割し、0V側から順
に信号レベル0, 1, 2…15に割り当てる。そして、たと
えば16ビットの2値化信号”000100110111
1111”の各4ビットにてそれぞれ表される4個の16
進数データ”1”,”3”,”7”,”F”を送信する
場合を考える。
図5に示されているような状態で行われる。即ち、16V
の電圧を1V間隔の閾値レベルで分割し、0V側から順
に信号レベル0, 1, 2…15に割り当てる。そして、たと
えば16ビットの2値化信号”000100110111
1111”の各4ビットにてそれぞれ表される4個の16
進数データ”1”,”3”,”7”,”F”を送信する
場合を考える。
【0016】従来ではこのような信号は前述のようにそ
れぞれが1ビットの2値化信号を送受する信号線をビッ
ト数だけ用意して並列送信するか、あるいは1本の信号
線を用いてクロック同期によりシリアルに送信するかの
いずれかの手法が一般的である。従って、1本の信号線
によりシリアル送信する場合、従来は図6(a) に示され
ているように、16ビットの2値化信号を各1サイクルに
て1ビットずつ送信し、計16サイクルの時間で送信して
いた。
れぞれが1ビットの2値化信号を送受する信号線をビッ
ト数だけ用意して並列送信するか、あるいは1本の信号
線を用いてクロック同期によりシリアルに送信するかの
いずれかの手法が一般的である。従って、1本の信号線
によりシリアル送信する場合、従来は図6(a) に示され
ているように、16ビットの2値化信号を各1サイクルに
て1ビットずつ送信し、計16サイクルの時間で送信して
いた。
【0017】しかし本発明の並列計算装置では、4ビッ
トの2値化信号にて表される16進数の各値をそれぞれ16
段階の電圧信号に対応付けて1本の信号線にて送信す
る。従って、図7に示されているように、本発明の並列
計算装置では4ビットの2値化信号”0001”にて表
される16進数の値”1”が信号レベル1に、4ビットの
2値化信号”0011”にて表される16進数の値”3”
が信号レベル3に、4ビットの2値化信号”0111”
にて表される16進数の値”7”が信号レベル7に、4ビ
ットの2値化信号”1111”にて表される16進数の
値”F”が信号レベル15にそれぞれ対応付けられ、それ
ぞれが1サイクルにて送信される。
トの2値化信号にて表される16進数の各値をそれぞれ16
段階の電圧信号に対応付けて1本の信号線にて送信す
る。従って、図7に示されているように、本発明の並列
計算装置では4ビットの2値化信号”0001”にて表
される16進数の値”1”が信号レベル1に、4ビットの
2値化信号”0011”にて表される16進数の値”3”
が信号レベル3に、4ビットの2値化信号”0111”
にて表される16進数の値”7”が信号レベル7に、4ビ
ットの2値化信号”1111”にて表される16進数の
値”F”が信号レベル15にそれぞれ対応付けられ、それ
ぞれが1サイクルにて送信される。
【0018】このため、図6に示されている従来のシリ
アル送信によれば16ビットの2値化信号を16サイクルに
て送信してが、本発明の並列計算装置では4サイクルに
て送信することが可能になる。
アル送信によれば16ビットの2値化信号を16サイクルに
て送信してが、本発明の並列計算装置では4サイクルに
て送信することが可能になる。
【0019】このようにしてある計算素子1の通信部13
から素子間通信路2の2本の信号線に出力された信号は
それを受信した計算素子1の通信部13にて電圧レベルが
検出され、その計算部12に接続されている素子内伝送路
14の対応する8本の信号線へ出力される。
から素子間通信路2の2本の信号線に出力された信号は
それを受信した計算素子1の通信部13にて電圧レベルが
検出され、その計算部12に接続されている素子内伝送路
14の対応する8本の信号線へ出力される。
【0020】以上のように、本実施例では計算素子1内
の計算部12と通信部13との間の素子内伝送路14は8本の
信号線が必要であるが、各計算素子1の素子内伝送路14
相互間を接続するするための素子間通信路2は2本の信
号線で構成することが出来る。
の計算部12と通信部13との間の素子内伝送路14は8本の
信号線が必要であるが、各計算素子1の素子内伝送路14
相互間を接続するするための素子間通信路2は2本の信
号線で構成することが出来る。
【0021】上述の実施例では計算部12と通信部13とが
同一の計算素子1内に実装されているが、計算部12と通
信部13とを異なる素子に分離して実装することも可能で
ある。図8はそのような実施例を示すブロック図である
同一の計算素子1内に実装されているが、計算部12と通
信部13とを異なる素子に分離して実装することも可能で
ある。図8はそのような実施例を示すブロック図である
【0022】図8において、参照符号1は前述の実施例
同様に計算素子であり、本実施例でも4個が備えられて
いる。参照符号10は通信素子であり、上述の4個の計算
素子1, 1…それぞれに対応して4個の通信部13が設けら
れている。各計算素子1とそれに対応する通信部13との
間は本実施例では4本の信号線にて構成される素子間通
信路20にて相互に接続されている。
同様に計算素子であり、本実施例でも4個が備えられて
いる。参照符号10は通信素子であり、上述の4個の計算
素子1, 1…それぞれに対応して4個の通信部13が設けら
れている。各計算素子1とそれに対応する通信部13との
間は本実施例では4本の信号線にて構成される素子間通
信路20にて相互に接続されている。
【0023】各通信部13は上述の実施例と同様に、計算
素子1との間で4本の信号線にて送受される4ビットの
信号を8レベルの信号に変換して1本の信号線で送受す
る。従って、各通信部13相互間はそれぞれ1本の信号線
にて接続されている他、各通信部13から通信素子10の外
部へ信号を出力するための外部ポートが設けられてい
る。このため、各通信部13にはそれぞれが8レベルの信
号を送受する4本の信号線が接続されている。
素子1との間で4本の信号線にて送受される4ビットの
信号を8レベルの信号に変換して1本の信号線で送受す
る。従って、各通信部13相互間はそれぞれ1本の信号線
にて接続されている他、各通信部13から通信素子10の外
部へ信号を出力するための外部ポートが設けられてい
る。このため、各通信部13にはそれぞれが8レベルの信
号を送受する4本の信号線が接続されている。
【0024】
【発明の効果】以上に詳述した如く、本発明の並列計算
装置によれば、計算素子相互間の信号の送受のための通
信路を構成する信号線の数を削減し、且つ信号送受に要
する時間を短縮することが可能になるので、たとえば従
来に比してより多数の計算素子を配列した並列計算装置
を実現することが可能になり、また計算処理の高速化に
寄与し、更に従来必要であった2値化信号のパラレル/
シリアル変換のための回路及びシリアル/パラレル変換
のための回路が不要になるので、ハードウェア量が削減
される。
装置によれば、計算素子相互間の信号の送受のための通
信路を構成する信号線の数を削減し、且つ信号送受に要
する時間を短縮することが可能になるので、たとえば従
来に比してより多数の計算素子を配列した並列計算装置
を実現することが可能になり、また計算処理の高速化に
寄与し、更に従来必要であった2値化信号のパラレル/
シリアル変換のための回路及びシリアル/パラレル変換
のための回路が不要になるので、ハードウェア量が削減
される。
【図1】複数の計算素子を共有の通信路にて相互に接続
した従来の並列計算装置の各構成要素間の接続状態を示
すブロック図である。
した従来の並列計算装置の各構成要素間の接続状態を示
すブロック図である。
【図2】従来の並列計算装置の通信路により伝送される
信号の一例を示すグラフである。
信号の一例を示すグラフである。
【図3】バスネックを解消する一手法としての網状通信
路を有する従来の並列計算装置の計算素子の接続状態を
示すブロック図である。
路を有する従来の並列計算装置の計算素子の接続状態を
示すブロック図である。
【図4】本発明の並列計算装置の構成の一実施例を示す
ブロック図である。
ブロック図である。
【図5】本発明の並列計算装置の通信路により伝送され
る信号の一例を示すグラフである。
る信号の一例を示すグラフである。
【図6】従来のシリアル信号送信の状態を示す模式図で
ある。
ある。
【図7】本発明の信号送信の状態を示す模式図である。
【図8】本発明の並列計算装置の他の実施例の構成の一
実施例を示すブロック図である。
実施例を示すブロック図である。
1 計算素子 2 通信路 13 通信部
Claims (1)
- 【請求項1】 複数の計算素子を備えた並列計算装置に
おいて、 前記複数の計算素子それぞれに、m(m=2n :但しn
は2以上の自然数)段階の電圧レベルの信号を送受し得
る通信手段を備え、 前記m段階の電圧レベルのそれぞれをnビットの2値化
信号にて表されるm進数の各値に対応させることによ
り、複数ビットの2値化信号を1信号線にて送受すべく
なしてあることを特徴とする並列計算装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4043692A JPH05204870A (ja) | 1992-01-29 | 1992-01-29 | 並列計算装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4043692A JPH05204870A (ja) | 1992-01-29 | 1992-01-29 | 並列計算装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05204870A true JPH05204870A (ja) | 1993-08-13 |
Family
ID=12580593
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4043692A Pending JPH05204870A (ja) | 1992-01-29 | 1992-01-29 | 並列計算装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05204870A (ja) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3763249A (en) * | 1971-03-31 | 1973-10-02 | Sun Research Development | Dihalogenation of 1,4-substituted alkylcyclo-hexanes |
JPS4911689A (ja) * | 1972-05-22 | 1974-02-01 | ||
JPS5564532A (en) * | 1978-11-07 | 1980-05-15 | Hodogaya Chem Co Ltd | Preparation of 4,4'-dibromobiphenyl |
JPH01149740A (ja) * | 1987-12-07 | 1989-06-12 | Tosoh Corp | 4,4’−ジブロモビフェニルの製造方法 |
-
1992
- 1992-01-29 JP JP4043692A patent/JPH05204870A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3763249A (en) * | 1971-03-31 | 1973-10-02 | Sun Research Development | Dihalogenation of 1,4-substituted alkylcyclo-hexanes |
JPS4911689A (ja) * | 1972-05-22 | 1974-02-01 | ||
JPS5564532A (en) * | 1978-11-07 | 1980-05-15 | Hodogaya Chem Co Ltd | Preparation of 4,4'-dibromobiphenyl |
JPH01149740A (ja) * | 1987-12-07 | 1989-06-12 | Tosoh Corp | 4,4’−ジブロモビフェニルの製造方法 |
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