JPH05204689A - 制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、複数のマイクロプロセッサ（ＣＰ
Ｕ）のうち、どのＣＰＵがダウンしても装置全体の停止
及び機能縮小に至ることがなく、しかも各ＣＰＵを公平
に機能させて通常時の処理効率を最大とすることを目的
とする。 【構成】 所定の機能を実行するプログラム群および諸
情報などのデ−タ群を予め保持するデ−タベースと、複
数のＣＰＵと、周辺装置に対するインタフェイスとを備
える制御装置において、複数のＣＰＵにおける特定のＣ
ＰＵは、他のＣＰＵの処理を管理する管理機能権を備
え、この管理機能権に基づき、他のＣＰＵのそれぞれが
制御装置全体の処理効率が最大になるようプログラム群
内のプログラムを不特定に並列処理して周辺装置または
デ−タ群を操作し、かつ、あるＣＰＵに異常が発生した
場合、当該ＣＰＵが処理していたプログラムを他の正常
なＣＰＵに処理させることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えばプラントの運転
・監視システムに使用される、複数のマイクロプロセッ
サを備えた制御装置に係り、特にあるマイクロプロセッ
サが故障しても全体の機能が停止することのないように
した制御装置に関する。

【０００２】

【従来の技術】従来、例えばプラントの運転・監視シス
テムに使用される制御装置は、図６にブロック図を示す
ように、単一のマイクロプロセッサ（以下、ＣＰＵとい
う）１が特定のプログラム２を実行し、そのプログラム
２に関連して図示しない周辺装置に対応するインタフェ
イス（以下、Ｉ／Ｆという）３やデ−タ群４を処理して
いる。

【０００３】また、図７にブロック図を示すように制御
機能が大形化し、複数のＣＰＵ１を汎用バス５で接続し
た制御装置においても、その各ＣＰＵ１は、単一のＣＰ
Ｕの場合と同様に、特定のプログラムを実行することに
よって、Ｉ／Ｆやデ−タ群を処理している。

【０００４】

【発明が解決しようとする課題】しかし、以上のような
制御装置では、各ＣＰＵ１のそれぞれが、そのＣＰＵ１
しか実行できない特定のプログラムを持つことから、あ
るＣＰＵ１が故障などで処理機能を失った場合（ダウ
ン）に、制御装置全体の機能が縮小するという問題があ
る。しかも、通常では、制御装置を構成する各ＣＰＵ
が、それぞれ重要な機能を特定のプログラムとして分担
している。このため、どのＣＰＵがダウンしても、制御
装置としての総合的な機能が停止するという問題も生じ
てくる。

【０００５】そこで、これらの問題を解決するための手
段として、同一の制御装置を２台用意し、一方を常用
系、他方を待機系として使用する待機冗長システムなど
が考えられてきている。しかしながら、このような待機
冗長システムでは、ＣＰＵの故障検出や他のＣＰＵへの
切替えが複雑であるばかりでなく、待機系が通常は使用
されないことから、制御装置が１台しかない場合とあま
り変わらない割には高価なシステムとなってしまう。

【０００６】本発明は上記実情を考慮してなされたもの
で、複数のマイクロプロセッサのうち、どのマイクロプ
ロセッサがダウンしても装置全体の停止および機能縮小
に至ることがなく、しかも各マイクロプロセッサを公平
に機能させて通常時の処理効率が最大となるように処理
を実行することが可能な極めて信頼性の高い制御装置を
提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明は上記目的を達成
するため、以下のように構成したものである。

【０００８】請求項１に記載の発明は、所定の機能を実
行するプログラム群および諸情報などのデ−タ群を予め
保存するデ−タベースと、このデ−タベースをアクセス
してプログラムを処理する複数のマイクロプロセッサ
と、これら各マイクロプロセッサと各種周辺装置とを接
続するインタフェイスとを備えて成る制御装置におい
て、前記複数のマイクロプロセッサのうちの特定のマイ
クロプロセッサに、他のマイクロプロセッサの処理を管
理する管理機能権を持たせ、前記他のマイクロプロセッ
サのそれぞれが前記制御装置全体の処理効率が最大とな
るように、前記管理機能権に基づいて前記プログラム群
内のプログラムを不特定に並列処理して前記周辺装置ま
たは前記デ−タ群を操作し、かつあるマイクロプロセッ
サに異常が発生した場合、当該マイクロプロセッサが処
理していたプログラムを他の正常なマイクロプロセッサ
に処理させるようにした制御装置である。

【０００９】また、請求項２に記載の発明は、請求項１
に記載の制御装置において、特定のマイクロプロセッサ
に持たせる管理機能権は、プログラムの処理要求を優先
順位順に並べた処理要求リストを作成するリスト作成機
能を含み、他のマイクロプロセッサのそれぞれは、前記
処理要求リストにより優先順位順に順次読み出したプロ
グラムに基づいて、デ−タ群の情報へのアクセスおよび
周辺装置に対するインタフェイスへの接続を行う制御装
置である。

【００１０】さらに、請求項３に記載の発明は、請求項
２に記載の制御装置において、あるマイクロプロセッサ
からの接続切替指令により、前記デ−タベース内におけ
るプログラム群の細分化されたプログラムまたはデ−タ
群における細分化された情報と前記マイクロプロセッサ
との接続を切り替える接続切替手段を備え、複数のマイ
クロプロセッサが前記接続切替手段によりそれぞれ並行
して必要なプログラムまたは情報へのアクセスを行う制
御装置である。

【００１１】さらにまた、請求項４に記載の発明は、請
求項２に記載の制御装置において、前記管理機能権を持
った特定のマイクロプロセッサに異常が発生した場合、
所定のルールにより他の正常なマイクロプロセッサに前
記管理機能権を移行させる制御装置である。

【００１２】

【作用】従って、まず請求項１に記載の発明において
は、特定のマイクロプロセッサに持たせた管理機能権
は、他のマイクロプロセッサのそれぞれに対してプログ
ラム群内のプログラムを不特定に並列処理させるととも
に周辺装置またはデ−タ群を操作させることにより、装
置全体の処理効率を向上することができる。

【００１３】また、あるマイクロプロセッサに異常が発
生した場合に、管理機能権が、当該マイクロプロセッサ
の処理していたプログラムを他の正常なマイクロプロセ
ッサに処理させることにより、マイクロプロセッサの故
障による装置全体の停止を防止することができる。

【００１４】一方、請求項２に記載の発明においては、
特定のマイクロプロセッサが、プログラムの処理要求を
優先順位順に並べた処理要求リストの作成機能を備え、
他のマイクロプロセッサのそれぞれが、この処理要求リ
ストによって優先順位順に順次読み出したプログラムに
基づいて、デ−タ群の情報へのアクセスおよび周辺装置
に対するインタフェイスへの接続を行うことにより、優
先順位の高い処理を実行することができる。

【００１５】また、請求項３に記載の発明においては、
接続切替手段が、あるマイクロプロセッサから接続切替
指令を受けてデ−タベース内におけるプログラム群の細
分化されたプログラムまたはデ−タ群における細分化さ
れた情報とそのマイクロプロセッサとの接続を切り替え
ることにより、複数のマイクロプロセッサが、この接続
切替手段によりそれぞれ並行して必要なプログラムまた
は情報へアクセスを行なうことができる。

【００１６】さらに、請求項４に記載の発明において
は、管理機能権を持った特定のマイクロプロセッサに異
常が発生した場合に、所定のルールに従って他の正常な
マイクロプロセッサに管理機能権が移行することによ
り、管理機能権を持ったマイクロプロセッサに異常が発
生した場合でも、装置全体の停止を防止することができ
る。

【００１７】

【実施例】以下、本発明の実施例について詳細に述べる
が、それに先立って、本発明に係る制御装置の基本概念
について図面を参照して説明する。

【００１８】図４は、本発明に係る制御装置の概念を示
す全体図である。図示のように、本発明に係る制御装置
は、所定の機能を実行するプログラム群および諸情報な
どのデ−タ群を予め保持するデ−タベース（ＤＢ）と、
このデ−タベースをアクセスしてプログラムを処理する
複数のＣＰＵと、これら各ＣＰＵのいずれかおよび周辺
装置を接続するＩ／Ｆとを備えて成るものである。

【００１９】ここで、複数のＣＰＵのそれぞれは、不特
定のプログラムを制御装置全体の処理効率が最大となる
よう実行処理する。例えば、ある処理を終了したＣＰＵ
が、その時点で最優先に処理すべき他のプログラムを実
行処理する。したがって、あるＣＰＵに異常が発生した
場合でも、当該ＣＰＵの処理すべきプログラムは他の正
常なＣＰＵにより処理される。すなわち、ＣＰＵの異常
による制御装置全体の機能停止に至らない。また、前記
複数のＣＰＵのそれぞれが行う処理には、周辺装置に対
するＩ／Ｆやデ−タ群の操作およびそれらに対する接続
の切替えが含まれる。この周辺装置に対するＩ／Ｆの例
としては、以下のようなものがある。 （イ）音声入力／出力装置などと接続するための音声用
Ｉ／Ｆ（Ａ Ｉ／Ｆ）。 （ロ）各種画像表示装置と接続するための表示用Ｉ／Ｆ
（Ｖ Ｉ／Ｆ）。 （ハ）無線を利用した装置と接続するための無線用Ｉ／
Ｆ（Ｒ Ｉ／Ｆ）。 （ニ）汎用ＬＡＮ、プロセス制御用ＬＡＮなどと接続す
るためのＬＡＮ用Ｉ／Ｆ（ＬＡＮ Ｉ／Ｆ）。 （ホ）現場のセンサ、アクチュエータ、現場形コントロ
−ラなどと接続するためのフィールドバス用Ｉ／Ｆ（Fi
eld Bus Ｉ／Ｆ）。 （ヘ）汎用のパソコンと接続するためのパソコン用Ｉ／
Ｆ（ＰＣ Ｉ／Ｆ）。 （チ）アナログ入出力、デジタル入出力およびパルス入
出力などと接続するためのプロセス用Ｉ／Ｆ（ＰＩ／Ｏ
Ｉ／Ｆ）。

【００２０】（リ）ファイルシステムと接続するための
文書用Ｉ／Ｆ（Document Ｉ／Ｆ）。 （ヌ）他の制御装置あるいはシステムと接続するための
制御用Ｉ／Ｆ（Controller Ｉ／Ｆ）。 これらのＩ／Ｆから処理に応じたＩ／ＦをＣＰＵが選択
すると、制御装置全体は特定の機能を発揮できる。

【００２１】図５は、本発明に係る制御装置を使用した
総合制御システムの概念を示す全体図である。制御装置
本体１１は、Ｉ／Ｆの選択により多目的の機能を発揮す
るのでＭＰＣ（Multi Purpose Controller）と略称し、
プラントを監視・制御する機能をもつ。また、ＭＰＣ１
２は、センサ，アクチュエータ、および現場形コントロ
−ラ等の周辺装置に対して、フィールドバスを介して接
続されたものであり、ＭＰＣ１２ａはアナログ入出力お
よびデジタル入出力等と接続されたＭＰＣである。さら
に、ＡＩ１３は、知的推論や学習機能などの高度な制御
機能をもつものである。

【００２２】一方、ゲートウェイ（ＧＷ）１４は、異な
る種類のＬＡＮ（通信ネットワーク）間を中継し、整合
する制御装置である。ここで、ＡＩ１３およびＧＷ１４
も用途を特定したＭＰＣであり、これらＭＰＣ１１，１
２，１２ａ，ＡＩ１３およびＧＷ１４は、プロセス制御
用ＬＡＮ１５によりそれぞれ互いに各種信号の送受信を
行なうようになっている。

【００２３】また、上記ＭＰＣ１１は、ＮＴＴ回線等を
介して他のＬＡＮのＭＰＣと接続され、さらにＧＷ１４
は、プロセス制御用ＬＡＮ１５を、他のシステムを構成
する上位ＬＡＮ１６と接続する。

【００２４】このような総合制御システムは、ＭＰＣ１
１によりＡＩ１３や各プラント毎のＭＰＣ１２，１２ａ
を管理、操作および制御を行うプロセス制御用ＬＡＮ１
５をＧＷ１４およびＮＴＴ回線等を用いて他のＬＡＮと
接続したシステムであることから、広域管理化に適用す
るプラント操業およびプラント制御システムの拡張等に
も充分対応している。

【００２５】次に、以上のような制御装置および総合制
御システムの概念をそれぞれ実現させるための、本発明
に係る制御装置の一実施例について図面を参照して説明
する。

【００２６】まず、図１は本発明に係る制御装置の構成
の概念を示すブロック図である。図１において、制御装
置２１は、各機能をもつカードを有機的に結合したもの
であり、所定の機能を実行するプログラム群、および諸
情報などのデ−タ群を保存するデ−タベースカード２２
と、複数のマイクロプロセッサ（ＣＰＵ）カード２３群
と、Ｉ／Ｆカード２４群とから構成される。なお、デ−
タベースカード２２についても、必要に応じて複数枚使
用することができる。

【００２７】上記制御装置２１は、その機能や容量等に
応じて各種カードを必要な枚数だけ実装する構成であ
り、各種カードの組み合わせにより、マンマシンインタ
フェースとコントロ−ラの機能をもった統合的な制御装
置から、特定の機能を持った制御装置にいたるまで自由
に表現できる。また、故障が発生した場合、該当カード
のみを単独に着脱できるようになっている。次に、この
ような制御装置の概念を実現させるための具体的な構成
例について述べる。

【００２８】図２は、本発明に係る制御装置の構成例を
示すブロック図である。図示のように、制御装置２１
は、デ−タベースとしてのデ−タベースカード２２と、
マイクロプロセッサとしてのＣＰＵカード２３と、イン
タフェイスとしてのＩ／Ｆカード２４とを備えている。

【００２９】ここで、デ−タベースカード２２は、所定
の機能を実行するプログラム群２２ａと、諸情報などの
デ−タ群２２ｂと、それらプログラム群２２ａおよびデ
−タ群２２ｂに対する外部のＣＰＵカード２３からのア
クセスを切り替える接続切替手段２２ｃとを備えてい
る。プログラム群２２ａ内のプログラムおよびデ−タ群
２２ｂ内の諸情報は、可能な限り細分化された状態で保
持され、同一のプログラムは、一度に１つのＣＰＵカー
ド２３しかアクセスできないようになっている。また、
デ−タ群２２ｂは、諸情報の他に、プログラムの処理要
求を優先順位順に並べた処理要求リストと、プログラム
を実行しているＣＰＵカード２３を示す管理リストと、
ＣＰＵカード２３の故障回数を示すＣＰＵ故障回数フラ
グとを有する。

【００３０】一方、ＣＰＵカード２３は複数枚あり、ア
ドレス・デ−タバス２５、およびこのアドレス・デ−タ
バス２５に並列に接続された制御バス２６を介して、デ
−タベースカード２２内の接続切替手段２２ｃと、周辺
装置に対するＩ／Ｆカード２４とにそれぞれ接続されて
いる。ここで、アドレス・デ−タバス２５はデ−タべー
スに対するプログラムや諸情報の送受信媒体であり、制
御バス２６はデ−タベースカード２２や後述するＩ／Ｆ
カード２４に対する接続の切替媒体である。上記ＣＰＵ
カード２３は、プログラムを処理するときに制御バス２
６に接続切替指令を送出し、接続切替手段２２ｃのプロ
グラム群等への接続を切り替えてプログラムにアクセス
し、必要に応じてデ−タ群から接続切替手段２２ｃおよ
びアドレス・デ−タバス２５を介して情報を受け取る。

【００３１】また、ＣＰＵカード２３は、管理機能をも
つ特定のＣＰＵカード２３ａが１台と、この特定のＣＰ
Ｕ２３ａに管理される他のＣＰＵカード２３ｂとに分け
られる。この特定のＣＰＵ２３ａは、前記処理要求リス
トを作成するリスト作成機能を含み、他のＣＰＵカード
２３ｂにおけるそれぞれのプログラム処理を管理する管
理機能権を備えており、この管理機能権に影響を与えな
い範囲で通常の処理を実行できるようになっている。

【００３２】この管理機能権は、制御装置全体の処理効
率が最大となるように、他のＣＰＵカード２３ｂのそれ
ぞれが行うプログラム群２２ａ内の不特定なプログラム
に対する並列処理と、上記周辺装置またはデ−タ群２２
ｂに対する処理を管理し、またあるＣＰＵカード２３
ｂ’に異常が発生した場合に、当該ＣＰＵカード２３
ｂ’の処理していたプログラムを他の正常なＣＰＵカー
ド２３ｂに代わりに処理させる機能である。そして、こ
の管理機能権を実現するためにこれらのＣＰＵカード２
３は、ＣＰＵの動作を制御するＣＰＵ制御線２７により
互いに接続されている。

【００３３】一方、Ｉ／Ｆカード２４は、周辺装置に対
応して複数枚設けられたインタフェイスであり、周辺装
置に対するインタフェイスとして機能するＩ／Ｆ部２４
ａと、制御バス２６から接続切替指令を受けてデ−タ・
アドレスバス２５と上記Ｉ／Ｆ部２４ａとの接続を切り
替える接続切替手段２４ｂとから成っている。次に、以
上のように構成された制御装置の動作について説明す
る。

【００３４】まず、通常時には、最初に立上がったＣＰ
Ｕカード２３が、プログラム群から管理機能権を実行す
る管理機能プログラムを読み出して、管理機能権を備え
た特定のＣＰＵカード２３ａとして動作している。この
ＣＰＵカード２３ａは、管理機能プログラムに従って、
制御装置全体に対するプログラムの処理要求を優先順位
順に並べた処理要求リストを作成する。この処理要求リ
ストの作成は、プログラムの一定数に対して行い、処理
の進行に伴って所定時間ごとに更新する。

【００３５】図３（ａ）は、処理要求リスト３１の一例
を示す図である。図示のように、プログラムが優先順位
順に並べてあり、リスト３１の最後は、特定のＣＰＵカ
ード２３ａに異常が発生したことを示すアラーム情報３
１ａにする。すなわち、この処理要求リスト３１は、処
理すべきプログラムの優先順位を示すとともに、特定の
ＣＰＵカード２３ａが所定時間ごとにこの処理要求リス
ト３１を更新しなければ、アラーム情報３１ａの前段に
ある全てのプログラムが順次処理された後に、アラーム
情報３１ａが読み出されて特定のＣＰＵカード２３ａの
異常として検出される構成となっている。

【００３６】このような処理要求リスト３１が作成され
ると、他のＣＰＵカード２３ｂのそれぞれは、処理要求
リスト３１における優先順位の高いプログラムをプログ
ラム群２２ａから順次読み出して、図３（ｂ）に示すよ
うな管理リスト３２に対し、当該ＣＰＵカード番号を書
き込んで処理を行う旨の登録をした後、当該プログラム
により処理を行う。

【００３７】この処理には、接続切替指令によるＩ／Ｆ
カード２４の選択、およびデ−タベースカード２２内で
のプログラム群２２ａ内のプログラムやデ−タ群２２ｂ
内の情報等への必要なアクセスも含まれる。

【００３８】以上のような処理が終了したＣＰＵカード
２３ｂは、管理リスト３２上の当該ＣＰＵカード番号を
消去して実行済に書き替えることによりプログラム実行
状態の記録を更新し、しかる後、前回と同様にプログラ
ムの読み出しに係る手順を踏み、処理要求リスト３１上
の未実行で最上位のプログラムについて新たに処理を行
う。また、他のＣＰＵカード２３ｂも、それぞれ上述と
同様にして、処理要求リスト３１に基づき、不特定のプ
ログラムについて並列的に処理を行う。

【００３９】このようにして、処理要求リスト３１を基
に処理の終了したＣＰＵカード２３ｂが、次々に不特定
のプログラムについて並列的に処理を行うため、制御装
置全体の処理効率が最大になる。また、ＣＰＵカード２
３が接続切替指令を発してＩ／Ｆカード２４を任意に選
択することにより、Ｉ／Ｆカード２４に接続された周辺
装置を選ぶことができるので、制御装置はその周辺装置
に係る特定の機能を発揮できる。次に、ＣＰＵカード２
３に異常が発生した場合について説明する。

【００４０】まず、管理機能権をもつ特定のＣＰＵカー
ド２３ａは正常で、他のＣＰＵカード２３ｂに異常が発
生した場合について述べる。この場合、特定のＣＰＵカ
ード２３ａは、ＣＰＵカード２３ｂが特定のプログラム
を必要時間以上実行していないかどうかをチェックす
る。すなわち、プログラム毎に決定される、ある時間経
過後にはプログラムの処理が終了するよう作られている
ため、ある時間経過後に未だプログラムが実行中である
ときは、そのプログラムの処理に係るＣＰＵカード２３
ｂに何等かの異常が発生したと判断される。

【００４１】この異常発生に係るＣＰＵカード２３ｂ’
に対して、特定のＣＰＵカード２３ａは、ＣＰＵ制御線
２７を介してプログラムの処理中止指令を送出し、並行
して管理リスト３２から当該ＣＰＵカード番号を消去し
てそのプログラムが実行されていない状態（未実行）に
する。加えて、ＣＰＵ故障回数フラグ上の当該ＣＰＵカ
ード２３ｂ’の故障回数を＋１だけ更新する。

【００４２】この状態で待機すると、他の正常なＣＰＵ
カード２３ｂのどれかが処理を終えて処理要求リストを
参照したときに、異常に係るＣＰＵカード２３ｂが処理
していたプログラムが管理リスト３２で未実行となって
おり、優先順位が第一位のため自動的にそのプログラム
の処理が行われる。

【００４３】特定のＣＰＵカード２３ａは、所定時間が
経過した後に上記異常に係るＣＰＵカード２３ｂ’に対
して処理中止指令を解除する。この異常に係るＣＰＵカ
ード２３ｂ’が故障していない場合には、その後、他の
プログラムを読み出して正常に処理を続けるが、故障し
ている場合には、再度異常を発生するので同様にして処
理を中止させる。

【００４４】特定のＣＰＵカード２３ａは、同様にＣＰ
Ｕカード故障回数フラグ上の故障回数を＋１だけ更新す
るが、このとき、故障回数が所定の回数を上回っている
と、所定時間経過した後でも、その異常に係るＣＰＵカ
ード２３ｂ’の処理中止指令を解除しない。

【００４５】すなわち、あるＣＰＵカード２３ｂ’が異
常を発生しても、他の正常なＣＰＵカード２３ｂが代わ
りに当該プログラムの処理を行うので、制御装置全体が
停止することがなく、さらに故障回数に応じて異常に係
るＣＰＵカード２３ｂ’の復帰の有無を決めるので、リ
セットすれば直るような異常の場合はプログラムの処理
に復帰でき、リセットしても直らないような異常の場合
にのみ制御装置全体の処理から分離する。従って、異常
が発生してもむやみにはＣＰＵカード２３ｂが処理から
外されないので、いたずらに制御装置全体の処理効率を
低下させることがない。

【００４６】次に、他のＣＰＵカード２３ｂは正常で、
管理機能をもつ特定のＣＰＵカード２３ａに異常が発生
した場合について述べる。この場合、特定のＣＰＵカー
ド２３ａは、処理管理の一環として一定時間ごとにデ−
タ群２２ｂ内の処理要求リスト３１を作成（更新）す
る。その際に、処理要求リスト３１の最後（ｎ番目）に
特定のＣＰＵカード２３ａ自体に異常が発生したことを
報知するアラーム情報３１ａを書き込む。ここで、特定
のＣＰＵカード２３ａが正常であれば、他のＣＰＵカー
ド２３ｂがアラーム情報３１ａより上位のプログラムを
全て処理しない間に処理要求リスト３１を書き替えるの
で、アラーム情報３１ａは検出されない。また、特定の
ＣＰＵカード２３ａに異常が発生して処理要求リストの
更新処理をしなくなると、アラーム情報３１ａより上位
のプログラムが全て順次処理されるので、やがてアラー
ム情報３１ａは、他のＣＰＵカード２３ｂのどれかに読
み出される。

【００４７】次に、このアラーム情報３１ａを読み出し
たＣＰＵカード２３ｂは、特定のＣＰＵカード２３ａに
異常が発生した場合の管理移行プログラムをプログラム
群２２ａから読み出す。しかる後に、このＣＰＵカード
２３ｂに対して、所定のルールにより上記特定のＣＰＵ
カードの管理機能権が移行する。すなわち、管理移行プ
ログラムを読み出したＣＰＵカード２３ｂは、ＣＰＵ制
御線２７を介して特定のＣＰＵカード２３ａに対して処
理管理プログラムの処理中止指令を送出し、しかる後
に、プログラム群から処理管理プログラムを読み出して
管理機能権が移行する。

【００４８】このような管理機能権の移行により、ＣＰ
Ｕカード２３ｂは新たな特定のＣＰＵカード２３ａとな
り、前回特定のＣＰＵカード２３ａだったＣＰＵカード
は、故障回数が所定回数よりも少ない場合に限り他のＣ
ＰＵカード２３ｂとして復帰できる。

【００４９】このようにして、管理機能権を備えた特定
のＣＰＵカード２３ａに異常が発生した場合でも、他の
正常なＣＰＵカード２３ｂに管理機能権が移行されるの
で、制御装置全体の処理が停止することがない。

【００５０】以上のように、本実施例によれば、管理機
能権を備えた特定のＣＰＵカード２３ａが、制御装置全
体の処理効率が最大となるように優先順位順にプログラ
ムを不特定の他のＣＰＵカード２３ｂに対して並列処理
させるので、制御装置全体のＣＰＵカード２３を公平に
活用することができる。すなわち、従来のような待機冗
長システムと異なり、ＣＰＵをいたずらに待機させない
ので、投資した費用に見合った制御装置とすることがで
きる。

【００５１】また、本制御装置は、プログラムを処理す
る過程で、Ｉ／Ｆカード２４を選択することにより、特
定の機能をもつ周辺装置を接続できるので、制御装置全
体としても特定の機能を任意に発揮することができる。
しかも、本制御装置は、このようなＩ／Ｆカード２４を
増やすことにより、新たな周辺装置を接続できるので、
優れた拡張性を実現することができる。

【００５２】さらに、他のＣＰＵカード２３ｂに異常が
発生した場合には、特定のＣＰＵカード２３ａが異常に
係るＣＰＵカード２３ｂ’の処理を中止させ、他の正常
なＣＰＵカード２３ｂが当該異常に係るＣＰＵカード２
３ｂ’の処理していたプログラムを処理するので、他の
ＣＰＵカード２３ｂが故障しても、制御装置全体が停止
することはない。

【００５３】さらにまた、管理機能権を備えた特定のＣ
ＰＵカード２３ａに異常が発生した場合には、特定のＣ
ＰＵカード２３ａの異常を発見した他の正常なＣＰＵカ
ード２３ｂに管理機能権が移行されるので、管理機能権
を備えた特定のＣＰＵカード２３ａが故障しても、制御
装置全体が停止することはない。

【００５４】なお、上記実施例では、ＣＰＵカード２３
に異常が発生した場合に、管理機能権を備えた特定のＣ
ＰＵカード２３ａがＣＰＵ制御線２７を用いて他のＣＰ
Ｕカード２３ｂの処理に対して中止および復帰を管理し
たが、通常の場合、例えば割込処理等の場合にも、他の
ＣＰＵカード２３ｂに現在処理中のプログラムの実行を
中止または中断させ、異なる処理を強制的に実行させる
ような制御も同様に実施できるものである。

【００５５】また、管理機能権を持ったＣＰＵカード２
３ａが他のＣＰＵカード２３ｂに対し、同時に同じデ−
タベース２２を過度にアクセスしないように監視して、
アクセスが過度になった場合に、関連するＣＰＵカード
２３ｂの内、適当なＣＰＵカードの処理を強制的に停止
または中断し、アクセスの競合が適正内に収まるように
制御するような場合にも同様に実施できる。

【００５６】さらに、故障したＣＰＵカード２３は、制
御装置全体で行うプログラム処理から外されるので、修
理および交換の際にも制御装置本体を停止させる等の影
響を与えることなく、同様に実施することができる。

【００５７】さらにまた、デ−タベース２２と周辺装置
とのＩ／Ｆ２４は冗長化が可能であり、故障して機能を
失い交換が必要な場合にも、制御装置に影響を与えるこ
となく同様に実施することができる。その他、本発明は
その要旨を逸脱しない範囲で種々変形して実施できるも
のである。

【００５８】

【発明の効果】以上説明したように本発明によれば、特
定のマイクロプロセッサがプログラムの処理要求を優先
順位順に並べた処理要求リストを作成し、それに基づい
て管理機能権により他のマイクロプロセッサを有効に並
列的にプログラムの処理をさせて制御装置のマイクロプ
ロセッサを全て活用し、また他のマイクロプロセッサに
異常が発生した場合に、他の正常なマイクロプロセッサ
が異常に係るマイクロプロセッサのプログラムを代わり
に処理し、特定のマイクロプロセッサに異常が発生した
場合に、その管理機能権を他の正常なマイクロプロセッ
サに移行させるようにしたので、複数のマイクロプロセ
ッサのうち、どのマイクロプロセッサがダウンしても装
置全体の停止および機能縮小に至ることがなく、しかも
各マイクロプロセッサを公平に機能させて通常時の処理
効率が最大となるように処理を実行することが可能な極
めて信頼性の高い制御装置が提供できる。

【図面の簡単な説明】

【図１】本発明に係る制御装置の構造の概念を示すブロ
ック図。

【図２】本発明に係る制御装置のブロック図。

【図３】処理要求リストおよび管理リストの一例を示す
図。

【図４】本発明に係る制御装置の概念を示す図。

【図５】本発明に係る制御装置を使用した総合制御シス
テムの概念を示す図。

【図６】従来の単一のマイクロプロセッサによる制御装
置の構成例を示すブロック図。

【図７】従来の複数のマイクロプロセッサによる制御装
置の構成例を示すブロック図。

【符号の説明】

２２…デ−タベース、２２ａ…プログラム群、２２ｂ…
デ−タ群、２２ｃ…接続切替手段、２３…ＣＰＵ、２３
ａ…特定のＣＰＵ、２３ｂ…他のＣＰＵ、２４…インタ
フェイス、３１…処理要求リスト。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 所定の機能を実行するプログラム群およ
   び諸情報などのデ−タ群を予め保存するデ−タベース
   と、このデ−タベースをアクセスしてプログラムを処理
   する複数のマイクロプロセッサと、これら各マイクロプ
   ロセッサと各種周辺装置とを接続するインタフェイスと
   を備えて成る制御装置において、 前記複数のマイクロプロセッサのうちの特定のマイクロ
   プロセッサに、他のマイクロプロセッサの処理を管理す
   る管理機能権を持たせ、 前記他のマイクロプロセッサのそれぞれが前記制御装置
   全体の処理効率が最大となるように、前記管理機能権に
   基づいて前記プログラム群内のプログラムを不特定に並
   列処理して前記周辺装置または前記デ−タ群を操作し、
   かつあるマイクロプロセッサに異常が発生した場合、当
   該マイクロプロセッサが処理していたプログラムを他の
   正常なマイクロプロセッサに処理させることを特徴とす
   る制御装置。
2. 【請求項２】 請求項１に記載の制御装置において、 特定のマイクロプロセッサに持たせる管理機能権は、プ
   ログラムの処理要求を優先順位順に並べた処理要求リス
   トを作成するリスト作成機能を含み、 他のマイクロプロセッサのそれぞれは、前記処理要求リ
   ストにより優先順位順に順次読み出したプログラムに基
   づいて、デ−タ群の情報へのアクセスおよび周辺装置に
   対するインタフェイスへの接続を行うことを特徴とする
   制御装置。
3. 【請求項３】 請求項２に記載の制御装置において、 あるマイクロプロセッサからの接続切替指令により、前
   記デ−タベース内におけるプログラム群の細分化された
   プログラムまたはデ−タ群における細分化された情報と
   前記マイクロプロセッサとの接続を切り替える接続切替
   手段を備え、 複数のマイクロプロセッサが前記接続切替手段によりそ
   れぞれ並行して必要なプログラムまたは情報へのアクセ
   スを行うことを特徴とする制御装置。
4. 【請求項４】 請求項２に記載の制御装置において、 前記管理機能権を持った特定のマイクロプロセッサに異
   常が発生した場合、所定のルールにより他の正常なマイ
   クロプロセッサに前記管理機能権を移行させることを特
   徴とする制御装置。