JPH0520031A - Arithmetic control system - Google Patents
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- JPH0520031A JPH0520031A JP3168104A JP16810491A JPH0520031A JP H0520031 A JPH0520031 A JP H0520031A JP 3168104 A JP3168104 A JP 3168104A JP 16810491 A JP16810491 A JP 16810491A JP H0520031 A JPH0520031 A JP H0520031A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ベクトルプロセッサ等
における演算制御方式に関し、特に、演算結果をベクト
ルレジスタへ転送するタイミングを制御するための演算
制御方式に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an arithmetic control system for a vector processor or the like, and more particularly to an arithmetic control system for controlling the timing of transferring an arithmetic result to a vector register.
【０００２】[0002]
【従来の技術】最近のコンピュータにおいて、ベクトル
命令を処理するベクトルプロセッサは、ＬＳＩからなる
各種の演算器によって構成されている。演算器による演
算結果は、バスによってベクトルレジスタへ送られる
が、ＬＳＩの小型化によるピン数の減少の必要性によっ
て、上記バスのビット幅に対する設計上の要求は、益々
厳しくなっている。図５は、従来の除算装置の例を示
す。図５において、１は被除数ａを乗せる被除数レジス
タ、２は除数ｂを乗せる除数レジスタ、３はａをｂで割
る除算を行う除算器、４は、除算器３から出力される部
分商を格納する部分商レジスタ、５は、部分商レジスタ
４からの数回分の部分商を連結して商を形成し、それに
パリティを加えて送出する結果レジスタ、１０は、結果
レジスタ５から出力される、例えば、６４ビット＋８パ
リティビットのベクトルデータを格納するベクトルレジ
スタである。図６は、除算器３の回路を示す。これは、
一般的な回路であり、かつ、その詳細は本発明とは直接
関係がないので、参考までに示すにとどめ、説明は省略
する。2. Description of the Related Art In recent computers, a vector processor for processing vector instructions is composed of various arithmetic units made of LSI. The operation result by the operation unit is sent to the vector register by the bus. However, the design requirement for the bit width of the bus is becoming more and more strict due to the necessity of reducing the number of pins due to the miniaturization of the LSI. FIG. 5 shows an example of a conventional division device. In FIG. 5, 1 is a dividend register for multiplying a dividend a, 2 is a divisor register for multiplying a divisor b, 3 is a divider for dividing a by b, and 4 is a partial quotient output from the divider 3. The partial quotient register 5 connects the partial quotients from the partial quotient register 4 several times to form a quotient, adds the parity thereto, and sends the result register 10. The result register 10 is output from the result register 5, for example, It is a vector register for storing vector data of 64 bits + 8 parity bits. FIG. 6 shows a circuit of the divider 3. this is,
Since this is a general circuit and its details are not directly related to the present invention, it is provided for reference only, and description thereof will be omitted.
【０００３】図７は、従来の技術の他の例を示す。この
例は、除算器ＬＳＩからベクトルレジスタへのベクトル
データ転送用バスのビット数を減らすために、時分割転
送を使用したものである。図７において、結果レジスタ
５に格納された演算結果のデータは、各２４ビットの３
つの部分に分けられ、各部分は３つのＡＮＤ回路６′、
ＯＲ回路７′、各ＡＮＤ回路６′の動作のタイミングを
制御する制御回路１１′、および、時分割転送レジスタ
８′によって、時分割でベクトルレジスタ１０へ転送さ
れる。９′は、時分割転送レジスタ８′からの出力をベ
クトルレジスタ１０側で受信する除算結果受信レジスタ
である。FIG. 7 shows another example of the conventional technique. This example uses time division transfer in order to reduce the number of bits of the vector data transfer bus from the divider LSI to the vector register. In FIG. 7, the operation result data stored in the result register 5 is 3 bits of 24 bits each.
Is divided into three parts, and each part has three AND circuits 6 ',
The OR circuit 7 ', the control circuit 11' for controlling the timing of the operation of each AND circuit 6 ', and the time division transfer register 8'are time-divisionally transferred to the vector register 10. Reference numeral 9'denotes a division result receiving register for receiving the output from the time division transfer register 8'on the vector register 10 side.
【０００４】図８は、図７の回路の動作を説明するため
のタイミングチャートである。図８に示すように、タイ
ミングＴ１からＴ１４までに、部分商レジスタ４から４
ビットずつの部分商が結果レジスタ５へ送られる。結果
レジスタ５に除算結果が格納され終わってから、制御回
路１１′からの制御信号Ａ，Ｂ，Ｃが順次３つのＡＮＤ
回路６へ出力される。その結果、Ｔ１５、１６、１７
で、各２４ビットの時分割データ（ａ）、（ｂ）、
（ｃ）が時分割転送レジスタ８′へ送られる。Ｔ１６、
１７、１８で、データ（ａ）、（ｂ）、（ｃ）は、時分
割転送レジスタ８′から除算結果受信レジスタ９′へ転
送される。Ｔ１９で、除算結果受信レジスタ９′のベク
トルデータがベクトルレジスタ１０′に書き込まれる。FIG. 8 is a timing chart for explaining the operation of the circuit of FIG. As shown in FIG. 8, from timing T1 to timing T14, partial quotient registers 4 to 4
The bitwise partial quotient is sent to the result register 5. After the division result is stored in the result register 5, the control signals A, B and C from the control circuit 11 'are sequentially ANDed into three ANDs.
It is output to the circuit 6. As a result, T15, 16, 17
, 24-bit time division data (a), (b),
(C) is sent to the time division transfer register 8 '. T16,
At 17, 18 the data (a), (b) and (c) are transferred from the time division transfer register 8'to the division result receiving register 9 '. At T19, the vector data of the division result reception register 9'is written in the vector register 10 '.
【０００５】[0005]
【発明が解決しようとする課題】上述のように、従来、
ＬＳＩのバスのビット幅を少なくするために時分割転送
を使用しているが、結果レジスタ５からの出力開始が、
結果レジスタ５に商の最終結果が格納され終わってから
であるため、時分割転送の立ち上がりサイクルが多く、
従って、処理速度が低いという問題があった。本発明
は、上記従来技術の欠点を除去し、演算結果のベクトル
レジスタへの時分割転送を制御することによりベクトル
プロセッサの処理速度を向上するための演算制御方式を
提供することを目的とする。SUMMARY OF THE INVENTION As described above,
Time division transfer is used to reduce the bit width of the LSI bus, but the output from the result register 5 starts
Since the final result of the quotient is stored in the result register 5, there are many rising cycles of time division transfer,
Therefore, there is a problem that the processing speed is low. It is an object of the present invention to eliminate the above-mentioned drawbacks of the prior art and to provide an arithmetic control method for improving the processing speed of the vector processor by controlling the time division transfer of the arithmetic result to the vector register.
【０００６】[0006]
【課題を解決するための手段】本発明による演算制御方
式は、除算器の除算結果をベクトルレジスタに書き込む
除算装置において、除算器からの出力である部分商を逐
次受領して格納する結果レジスタと、結果レジスタの内
容をベクトルレジスタへ複数回に分割して時分割で転送
する時分割転送手段と、結果レジスタの内容の時分割転
送が、除算器から受領する最後の部分商を結果レジスタ
に開始する演算制御方式である。According to the arithmetic control method of the present invention, a division device for writing a division result of a divider into a vector register is provided with a result register for sequentially receiving and storing a partial quotient which is an output from the divider. , The time division transfer means for dividing the contents of the result register into the vector register multiple times and transferring in time division, and the time division transfer of the contents of the result register starts the last partial quotient received from the divider to the result register. This is a calculation control method.
【０００７】[0007]
【作用】除算器の除算結果をベクトルレジスタに書き込
む除算装置において、除算器から部分データが、逐次、
結果レジスタへ出力され、結果レジスタの内容は、最後
の部分データを受領することにより除算結果として完成
する。上記構成による演算制御方式においては、結果レ
ジスタからベクトルレジスタへのデータの時分割転送
は、結果レジスタが最後の部分商を受領する以前に開始
するように、制御回路によって制御される。制御回路
は、時分割転送手段を制御することにより、結果レジス
タからベクトルレジスタへのデータの時分割転送が、結
果レジスタが除算結果の最後の部分データを受領する前
であって、かつ、ベクトルレジスタが結果レジスタの最
後のデータを少なくとも殆ど待つことなく受信できるよ
うなタイミングで開始されるように制御する。従って、
時分割転送手段の有するデータ転送のためのバスのビッ
ト幅が小さくても、短時間でベクトルレジスタに除算結
果を得ることができる。In the division device for writing the division result of the divider to the vector register, the partial data from the divider are sequentially
It is output to the result register, and the content of the result register is completed as a division result by receiving the last partial data. In the arithmetic control method according to the above configuration, the time division transfer of data from the result register to the vector register is controlled by the control circuit so that it starts before the result register receives the final partial quotient. The control circuit controls the time division transfer means so that the time division transfer of data from the result register to the vector register is performed before the result register receives the last partial data of the division result, and Control is started at such a timing that the last data of the result register can be received at least with little waiting. Therefore,
Even if the bit width of the bus for data transfer of the time division transfer means is small, the division result can be obtained in the vector register in a short time.
【０００８】[0008]
【実施例】以下、本発明の実施例について、図面を参照
して詳細に説明する。図１は、本発明の実施例の構成を
示す。図１において、除算器３は、被除数レジスタ１か
らの被除数ａを除数レジスタ２からの除数ｂで割る除算
を行う。除算器３は、４ビットの部分商を、逐次、部分
商レジスタ４へ出力する。部分商レジスタ４は、各４ビ
ットの部分商を結果レジスタ５へ、逐次転送する。図２
は、結果レジスタ５のフォーマットを示す。結果レジス
タ５は、６８ビットからなり、１２ビットの第０セクシ
ョンと、以下各４ビットずつの第１−第１４セクション
（丸で囲んだ数字でしめす）からなる。結果レジスタ５
の内容は、制御回路１１の制御の下で、９つのＡＮＤ回
路６と１つのＯＲ回路７を介して、時分割転送レジスタ
８へ、８ビットずつ時分割転送される。Embodiments of the present invention will now be described in detail with reference to the drawings. FIG. 1 shows the configuration of an embodiment of the present invention. In FIG. 1, the divider 3 divides the dividend a from the dividend register 1 by the divisor b from the divisor register 2. The divider 3 sequentially outputs the 4-bit partial quotient to the partial quotient register 4. The partial quotient register 4 sequentially transfers each 4-bit partial quotient to the result register 5. Figure 2
Indicates the format of the result register 5. The result register 5 is made up of 68 bits, and is made up of a 12-bit 0th section and a 4-bit section from the 1st section to the 14th section (indicated by circled numbers). Result register 5
Under the control of the control circuit 11, the contents of are transferred to the time-division transfer register 8 via the nine AND circuits 6 and the one OR circuit 7 by time division by 8 bits.
【０００９】時分割転送レジスタ８は、７２ビットから
なり、各１バイトずつの８つのバイトセクションＢＹＴ
Ｅ０−ＢＹＴＥ７、および８ビットのパリティセクショ
ンからなる。図３は、時分割転送レジスタ８のフォーマ
ットを示す。バイトセクション０，１…７は、それぞ
れ、（１），（２）…（８）で示され、パリティセクシ
ョン（９）で示される。時分割転送レジスタ８の内容
は、除算結果受信レジスタ９へ、１サイクルに８ビット
ずつ転送される。除算結果受信レジスタ９は、時分割転
送レジスタ８の８つのバイトセクションのデータを受信
した時、それをベクトルレジスタ１０に書き込む。The time-division transfer register 8 consists of 72 bits and has eight byte sections BYT of 1 byte each.
It consists of E0-BYTE7 and an 8-bit parity section. FIG. 3 shows the format of the time division transfer register 8. The byte sections 0, 1 ... 7 are indicated by (1), (2) ... (8), respectively, and are indicated by the parity section (9). The contents of the time division transfer register 8 are transferred to the division result reception register 9 by 8 bits per cycle. When the division result reception register 9 receives the data of the eight byte sections of the time division transfer register 8, it writes it in the vector register 10.
【００１０】以下、図１の回路の動作について説明す
る。図４は、各レジスタ間のデータの転送のタイミング
を示すタイミングチャートである。サイクルＴ０におい
て、部分商レジスタ４から結果レジスタ５に対して４ビ
ットの部分商の転送が開始され、以後Ｔ１からＴ１３ま
で、各サイクルで４ビットの部分商が結果レジスタ５へ
転送される。図４の（ｃ）は、各サイクルにおいてそれ
ぞれデータが確立する結果レジスタ５のセクションの番
号を示す。結果レジスタ５から時分割転送レジスタ８へ
の転送は、制御回路１１によって次のように制御され
る。制御回路１１は、結果レジスタ５に全てのデータ、
すなわち、第１−１４セクションが書き込まれる前に、
結果レジスタ５の内容の時分割転送レジスタ８への転送
が開始されるようにＡＮＤ回路６を制御する。The operation of the circuit shown in FIG. 1 will be described below. FIG. 4 is a timing chart showing the timing of data transfer between the registers. In the cycle T0, transfer of the 4-bit partial quotient from the partial quotient register 4 to the result register 5 is started, and thereafter, the 4-bit partial quotient is transferred to the result register 5 in each cycle from T1 to T13. FIG. 4C shows the number of the section of the result register 5 in which data is established in each cycle. The transfer from the result register 5 to the time division transfer register 8 is controlled by the control circuit 11 as follows. The control circuit 11 stores all the data in the result register 5,
That is, before the 1-14th section is written,
The AND circuit 6 is controlled so that the transfer of the contents of the result register 5 to the time division transfer register 8 is started.
【００１１】Ｔ６において、結果レジスタ５から時分割
転送レジスタ８へのデータ転送が開始され、以後、各サ
イクルにおいて８ビットのデータが時分割転送レジスタ
８へ転送される。時分割転送レジスタ８は、結果レジス
タ５から受けた８ビットデータを、１サイクル遅れで除
算結果受信レジスタ９へ転送する。部分商レジスタ４か
ら結果レジスタ５への演算結果の転送は、Ｔ１４で終了
し、同時にＴ１４で結果レジスタ５にパリティビットが
加えられる。次いで、Ｔ１５で、結果レジスタ５から時
分割転送レジスタ８への（９）の転送が終了する。ま
た、Ｔ１５で、除算結果受信レジスタ９は、（１）−
（８）の全演算結果を受信し終わる。そこで、Ｔ１７
で、除算結果受信レジスタ９は、演算結果をベクトルレ
ジスタ１０に書き込む。上記のように、全ての演算結果
が結果レジスタ５に転送され終わる前に結果レジスタ５
から時分割転送レジスタ８への転送を開始することによ
り、結果レジスタ５に最後の部分商が入力し、かつ、パ
リティビットが加えられるタイミングと、演算結果が除
算結果受信レジスタ９からベクトルレジスタ１０に転送
されるタイミングとの間隔が最小限になる。つまり、ベ
クトルレジスタは、演算結果を殆んど待つことなく得る
ことができる。従って、除算器ＬＳＩとベクトルレジス
タ１０との間のバスのビット幅が８ビットであるにもか
かわらず、図４に示すバス幅が２４ビットの従来例より
も処理時間が短い。At T6, data transfer from the result register 5 to the time division transfer register 8 is started, and thereafter, 8-bit data is transferred to the time division transfer register 8 in each cycle. The time division transfer register 8 transfers the 8-bit data received from the result register 5 to the division result reception register 9 with a delay of one cycle. The transfer of the operation result from the partial quotient register 4 to the result register 5 ends at T14, and at the same time, the parity bit is added to the result register 5 at T14. Then, at T15, the transfer of (9) from the result register 5 to the time division transfer register 8 is completed. Further, at T15, the division result reception register 9 is set to (1)-
The reception of all calculation results in (8) ends. So T17
Then, the division result reception register 9 writes the calculation result in the vector register 10. As described above, before all the calculation results have been transferred to the result register 5, the result register 5
To transfer to the time division transfer register 8, the timing when the last partial quotient is input to the result register 5 and the parity bit is added, and the operation result is transferred from the division result receiving register 9 to the vector register 10. The interval with the timing of transfer is minimized. In other words, the vector register can obtain the operation result without waiting much. Therefore, although the bit width of the bus between the divider LSI and the vector register 10 is 8 bits, the processing time is shorter than that of the conventional example in which the bus width shown in FIG. 4 is 24 bits.
【００１２】上記実施例においては部分商のビット数を
４、結果レジスタ５を６８ビット、バス幅を８ビットと
したが、これらに限定するものではなく、要は、全演算
結果が演算結果レジスタに転送される前に、転送可能な
タイミングで、かつ、全演算結果が演算結果レジスタに
転送され終ってからベクトルレジスタに書き込まれるま
での間隔が開かないようなタイミングで、結果レジスタ
からベクトルレジスタに向かって転送が開始されるよう
に制御が行われることである。In the above embodiment, the number of bits of the partial quotient is 4, the result register 5 is 68 bits, and the bus width is 8 bits. However, the present invention is not limited to these. From the result register to the vector register at a transferable timing and at a timing that does not open the interval from when all the operation results are transferred to the operation result register to the time when they are written to the vector register. That is, control is performed so that the transfer is started toward the destination.
【００１３】[0013]
【発明の効果】上述のように、演算器からベクトルレジ
スタまでの演算結果の転送のために使用するバスのビッ
ト幅に余裕がない場合、本発明を適用することにより、
バス幅が充分な場合と同じような処理速度を得ることが
できる。従って、除算装置の性能向上に寄与するところ
大である。As described above, when there is no margin in the bit width of the bus used for transferring the operation result from the operation unit to the vector register, the present invention is applied to
The same processing speed as when the bus width is sufficient can be obtained. Therefore, it greatly contributes to the performance improvement of the divider.
【図１】本発明の実施例の構成を示す図である。FIG. 1 is a diagram showing a configuration of an exemplary embodiment of the present invention.
【図２】結果レジスタのフォーマットを示す図である。FIG. 2 is a diagram showing a format of a result register.
【図３】時分割転送レジスタのフォーマットを示す図で
ある。FIG. 3 is a diagram showing a format of a time division transfer register.
【図４】図１の回路の動作を説明するためのタイミング
チャートである。FIG. 4 is a timing chart for explaining the operation of the circuit of FIG.
【図５】従来の技術を示す図（その１）である。FIG. 5 is a diagram (1) showing a conventional technique.
【図６】除算器の回路図である。FIG. 6 is a circuit diagram of a divider.
【図７】従来の技術を示す図（その２）である。FIG. 7 is a diagram showing a conventional technique (No. 2).
【図８】図７の回路の動作を説明するためのタイミング
チャートである。8 is a timing chart for explaining the operation of the circuit of FIG.
１ 被除数レジスタ ２ 除数レジスタ ３ 除算器 ４ 部分商レジスタ ５ 結果レジスタ ６ ＡＮＤ回路 ７ ＯＲ回路 ８，８′ 時分割転送レジスタ ９，９′ 除算結果受信レジスタ １０ ベクトルレジスタ １１，１１′ 制御回路 1 Dividend register 2 Divisor register 3 Divider 4 Partial quotient register 5 Result register 6 AND circuit 7 OR circuit 8, 8'Time division transfer register 9, 9'Division result reception register 10 Vector register 11, 11 'Control circuit
Claims (1)
書き込む除算装置において、 前記除算器からの出力である部分商を逐次受領して格納
する結果レジスタと、 前記結果レジスタの内容を前記ベクトルレジスタへ複数
回に前記データを分割して時分割で転送する時分割転送
手段と、 前記結果レジスタの内容の時分割転送が、前記除算器か
ら受領する最後の部分商を結果レジスタに受領する以前
に、開始することを特徴とする演算制御方式。Claim: What is claimed is: 1. In a division device for writing a division result of a divider to a vector register, a result register for sequentially receiving and storing a partial quotient which is an output from the divider, A time division transfer means for dividing the data into the vector register a plurality of times and transferring the data in a time division manner; and a time division transfer of the contents of the result register for the last partial quotient received from the divider. An arithmetic control method characterized in that it is started before being received.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3168104A JPH0520031A (en) | 1991-07-09 | 1991-07-09 | Arithmetic control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3168104A JPH0520031A (en) | 1991-07-09 | 1991-07-09 | Arithmetic control system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0520031A true JPH0520031A (en) | 1993-01-29 |
Family
ID=15861920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3168104A Pending JPH0520031A (en) | 1991-07-09 | 1991-07-09 | Arithmetic control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0520031A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6609297B1 (en) * | 1997-12-11 | 2003-08-26 | Ibiden Co., Ltd. | Method of manufacturing multilayer printed wiring board |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH02145758A (en) * | 1988-11-25 | 1990-06-05 | Toyota Motor Corp | Thermal spraying material for clearance control |
-
1991
- 1991-07-09 JP JP3168104A patent/JPH0520031A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7375289B2 (en) | 1997-12-11 | 2008-05-20 | Ibiden Co., Ltd. | Multi-layer printed wiring board including an alignment mark as an index for a position of via holes |
| US7761984B2 (en) | 1997-12-11 | 2010-07-27 | Ibiden Co., Ltd. | Process for producing multi-layer printed wiring board |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971125 |