JPH05198806A - Matrix array substrate - Google Patents
Matrix array substrateInfo
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- JPH05198806A JPH05198806A JP4170341A JP17034192A JPH05198806A JP H05198806 A JPH05198806 A JP H05198806A JP 4170341 A JP4170341 A JP 4170341A JP 17034192 A JP17034192 A JP 17034192A JP H05198806 A JPH05198806 A JP H05198806A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はマトリックスアレーの構
成方法に関するものであり、さらには静電気耐量を高く
したマトリックスアレーの構成方法に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for constructing a matrix array, and more particularly to a method for constructing a matrix array having a high electrostatic withstand capability.
【０００２】[0002]
【従来の技術】電子装置の年毎の小型化に対し、周辺装
置としての表示装置も、軽量小型化が進み、さらには、
ＣＲＴに代わって平面型の表示パネルも各種研究され、
市場にも出回っている。この様な平面型の表示パネルの
構成方法は、特に大容量のパネルではスイッチング素子
を用いたマトリックスアレータイプが大部分を占めてお
り、その代表的なアレーの構成例を示したものが図１ａ
及びｂである。2. Description of the Related Art As electronic devices have been downsized year by year, display devices as peripheral devices have also been reduced in weight and size.
Various types of flat panel display panels have been studied in place of CRTs,
It is also on the market. A matrix array type using a switching element occupies most of the method of constructing such a flat display panel, especially in a large capacity panel, and a typical example of the array configuration is shown in FIG. 1a.
And b.
【０００３】これはアクティブマトリックスアレー液晶
表示装置を例にとったものであり、図１ａにおいて、複
数本のソース線３とこれに直交する複数本のゲート線
４、及びこれらのソース線とゲート線の交点に接続され
た非線形素子２より構成されている。これを一方のガラ
ス基板上に形成し、この基板と全面に共通電極を形成し
た基板との間に液晶を介在させて液晶表示パネルを作
る。図１ｂは図１ａの非線形素子２の具体例を示したも
のであり、非線形素子としてＭＯＳ型トランジスター５
を用いたものである。トランジスターのソース電極はソ
ース線３と、ゲート電極はゲート線４と接続されてい
る。さらにドレインは電荷蓄積用コンデンサ６と液晶表
示セル７とに接続されている。This is an example of an active matrix array liquid crystal display device. In FIG. 1a, a plurality of source lines 3 and a plurality of gate lines 4 orthogonal to the source lines 3 and these source lines and gate lines are shown. The non-linear element 2 is connected to the intersection of This is formed on one glass substrate, and a liquid crystal is interposed between this substrate and a substrate having a common electrode formed on the entire surface to form a liquid crystal display panel. FIG. 1b shows a specific example of the non-linear element 2 of FIG. 1a. As the non-linear element, a MOS transistor 5 is used.
Is used. The source electrode and the gate electrode of the transistor are connected to the source line 3 and the gate line 4, respectively. Further, the drain is connected to the charge storage capacitor 6 and the liquid crystal display cell 7.
【０００４】ところでＭＯＳ型のトランジスターは静電
気に弱く、しかもゲート絶縁膜が静電気により破壊され
易い。マトリックスアレーのソース線及びゲート線に静
電気が入ると、直接ゲート絶縁膜に静電気の電圧が加わ
るのでアレーのどの位置のトランジスターも静電気が加
わると破壊され易い。さらにアレーを形成する基板はガ
ラスすなわち絶縁体であって、しかも図１ａからもわか
るようにソース線及びゲート線ともにマトリックスアレ
ー領域の外側まで電気接続の為に延在させてある。よっ
て静電気に暴露された場合、電荷は導電性のソース又は
ゲート線に集中してしまいこの点からも絶縁基板上のマ
トリックスアレーは静電気に弱い。By the way, the MOS type transistor is vulnerable to static electricity, and the gate insulating film is easily destroyed by static electricity. When static electricity enters the source line and the gate line of the matrix array, a static electricity voltage is directly applied to the gate insulating film, so that the transistor at any position of the array is easily destroyed when static electricity is applied. Further, the substrate forming the array is glass or an insulator and, as can be seen from FIG. 1a, both the source lines and the gate lines are extended to the outside of the matrix array region for electrical connection. Therefore, when exposed to static electricity, the electric charge concentrates on the conductive source or gate line, and from this point also, the matrix array on the insulating substrate is vulnerable to static electricity.
【０００５】さらに絶縁基板であることから基板上に蓄
積した電荷は逃げ難く、人体等の導電体が基板のソース
線、ゲート線に接触した場合瞬時に電荷が逃げこの場合
も破壊につながる。従って基板の取扱いに当たっては、
静電気の発生には十分注意すると共に基板上に蓄積した
電荷は空気中へ自然放電する様な雰囲気を常に保たなけ
ればならない。Further, since it is an insulating substrate, it is difficult for electric charges accumulated on the substrate to escape, and when a conductor such as a human body comes into contact with the source line and gate line of the substrate, the electric charge instantly escapes, which also leads to destruction. Therefore, when handling the board,
Attention must be paid to the generation of static electricity, and the electric charge accumulated on the substrate must be maintained in an atmosphere such that it spontaneously discharges into the air.
【０００６】以上の様に絶縁体であるガラス基板上に非
線形素子を用いたアクティブマトリックスアレーを構成
した場合、非常に静電気に弱く又取扱いもやっかいであ
って、量産上歩留の変動、低下等大きな問題が生ずる。When an active matrix array using a non-linear element is formed on a glass substrate which is an insulator as described above, it is very sensitive to static electricity and is difficult to handle, and fluctuations in yield and decrease in mass production occur. A big problem arises.
【０００７】[0007]
【発明が解決しようとする課題】本発明は以上の様な欠
点に鑑みてなされたものであり、その目的は静電気耐量
を高めたマトリックスアレーを提供することにある。SUMMARY OF THE INVENTION The present invention has been made in view of the above drawbacks, and an object thereof is to provide a matrix array having an increased electrostatic withstand capability.
【０００８】[0008]
【課題を解決するための手段】以上の様な課題を解決す
るため、本発明のマトリックスアレー基板は、複数本の
ゲート線と該ゲート線と直交する複数本のソース線を備
え、該ゲート線と該ソース線の各交点に非線形素子を形
成してなるマトリックスアレー基板において、該複数本
のゲート線又は該複数本のソース線の少なくとも一方に
は、複数の各線毎に、該ゲート線又は該ソース線の信号
入力側のマトリックスアレー領域外に、抵抗器を挿入し
たことを特徴とする。In order to solve the above problems, the matrix array substrate of the present invention comprises a plurality of gate lines and a plurality of source lines orthogonal to the gate lines. In a matrix array substrate in which a non-linear element is formed at each intersection of the source line and the source line, at least one of the plurality of gate lines or the plurality of source lines has a plurality of gate lines or a plurality of gate lines. A resistor is inserted outside the matrix array region on the signal input side of the source line.
【０００９】[0009]
【実施例】以下図面により本発明を詳細に説明する。図
２はＭＯＳ型トランジスターの断面の例を示したもので
ある。ガラス８の表面に半導体物質の多結晶シリコン９
を形成しパターニングする。次にゲート絶縁膜１０を少
なくとも多結晶シリコン９をおおって形成し、その上へ
トランジスターのゲート材料１１を構成する。このゲー
ト材料１１はさらに左右に延在せしめてゲート線４とす
る。次にゲート電極１０におおわれていないゲート絶縁
膜を除去し多結晶シリコン９が露出した領域にボロン又
はリンを拡散しトランジスターのソース９−１、ドレイ
ン９−２とする。次に絶縁膜１２を全面に形成し、ソー
スとドレイン領域上の絶縁膜１２をエッチング除去し図
面のごとくコンタクトホールを開ける。最後にアルミニ
ューム１３を形成しパターニングするとＭＯＳ型トラン
ジスターの製造が完了する。The present invention will be described in detail below with reference to the drawings. FIG. 2 shows an example of a cross section of a MOS transistor. Polycrystalline silicon 9 which is a semiconductor material on the surface of glass 8
And patterning. Next, a gate insulating film 10 is formed so as to cover at least polycrystalline silicon 9, and a gate material 11 of a transistor is formed thereon. The gate material 11 is further extended to the left and right to form the gate line 4. Next, the gate insulating film not covered with the gate electrode 10 is removed, and boron or phosphorus is diffused in the region where the polycrystalline silicon 9 is exposed to form the source 9-1 and the drain 9-2 of the transistor. Next, the insulating film 12 is formed on the entire surface, the insulating film 12 on the source and drain regions is removed by etching, and contact holes are opened as shown in the drawing. Finally, the aluminum 13 is formed and patterned to complete the manufacture of the MOS transistor.
【００１０】トランジスターのソースに接続したアルミ
ニュームは紙面に垂直方向に延在させてソース線３とす
る。またトランジスターのドレインに接続されたアルミ
ニューム配線１３は、図１ｂに示された様にコンデンサ
ー６と液晶セル７とに接続されている。図２の例のＭＯ
Ｓ型トランジスターをマトリックスアレー状に配置しさ
らにソース線、ゲート線のマトリックス領域外部に抵抗
を配置した１例が図３である。The aluminum connected to the source of the transistor extends in the direction perpendicular to the plane of the drawing to form the source line 3. Also, the aluminum wiring 13 connected to the drain of the transistor is connected to the capacitor 6 and the liquid crystal cell 7 as shown in FIG. 1b. MO in the example of FIG.
FIG. 3 shows an example in which S-type transistors are arranged in a matrix array and resistors are arranged outside the matrix regions of the source lines and gate lines.
【００１１】ソース線は３、ゲート線は４、ＭＯＳ型ト
ランジスターが２であり、ソース線３の外部へ抵抗器１
５を接続し、ゲート線４の外部へ抵抗器１４を接続す
る。The source line is 3, the gate line is 4, and the MOS type transistor is 2. The resistor 1 is connected to the outside of the source line 3.
5 is connected, and the resistor 14 is connected to the outside of the gate line 4.
【００１２】ソース線にアルミニュームを用いた場合の
線抵抗は、アルミニューム薄膜の比抵抗は約５×１０-6
Ω・ｍであるので、薄膜を１ミクロンメートルとすると
シート抵抗は５×１０-2Ω／口である。表示パネルの大
きさを５センチメートル平方、ソースのアルミニューム
線幅を１０ミクロンメートルとすれば、２５０オームと
なる。The line resistance when aluminum is used for the source line is about 5 × 10 −6 in the specific resistance of the aluminum thin film.
Since it is Ω · m, the sheet resistance is 5 × 10 −2 Ω / hole when the thin film has a thickness of 1 μm. If the size of the display panel is 5 cm square and the aluminum line width of the source is 10 μm, it is 250 ohms.
【００１３】このソース線に抵抗を接続する方法を図４
に示す。図２のゲート１１を形成するのと同時に図４の
１５の位置に抵抗器を作り込む。１１のゲート材料が多
結晶シリコンの場合１０００度のプレデポジションでボ
ロン又はリンを拡散したとするとシート抵抗（膜厚は３
０００オングストロームとする）は５０〜１００Ω／口
となる。従って幅１０ミクロンメートル長さ２００ミク
ロンで１キロオーム以上の抵抗ができる。FIG. 4 shows a method of connecting a resistor to this source line.
Shown in. At the same time that the gate 11 shown in FIG. 2 is formed, a resistor is formed at the position 15 shown in FIG. When the gate material of 11 is polycrystalline silicon, if boron or phosphorus is diffused at a predeposition of 1000 degrees, the sheet resistance (thickness is 3
000 angstrom) is 50 to 100 Ω / mouth. Therefore, with a width of 10 μm and a length of 200 μm, a resistance of 1 kΩ or more can be obtained.
【００１４】ここで本発明者が行った実験結果より静電
気保護抵抗器の効果について述べる。実験は１００ピコ
ファラッドのコンデンサーに各種電圧で電荷を蓄積しこ
れを各ソース線に放電させこれにより破壊したトランジ
スターの数を数えた。図５がその結果であり、横軸へ１
００ピコファラッドのコンデンサーへ充電した電圧であ
り、縦軸はトランジスターの破壊数である。Here, the effect of the electrostatic protection resistor will be described based on the results of experiments conducted by the present inventor. In the experiment, charges were accumulated in a capacitor of 100 picofarads at various voltages, the charges were discharged to each source line, and the number of transistors destroyed thereby was counted. Figure 5 shows the result, 1 on the horizontal axis.
It is the voltage charged in the capacitor of 00 picofarads, and the vertical axis is the number of breakdowns of the transistor.
【００１５】まず抵抗器をいれない場合は３００ボルト
で破壊が生じ、充電電圧を高めると急速に破壊されるト
ランジスターの数も増加する。これに対し、抵抗を５キ
ロオーム挿入した場合破壊の生ずる電圧は約２倍に増大
し又、破壊開始電圧より電圧を増加した場合の破壊数の
増加速度も減少する。このグラフより外部挿入抵抗の抵
抗値が１キロオーム近辺よりその効果が現れ始め、抵抗
値を増加させればさせる程破壊耐量が増加する。これは
抵抗により受けた静電気がマトリックス領域に達する時
間が遅れ、さらにはトランジスターに印加される電圧の
上昇速度が遅くなった為であると考えられる。ちなみに
保護抵抗を付けずに１０秒程度の時間で線へ印加電圧を
０ボルトから８０ボルトまで高めても全く破壊が生じな
いということからも破壊は電圧の絶対値によるのではな
く、静電気のトランジスターに加わる電圧の上昇速度が
重要であることがわかる。このような保護抵抗はソース
線のみならずゲート線に接続してもその効果は同じであ
り、図４における抵抗器はＭＯＳトランジスターのゲー
ト材料で構成するのみならず、図２における多結晶シリ
コン９の層を用いても製造可能であり又効果になんら変
わることはない。First, when the resistor is not used, breakdown occurs at 300 V. When the charging voltage is increased, the number of transistors that are destroyed rapidly increases. On the other hand, when a resistance of 5 kΩ is inserted, the breakdown voltage increases about twice, and the increase rate of the breakdown number decreases when the voltage is increased from the breakdown start voltage. From this graph, the effect begins to appear when the resistance value of the external insertion resistance is in the vicinity of 1 kilo ohm, and as the resistance value is increased, the breakdown resistance increases. It is considered that this is because the time taken for the static electricity received by the resistor to reach the matrix region was delayed, and further, the rising speed of the voltage applied to the transistor was slowed. By the way, even if the applied voltage to the wire is increased from 0 to 80 V in about 10 seconds without a protective resistor, no breakdown occurs. Therefore, the breakdown does not depend on the absolute value of the voltage, but on the electrostatic transistor. It can be seen that the rate of rise of the voltage applied to is important. Even if such a protection resistor is connected not only to the source line but also to the gate line, its effect is the same. Therefore, not only the resistor in FIG. 4 is made of the gate material of the MOS transistor but also the polycrystalline silicon 9 in FIG. It is possible to manufacture even with the use of the above layer and the effect is not changed at all.
【００１６】さらに本発明の応用は上記説明の様な液晶
表示パネルのみならず他の表示パネルにも応用可能であ
るが、その効果は絶縁基板上マトリックスアレーを構成
したものが最も有効である。適用可能なマトリックスア
レーは、同一基板上にソース線とゲート線がある場合の
みならず一方の基板にソース線、他の基板にゲート線を
構成したマトリックスアレーであっても有効であるがそ
の場合は非線形素子の接続されている線に静電保護を施
さなければならない。Further, the application of the present invention can be applied not only to the liquid crystal display panel as described above but also to other display panels, but the effect is most effective when the matrix array is formed on the insulating substrate. Applicable matrix array is effective not only when the source line and the gate line are on the same substrate, but also when the source line is formed on one substrate and the gate line is formed on the other substrate. Must provide electrostatic protection to the wire to which the non-linear element is connected.
【００１７】[0017]
【発明の効果】以上の如く、複数本のゲート線と該ゲー
ト線と直交する複数本のソース線を備え、該ゲート線と
該ソース線の各交点に非線形素子を形成してなるマトリ
ックスアレー基板において、該複数本のゲート線又は該
複数本のソース線の少なくとも一方には、複数の各線毎
に、該ゲート線又は該ソース線の信号入力側のマトリッ
クスアレー領域外に、抵抗器を挿入したことにより、静
電大量が大幅に向上し、静電気による非線形素子の破壊
が非常に少なくなり、信頼性の高い液晶表示装置の提供
が可能となり、更に該抵抗器を多結晶Ｓｉ層により形成
した場合は、高抵抗の抵抗器が得られ、かつ非線形素子
を構成しているゲート電極である多結晶Ｓｉを利用で
き、抵抗器を作ってもコストアップにならないという効
果を有するものである。As described above, a matrix array substrate having a plurality of gate lines and a plurality of source lines orthogonal to the gate lines and forming a non-linear element at each intersection of the gate lines and the source lines. In at least one of the plurality of gate lines or the plurality of source lines, a resistor is inserted for each of the plurality of lines outside the matrix array region on the signal input side of the gate line or the source line. As a result, the large amount of static electricity is significantly improved, the breakdown of the non-linear element due to static electricity is greatly reduced, and it is possible to provide a highly reliable liquid crystal display device. Furthermore, when the resistor is formed of a polycrystalline Si layer. Has an effect that a high-resistance resistor can be obtained, and polycrystalline Si which is a gate electrode forming a non-linear element can be used, and the cost does not increase even if the resistor is made. .
【図１】 マトリックスアレーの従来における構成例を
示す図。FIG. 1 is a diagram showing a conventional configuration example of a matrix array.
【図２】 ＭＯＳ型トランジスターの構成例の断面図。FIG. 2 is a cross-sectional view of a configuration example of a MOS transistor.
【図３】 本発明を実施した場合のマトリックスアレー
の構成例を示す図。FIG. 3 is a diagram showing a configuration example of a matrix array when the present invention is implemented.
【図４】 本発明の保護抵抗の構成例の断面図。FIG. 4 is a cross-sectional view of a configuration example of a protective resistor of the present invention.
【図５】 保護抵抗の効果を表す実験データ。FIG. 5 is experimental data showing the effect of protection resistance.
２ 非線形素子 ３ ソース線 ４ ゲート線 ５ ＭＯＳ型トランジスター ６ コンデンサ ７ 液晶表示セル ８ ガラス ９ 多結晶シリコン １０ ゲート電極 １１ ゲート材料 １２ 絶縁膜 １３ アルミニューム １４、１５ 抵抗器 2 Non-Linear Element 3 Source Line 4 Gate Line 5 MOS Transistor 6 Capacitor 7 Liquid Crystal Display Cell 8 Glass 9 Polycrystalline Silicon 10 Gate Electrode 11 Gate Material 12 Insulation Film 13 Aluminum 14, 15 Resistor
─────────────────────────────────────────────────────
─────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成４年７月２９日[Submission date] July 29, 1992
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１７[Correction target item name] 0017
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１７】[0017]
【発明の効果】以上の如く、複数本のゲート線と該ゲー
ト線と直交する複数本のソース線を備え、該ゲート線と
該ソース線の各交点に非線形素子を形成してなるマトリ
ックスアレー基板において、該複数本のゲート線又は該
複数本のソース線の少なくとも一方には、複数の各線毎
に、該ゲート線又は該ソース線の信号入力側のマトリッ
クスアレー領域外に、抵抗器を挿入したことにより、静
電耐量が大幅に向上し、静電気による非線形素子の破壊
が非常に少なくなり、信頼性の高い液晶表示装置の提供
が可能となり、更に該抵抗器を多結晶Ｓｉ層により形成
した場合は、高抵抗の抵抗器が得られ、かつ非線形素子
を構成しているゲート電極である多結晶Ｓｉを利用で
き、抵抗器を作ってもコストアップにならないという効
果を有するものである。As described above, a matrix array substrate having a plurality of gate lines and a plurality of source lines orthogonal to the gate lines and forming a non-linear element at each intersection of the gate lines and the source lines. In at least one of the plurality of gate lines or the plurality of source lines, a resistor is inserted for each of the plurality of lines outside the matrix array region on the signal input side of the gate line or the source line. by, static
The withstand voltage is greatly improved, the breakdown of the non-linear element due to static electricity is extremely small, and it is possible to provide a highly reliable liquid crystal display device. Furthermore, when the resistor is formed of a polycrystalline Si layer, it has a high resistance. The above-mentioned resistor can be obtained, and polycrystalline Si, which is the gate electrode constituting the non-linear element, can be used. Therefore, even if the resistor is made, the cost does not increase.
Claims (1)
る複数本のソース線を備え、該ゲート線と該ソース線の
各交点に非線形素子を形成してなるマトリックスアレー
基板において、該複数本のゲート線又は該複数本のソー
ス線の少なくとも一方には、複数の各線毎に、該ゲート
線又は該ソース線の信号入力側のマトリックスアレー領
域外に、抵抗器を挿入したことを特徴とするマトリック
スアレー基板。1. A matrix array substrate comprising a plurality of gate lines and a plurality of source lines orthogonal to the gate lines, wherein a nonlinear element is formed at each intersection of the gate lines and the source lines. At least one of the plurality of gate lines or the plurality of source lines, a resistor is inserted for each of the plurality of lines outside the matrix array region on the signal input side of the gate line or the source line. Matrix array substrate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17034192A JP2587754B2 (en) | 1992-06-29 | 1992-06-29 | Matrix array substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17034192A JP2587754B2 (en) | 1992-06-29 | 1992-06-29 | Matrix array substrate |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57118254A Division JPS599959A (en) | 1982-07-07 | 1982-07-07 | Matrix array substrate |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05198806A true JPH05198806A (en) | 1993-08-06 |
| JP2587754B2 JP2587754B2 (en) | 1997-03-05 |
Family
ID=15903136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17034192A Expired - Lifetime JP2587754B2 (en) | 1992-06-29 | 1992-06-29 | Matrix array substrate |
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| Country | Link |
|---|---|
| JP (1) | JP2587754B2 (en) |
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