JPH05198624A - Icチップ実装装置 - Google Patents
Icチップ実装装置Info
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- JPH05198624A JPH05198624A JP3006792A JP3006792A JPH05198624A JP H05198624 A JPH05198624 A JP H05198624A JP 3006792 A JP3006792 A JP 3006792A JP 3006792 A JP3006792 A JP 3006792A JP H05198624 A JPH05198624 A JP H05198624A
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Abstract
(57)【要約】
【目的】 ICチップのFPC基板への実装精度を高め
る。 【構成】 ICチップ14の位置合わせマーク面を撮像す
るチップ撮像部12の出力と、FPC基板15のICチップ
の載置エリアを撮像する基板撮像部13の出力とに基づ
き、取付位置演算部16によってチップ隅部の取り付け位
置を演算させ、この演算結果である隅部取付位置にチッ
プ隅部を位置させる制御を載置制御部17に行わせる。
る。 【構成】 ICチップ14の位置合わせマーク面を撮像す
るチップ撮像部12の出力と、FPC基板15のICチップ
の載置エリアを撮像する基板撮像部13の出力とに基づ
き、取付位置演算部16によってチップ隅部の取り付け位
置を演算させ、この演算結果である隅部取付位置にチッ
プ隅部を位置させる制御を載置制御部17に行わせる。
Description
【0001】
【産業上の利用分野】本発明は、ICチップの突起電極
の位置をFPC基板の電極端子の位置に合わせた状態に
おいて加圧と加熱とを行うことにより、ICチップをF
PC基板にフェースダウンボンディングするICチップ
実装装置に関する。
の位置をFPC基板の電極端子の位置に合わせた状態に
おいて加圧と加熱とを行うことにより、ICチップをF
PC基板にフェースダウンボンディングするICチップ
実装装置に関する。
【0002】
【従来の技術】ICチップを実装する方法には、薄い金
属板を打ち抜いて形成したリードフレームに、極細の金
線等を用いてICチップの電極を接続するワイヤ方式
や、ICチップの電極の配置形状に適合する配線パター
ンが形成された長尺のフィルムに、そのリードとICチ
ップの電極とを突起電極を介して接続するTABインナ
リード実装方式があり、TABインナリード実装方式
は、高密度実装、面実装を可能とする方式となってい
て、デバイスの軽量化、薄型化を可能としている。また
ICチップの電極数が多い場合にも、信頼性を損なうこ
となくその接続の高速化を可能としており、機器搭載前
の基板の電気テストをも可能とする方式となっている。
属板を打ち抜いて形成したリードフレームに、極細の金
線等を用いてICチップの電極を接続するワイヤ方式
や、ICチップの電極の配置形状に適合する配線パター
ンが形成された長尺のフィルムに、そのリードとICチ
ップの電極とを突起電極を介して接続するTABインナ
リード実装方式があり、TABインナリード実装方式
は、高密度実装、面実装を可能とする方式となってい
て、デバイスの軽量化、薄型化を可能としている。また
ICチップの電極数が多い場合にも、信頼性を損なうこ
となくその接続の高速化を可能としており、機器搭載前
の基板の電気テストをも可能とする方式となっている。
【0003】しかしながらTABテープは柔軟性に欠け
るので、折り曲げて使用しようとする場合、折り曲げ部
分にスリット状の溝を形成する必要があるため、この溝
の部分において断線が生じ易いという欠点を有してい
る。また機器に搭載する以前の電気テストにおいてIC
チップの不良が発見された場合においても、ICチップ
の交換が不可能であるという欠陥がある。
るので、折り曲げて使用しようとする場合、折り曲げ部
分にスリット状の溝を形成する必要があるため、この溝
の部分において断線が生じ易いという欠点を有してい
る。また機器に搭載する以前の電気テストにおいてIC
チップの不良が発見された場合においても、ICチップ
の交換が不可能であるという欠陥がある。
【0004】そのため、薄いポリイミドフィルムをベー
ス材に用いたFPC(Flexible Printed Circuit) 基板
にICチップをフェースダウンボンディングするCOF
(CipOn FPC) 実装方式が考案されている。
ス材に用いたFPC(Flexible Printed Circuit) 基板
にICチップをフェースダウンボンディングするCOF
(CipOn FPC) 実装方式が考案されている。
【0005】このCOF方式を用いた場合には、FPC
基板が高屈曲性を有しているため折り曲げが可能となっ
ている。またICチップのFPC基板への接合に半田を
用いた場合には、加熱によるICチップの剥がしが可能
であることから、機器搭載前のFPC基板の電気テスト
においてICチップ自体の不良または接続の不良が発見
された場合、ICチップの剥がしと再ボンディングとを
行うことにより、ICチップの交換を可能としている。
基板が高屈曲性を有しているため折り曲げが可能となっ
ている。またICチップのFPC基板への接合に半田を
用いた場合には、加熱によるICチップの剥がしが可能
であることから、機器搭載前のFPC基板の電気テスト
においてICチップ自体の不良または接続の不良が発見
された場合、ICチップの剥がしと再ボンディングとを
行うことにより、ICチップの交換を可能としている。
【0006】さて、上記した実装方式のうち、TABイ
ンナリード実装方式に用いられる装置では、図4に示す
ように、ICチップ91の突起電極92とTABテープ93に
設けられたリード90とを撮像装置89を用いて撮像し、突
起電極92とリード90との位置合わせを行いつつ、ICチ
ップ91をTABテープ93に実装する方法が採用されてい
る。
ンナリード実装方式に用いられる装置では、図4に示す
ように、ICチップ91の突起電極92とTABテープ93に
設けられたリード90とを撮像装置89を用いて撮像し、突
起電極92とリード90との位置合わせを行いつつ、ICチ
ップ91をTABテープ93に実装する方法が採用されてい
る。
【0007】一方、COF方式では、図5に示すよう
に、その実装時の状態が、ICチップ94の突起電極95側
面とFPC基板96の取り付け面とが互いに向き合った状
態となり、FPC基板96に設けられた電極端子97とIC
チップ94の突起電極95との互いの位置関係の撮像が不可
能である。そのためこの実装方式に用いられる装置は、
図6に示すように、2つの撮像装置98、99を備えた構成
となっていて、FPC基板96にICチップ94を載置する
載置装置 (図示が省略されている)の移動位置と突起電
極95との位置関係を、突起電極95を撮像する撮像装置98
の出力に基づいて検出している。そして、検出された位
置関係に基づいて載置装置を移動させ、撮像装置99の出
力によりその電極端子97の位置が示されるFPC基板96
上にICチップ94を載置する構成となっている。
に、その実装時の状態が、ICチップ94の突起電極95側
面とFPC基板96の取り付け面とが互いに向き合った状
態となり、FPC基板96に設けられた電極端子97とIC
チップ94の突起電極95との互いの位置関係の撮像が不可
能である。そのためこの実装方式に用いられる装置は、
図6に示すように、2つの撮像装置98、99を備えた構成
となっていて、FPC基板96にICチップ94を載置する
載置装置 (図示が省略されている)の移動位置と突起電
極95との位置関係を、突起電極95を撮像する撮像装置98
の出力に基づいて検出している。そして、検出された位
置関係に基づいて載置装置を移動させ、撮像装置99の出
力によりその電極端子97の位置が示されるFPC基板96
上にICチップ94を載置する構成となっている。
【0008】
【発明が解決しようとする課題】上記装置は、ICチッ
プ94の突起電極95と載置装置の移動位置との関係を先ず
検出した後、この検出された位置関係に基づいてICチ
ップ94をFPC基板96に載置する構成となっていること
から、ICチップ94を移動させる載置装置が、撮像装置
98による撮像位置から載置位置までICチップ94を移動
させるとき、その移動において生じる誤差は、ICチッ
プ94の取り付け位置の誤差となって現れることから、I
Cチップの実装精度が低下するという問題を生じてい
た。
プ94の突起電極95と載置装置の移動位置との関係を先ず
検出した後、この検出された位置関係に基づいてICチ
ップ94をFPC基板96に載置する構成となっていること
から、ICチップ94を移動させる載置装置が、撮像装置
98による撮像位置から載置位置までICチップ94を移動
させるとき、その移動において生じる誤差は、ICチッ
プ94の取り付け位置の誤差となって現れることから、I
Cチップの実装精度が低下するという問題を生じてい
た。
【0009】本発明は上記課題を解決するため創案され
たものであり、その目的は、ICチップのFPC基板へ
の実装時の精度を高めることのできるICチップ実装装
置を提供することにある。
たものであり、その目的は、ICチップのFPC基板へ
の実装時の精度を高めることのできるICチップ実装装
置を提供することにある。
【0010】
【課題を解決するための手段】上記課題を解決するため
本発明のICチップ実装装置は、FPC基板にICチッ
プを載置するチップ載置部と、ICチップの位置合わせ
マーク面を撮像するチップ撮像部と、FPC基板のエリ
アであって、ICチップが載置されるエリアを撮像する
基板撮像部と、ICチップの隅部をチップ隅部として、
チップ撮像部の出力に基づく位置合わせマークとチップ
隅部との位置関係の演算と、演算された位置関係と基板
撮像部の出力とに基づくFPC基板におけるチップ隅部
の取り付け位置の演算とを行う取付位置演算部と、取付
位置演算部によって演算されたチップ隅部の取り付け位
置を隅部取付位置として、基板撮像部の出力を参照しつ
つチップ載置部を制御することにより、チップ隅部を隅
部取付位置に位置させる載置制御部とを備えた構成とす
る。
本発明のICチップ実装装置は、FPC基板にICチッ
プを載置するチップ載置部と、ICチップの位置合わせ
マーク面を撮像するチップ撮像部と、FPC基板のエリ
アであって、ICチップが載置されるエリアを撮像する
基板撮像部と、ICチップの隅部をチップ隅部として、
チップ撮像部の出力に基づく位置合わせマークとチップ
隅部との位置関係の演算と、演算された位置関係と基板
撮像部の出力とに基づくFPC基板におけるチップ隅部
の取り付け位置の演算とを行う取付位置演算部と、取付
位置演算部によって演算されたチップ隅部の取り付け位
置を隅部取付位置として、基板撮像部の出力を参照しつ
つチップ載置部を制御することにより、チップ隅部を隅
部取付位置に位置させる載置制御部とを備えた構成とす
る。
【0011】
【作用】取付位置演算部によってFPC基板におけるチ
ップ隅部の取り付け位置を演算させ、この演算結果を隅
部取付位置として載置制御部に与える。つまり載置制御
部にとっては、ICチップの位置合わせマークは関係の
ない項目となり、チップ隅部と、チップ隅部の取り付け
位置である隅部取付位置とのみが取り付けに関与する項
目となる。そしてこのチップ隅部と隅部取付位置とは、
共に基板撮像部により撮像される項目であることから、
載置制御部は、基板撮像部に出力に従ってチップ隅部を
隅部取付位置に位置させる制御を行う。
ップ隅部の取り付け位置を演算させ、この演算結果を隅
部取付位置として載置制御部に与える。つまり載置制御
部にとっては、ICチップの位置合わせマークは関係の
ない項目となり、チップ隅部と、チップ隅部の取り付け
位置である隅部取付位置とのみが取り付けに関与する項
目となる。そしてこのチップ隅部と隅部取付位置とは、
共に基板撮像部により撮像される項目であることから、
載置制御部は、基板撮像部に出力に従ってチップ隅部を
隅部取付位置に位置させる制御を行う。
【0012】
【実施例】以下に、本発明の一実施例について、図面を
参照しつつその説明を行う。
参照しつつその説明を行う。
【0013】図1は、本発明の一実施例の機械的構成の
概略および電気的構成の概略をブロックを用いて示す説
明図である。
概略および電気的構成の概略をブロックを用いて示す説
明図である。
【0014】図において、FPC基板15を吸着するFP
C吸着ステージ20の上部には、ICチップ14を、突起電
極141 の側と対向する側から吸着保持し、保持したIC
チップ14を水平面内において回転させると共に、保持し
たICチップ14を上昇または下降させる搭載Zθステー
ジ111 と、この搭載Zθステージ111 を支持し、XY方
向に移動する搭載XYステージ112 とが設けられてい
る。
C吸着ステージ20の上部には、ICチップ14を、突起電
極141 の側と対向する側から吸着保持し、保持したIC
チップ14を水平面内において回転させると共に、保持し
たICチップ14を上昇または下降させる搭載Zθステー
ジ111 と、この搭載Zθステージ111 を支持し、XY方
向に移動する搭載XYステージ112 とが設けられてい
る。
【0015】また搭載XYステージ112 の上部には、F
PC吸着ステージ20に吸着されたFPC基板15にICチ
ップ14が載置されたとき、下降することによってICチ
ップ14に対する加圧と加熱とを行うボンディング部21が
設けられると共に、FPC基板15におけるICチップ14
の載置位置の近傍を撮像する基板撮像部13が設けられて
いる。
PC吸着ステージ20に吸着されたFPC基板15にICチ
ップ14が載置されたとき、下降することによってICチ
ップ14に対する加圧と加熱とを行うボンディング部21が
設けられると共に、FPC基板15におけるICチップ14
の載置位置の近傍を撮像する基板撮像部13が設けられて
いる。
【0016】またFPC吸着ステージ20の横側には、F
PC基板15の電極端子151 にフラックスを塗布するため
のフラックス塗布部19と、ICチップ14を突起電極141
の側から撮像するためのチップ撮像部12とが設けられて
いる。
PC基板15の電極端子151 にフラックスを塗布するため
のフラックス塗布部19と、ICチップ14を突起電極141
の側から撮像するためのチップ撮像部12とが設けられて
いる。
【0017】機械的構成が上記のようになっており、F
PC吸着ステージ20、フラックス塗布部19、およびボン
ディング部21には、主制御部18からの出力が導かれてい
る。そして搭載Zθステージ111 と搭載XYステージ11
2 とには載置制御部17からの出力が導入されている。
PC吸着ステージ20、フラックス塗布部19、およびボン
ディング部21には、主制御部18からの出力が導かれてい
る。そして搭載Zθステージ111 と搭載XYステージ11
2 とには載置制御部17からの出力が導入されている。
【0018】またチップ撮像部12の出力は取付位置演算
部16に導かれており、基板撮像部13の出力は、取付位置
演算部16と載置制御部17とに与えられている。そして取
付位置演算部16の出力は載置制御部17に送出され、載置
制御部17の出力は主制御部18に導かれている。
部16に導かれており、基板撮像部13の出力は、取付位置
演算部16と載置制御部17とに与えられている。そして取
付位置演算部16の出力は載置制御部17に送出され、載置
制御部17の出力は主制御部18に導かれている。
【0019】なお上記構成において、チップ載置部11
は、搭載Zθステージ111 と搭載XYステージ112 とに
よる構成となっている。
は、搭載Zθステージ111 と搭載XYステージ112 とに
よる構成となっている。
【0020】図2は、ICチップ14の位置合わせマーク
側の面を示す説明図である。
側の面を示す説明図である。
【0021】本実施例における位置合わせマークは、I
Cチップ14の縁に沿って並んだ複数の突起電極141a〜14
1iのうち、ICチップ14の1つの隅部142 の近傍に位置
する突起電極141eの中心143 に設定されていて、位置合
わせマークを示す特別のマークは印されていない。
Cチップ14の縁に沿って並んだ複数の突起電極141a〜14
1iのうち、ICチップ14の1つの隅部142 の近傍に位置
する突起電極141eの中心143 に設定されていて、位置合
わせマークを示す特別のマークは印されていない。
【0022】そのため、以下の説明においては、突起電
極141eの中心143 が位置合わせマーク143 であるとして
説明を行うと共に、隅部142 を、その他の隅部から区別
するためチップ隅部142 と称することとする。
極141eの中心143 が位置合わせマーク143 であるとして
説明を行うと共に、隅部142 を、その他の隅部から区別
するためチップ隅部142 と称することとする。
【0023】以上の構成からなる本発明の一実施例の動
作について以下に説明する。
作について以下に説明する。
【0024】主制御部18はFPC吸着ステージ20の制御
を行うことにより、FPC基板15をFPC吸着ステージ
20の上部に吸着させる。この状態において主制御部18は
フラックス塗布部19の制御を行い、FPC基板15の電極
端子151 にフラックスを塗布する。
を行うことにより、FPC基板15をFPC吸着ステージ
20の上部に吸着させる。この状態において主制御部18は
フラックス塗布部19の制御を行い、FPC基板15の電極
端子151 にフラックスを塗布する。
【0025】一方、載置制御部17は、搭載Zθステージ
111 の先端部にICチップ14を吸着保持させる制御を行
うと共に搭載XYステージ112 を移動させ、ICチップ
14をチップ撮像部12の撮像エリアに位置させる (その位
置を破線14a により示す) 。この状態において、ICチ
ップ14の位置合わせマーク143 側の面が、チップ撮像部
12により撮像される。
111 の先端部にICチップ14を吸着保持させる制御を行
うと共に搭載XYステージ112 を移動させ、ICチップ
14をチップ撮像部12の撮像エリアに位置させる (その位
置を破線14a により示す) 。この状態において、ICチ
ップ14の位置合わせマーク143 側の面が、チップ撮像部
12により撮像される。
【0026】チップ撮像部12により撮像された画像は図
2に示す画像となっていて、その画像は、チップ隅部14
2 と位置合わせマーク143 とが共に画面内に撮像された
画像となっている。
2に示す画像となっていて、その画像は、チップ隅部14
2 と位置合わせマーク143 とが共に画面内に撮像された
画像となっている。
【0027】この画像を示す出力が与えられた取付位置
演算部16は、位置合わせマーク143の位置とチップ隅部1
42 の位置との双方の位置を演算することによって、位
置合わせマーク143 とチップ隅部142 との相対的な位置
関係の演算を行い、演算結果をその内部に記憶する。
演算部16は、位置合わせマーク143の位置とチップ隅部1
42 の位置との双方の位置を演算することによって、位
置合わせマーク143 とチップ隅部142 との相対的な位置
関係の演算を行い、演算結果をその内部に記憶する。
【0028】一方、ボンディング部21の下部に位置した
FPC基板15は基板撮像部13によって撮像されることか
ら、その撮像出力が取付位置演算部16に与えられる。こ
の撮像出力が示す画像は、その一部を図3に示すよう
に、FPC基板15のICチップ14の取り付け位置近傍の
画像となっていて、ICチップ14の突起電極141a〜141i
のそれぞれに対応する電極端子151a〜151iが撮像された
出力となっている。
FPC基板15は基板撮像部13によって撮像されることか
ら、その撮像出力が取付位置演算部16に与えられる。こ
の撮像出力が示す画像は、その一部を図3に示すよう
に、FPC基板15のICチップ14の取り付け位置近傍の
画像となっていて、ICチップ14の突起電極141a〜141i
のそれぞれに対応する電極端子151a〜151iが撮像された
出力となっている。
【0029】そのためこの出力が与えられた取付位置演
算部16は、電極端子151eの位置の検出を行った後、位置
合わせマーク143 とチップ隅部142 との相対的な位置関
係を示す演算結果を参照することによって、位置合わせ
マーク143 を電極端子151eの中心153 に位置させた場合
にチップ隅部142 が位置することとなる位置152 を演算
する。そして演算された位置152 を隅部取付位置152 と
して載置制御部17に送出する。
算部16は、電極端子151eの位置の検出を行った後、位置
合わせマーク143 とチップ隅部142 との相対的な位置関
係を示す演算結果を参照することによって、位置合わせ
マーク143 を電極端子151eの中心153 に位置させた場合
にチップ隅部142 が位置することとなる位置152 を演算
する。そして演算された位置152 を隅部取付位置152 と
して載置制御部17に送出する。
【0030】この隅部取付位置152 を示す出力が与えら
れた載置制御部17は、ICチップ14がFPC基板15より
僅かに上部に位置するように搭載Zθステージ111 を制
御すると共に搭載XYステージ112 を制御することによ
って、ICチップ14をFPC基板15上に移動させる。
れた載置制御部17は、ICチップ14がFPC基板15より
僅かに上部に位置するように搭載Zθステージ111 を制
御すると共に搭載XYステージ112 を制御することによ
って、ICチップ14をFPC基板15上に移動させる。
【0031】上記移動によってチップ隅部142 の位置合
わせマーク143 側と対向する面が基板撮像部13の撮像エ
リアに入り込むこととなり、やがてはチップ隅部142 が
基板撮像部13によって撮像されることとなる。
わせマーク143 側と対向する面が基板撮像部13の撮像エ
リアに入り込むこととなり、やがてはチップ隅部142 が
基板撮像部13によって撮像されることとなる。
【0032】そのため載置制御部17は、取付位置演算部
16によって演算された隅部取付位置152 にチップ隅部14
2 を位置させるように、基板撮像部13の出力を参照しつ
つ搭載XYステージ112 の制御を行い、チップ隅部142
が隅部取付位置152 に移動したとき、搭載Zθステージ
111 を降下させることによってICチップ14をFPC基
板15に載置させる。そして後、搭載Zθステージ111 を
上昇させると共に搭載XYステージ112 を移動させ、搭
載Zθステージ111 、搭載XYステージ112 をFPC基
板15上から退去させる。
16によって演算された隅部取付位置152 にチップ隅部14
2 を位置させるように、基板撮像部13の出力を参照しつ
つ搭載XYステージ112 の制御を行い、チップ隅部142
が隅部取付位置152 に移動したとき、搭載Zθステージ
111 を降下させることによってICチップ14をFPC基
板15に載置させる。そして後、搭載Zθステージ111 を
上昇させると共に搭載XYステージ112 を移動させ、搭
載Zθステージ111 、搭載XYステージ112 をFPC基
板15上から退去させる。
【0033】上記方法により載置されたICチップ14
は、そのチップ隅部142 の位置が隅部取付位置152 に位
置することから、位置合わせマーク143 である突起電極
141eは電極端子151eの中心153 に位置することとなり、
ICチップ14の全ての突起電極141a〜141iは、それぞれ
に対応する電極端子151a〜151iにその各々が位置するこ
ととなる。
は、そのチップ隅部142 の位置が隅部取付位置152 に位
置することから、位置合わせマーク143 である突起電極
141eは電極端子151eの中心153 に位置することとなり、
ICチップ14の全ての突起電極141a〜141iは、それぞれ
に対応する電極端子151a〜151iにその各々が位置するこ
ととなる。
【0034】上記したICチップ14の載置が終了したと
き載置制御部17は、その終了を示す出力を主制御部18に
送出することから、この出力が与えられた主制御部18
は、ボンディング部21を下降させることによってICチ
ップ14をFPC基板15側に加圧した状態において、ボン
ディング部21による加熱を行う。そのためICチップ14
はFPC基板15に固定されることとなる。
き載置制御部17は、その終了を示す出力を主制御部18に
送出することから、この出力が与えられた主制御部18
は、ボンディング部21を下降させることによってICチ
ップ14をFPC基板15側に加圧した状態において、ボン
ディング部21による加熱を行う。そのためICチップ14
はFPC基板15に固定されることとなる。
【0035】この固定が終了したとき主制御部18は、F
PC吸着ステージ20におけるFPC基板15の吸着を停止
させ、次に続く工程のためにFPC基板15を移動させ
る。
PC吸着ステージ20におけるFPC基板15の吸着を停止
させ、次に続く工程のためにFPC基板15を移動させ
る。
【0036】なお本発明は上記実施例に限定されず、フ
ラックスの塗布については、FPC基板15に塗布する構
成とした場合について説明したが、その他の構成とし
て、ICチップ14の突起電極141a〜141iにフラックスを
塗布する構成の場合にも同様に適用することが可能であ
る。
ラックスの塗布については、FPC基板15に塗布する構
成とした場合について説明したが、その他の構成とし
て、ICチップ14の突起電極141a〜141iにフラックスを
塗布する構成の場合にも同様に適用することが可能であ
る。
【0037】また位置合わせマーク143 については、特
別の印を設けず、突起電極141eの中心を位置合わせマー
クとした場合について説明したが、その他の構成とし
て、位置合わせマークを別個に印付けたICチップの場
合にも同様に適用することが可能である。
別の印を設けず、突起電極141eの中心を位置合わせマー
クとした場合について説明したが、その他の構成とし
て、位置合わせマークを別個に印付けたICチップの場
合にも同様に適用することが可能である。
【0038】
【発明の効果】本発明に係るICチップ実装装置は、I
Cチップの位置合わせマーク面を撮像するチップ撮像部
の出力と、FPC基板のICチップの載置エリアを撮像
する基板撮像部の出力とに基づき、取付位置演算部によ
ってチップ隅部の取り付け位置を演算させ、この演算結
果である隅部取付位置にチップ隅部を位置させる制御を
載置制御部により行わせていることから、ICチップの
取り付け位置の精度は、チップ撮像部の出力に基づく検
出精度および基板撮像部の出力に基づく検出精度のみに
依存するに過ぎないので、ICチップのFPC基板への
実装精度を高めることが可能になるという効果を奏す
る。
Cチップの位置合わせマーク面を撮像するチップ撮像部
の出力と、FPC基板のICチップの載置エリアを撮像
する基板撮像部の出力とに基づき、取付位置演算部によ
ってチップ隅部の取り付け位置を演算させ、この演算結
果である隅部取付位置にチップ隅部を位置させる制御を
載置制御部により行わせていることから、ICチップの
取り付け位置の精度は、チップ撮像部の出力に基づく検
出精度および基板撮像部の出力に基づく検出精度のみに
依存するに過ぎないので、ICチップのFPC基板への
実装精度を高めることが可能になるという効果を奏す
る。
【図1】本発明の一実施例の機械的構成の概略および電
気的構成の概略をブロックを用いて示す説明図である。
気的構成の概略をブロックを用いて示す説明図である。
【図2】ICチップの位置合わせマーク側の面を示す説
明図である。
明図である。
【図3】FPC基板におけるICチップの載置位置近傍
を示す説明図である。
を示す説明図である。
【図4】TABインナリード実装装置のICチップの取
り付け位置近傍の様子、および取り付け位置を撮像する
撮像装置を示す説明図である。
り付け位置近傍の様子、および取り付け位置を撮像する
撮像装置を示す説明図である。
【図5】フェースダウンボンディングを示す説明図であ
る。
る。
【図6】従来技術の概略を示す説明図である。
11 チップ載置部 12 チップ撮像部 13 基板撮像部 14 ICチップ 15 FPC基板 16 取付位置演算部 17 載置制御部 142 チップ隅部 143 位置合わせマーク 152 隅部取付位置
Claims (1)
- 【請求項1】 FPC基板にICチップを載置するチッ
プ載置部と、 前記ICチップの位置合わせマーク面を撮像するチップ
撮像部と、 前記FPC基板のエリアであって、前記ICチップが載
置されるエリアを撮像する基板撮像部と、 前記ICチップの隅部をチップ隅部とするとき、 前記チップ撮像部の出力に基づく前記位置合わせマーク
とチップ隅部との位置関係の演算と、演算された位置関
係と前記基板撮像部の出力とに基づく前記FPC基板に
おけるチップ隅部の取り付け位置の演算とを行う取付位
置演算部と、 この取付位置演算部によって演算されたチップ隅部の取
り付け位置を隅部取付位置とするとき、 前記基板撮像部の出力を参照しつつ前記チップ載置部を
制御することにより、チップ隅部を隅部取付位置に位置
させる載置制御部とを備えたことを特徴とするICチッ
プ実装装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3006792A JPH05198624A (ja) | 1992-01-20 | 1992-01-20 | Icチップ実装装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3006792A JPH05198624A (ja) | 1992-01-20 | 1992-01-20 | Icチップ実装装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05198624A true JPH05198624A (ja) | 1993-08-06 |
Family
ID=12293476
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3006792A Pending JPH05198624A (ja) | 1992-01-20 | 1992-01-20 | Icチップ実装装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05198624A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0890989A4 (en) * | 1997-01-24 | 2006-11-02 | Rohm Co Ltd | SEMICONDUCTOR DEVICE AND METHOD FOR PRODUCING THE DEVICE |
US9666516B2 (en) | 2014-12-01 | 2017-05-30 | General Electric Company | Electronic packages and methods of making and using the same |
-
1992
- 1992-01-20 JP JP3006792A patent/JPH05198624A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0890989A4 (en) * | 1997-01-24 | 2006-11-02 | Rohm Co Ltd | SEMICONDUCTOR DEVICE AND METHOD FOR PRODUCING THE DEVICE |
US9666516B2 (en) | 2014-12-01 | 2017-05-30 | General Electric Company | Electronic packages and methods of making and using the same |
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