JPH05198196A - 複数個の直列接続されたサンプルデータ比較器内へのサンプルスイッチ電荷注入の影響を減少させる方法及び装置 - Google Patents

複数個の直列接続されたサンプルデータ比較器内へのサンプルスイッチ電荷注入の影響を減少させる方法及び装置

Info

Publication number
JPH05198196A
JPH05198196A JP4123960A JP12396092A JPH05198196A JP H05198196 A JPH05198196 A JP H05198196A JP 4123960 A JP4123960 A JP 4123960A JP 12396092 A JP12396092 A JP 12396092A JP H05198196 A JPH05198196 A JP H05198196A
Authority
JP
Japan
Prior art keywords
voltage
current
delay
coupled
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4123960A
Other languages
English (en)
Inventor
Michael K Mayes
マイーズ マイケル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Semiconductor Corp
Original Assignee
National Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Semiconductor Corp filed Critical National Semiconductor Corp
Publication of JPH05198196A publication Critical patent/JPH05198196A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
    • H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/0015—Layout of the delay element
    • H03K2005/00195—Layout of the delay element using FET's
    • H03K2005/00215—Layout of the delay element using FET's where the conduction path of multiple FET's is in parallel or in series, all having the same gate control

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)
  • Manipulation Of Pulses (AREA)
  • Analysing Materials By The Use Of Radiation (AREA)
  • Measurement Of Current Or Voltage (AREA)

Abstract

(57)【要約】 （修正有） 【目的】複数個の直列接続したサンプルデータ比較器内
へのフィードバックスイッチ電荷注入の影響を減少させ
る方法及び装置の提供。 【構成】電流プログラム可能な遅延要素８２，８４，８
６、は供給電圧をライン９０から受取り、ＥＥプログラ
ム可能電流源９２からの遅延制御信号をライン９４から
受取る。遅延要素８２はフィードバック制御信号Ｔ１を
ライン９８より受取り、第一及び第二遅延フィードバッ
クスイッチ制御信号を、ライン１０２及び１０６上に発
生する。ライン１０２はＮＭＯＳトランジスタ１１０の
ゲート端子１０８へ結合され、更にＮＭＯＳトランジス
タ３０の端子３２へ接続される。トランジスタ１１０は
ダミー装置として機能し、ノードＥ１内への電荷注入を
減少させる。遅延要素８４，８６も遅延要素８２と同様
の態様でフィードバックスイッチ制御ライン１１４，１
３０上でそれぞれ受取られる信号に応答して動作する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、複数個の直列的に接続
されたサンプルデータ比較器内へのフィードバックスイ
ッチ電荷注入の影響を減少させる方法及び装置に関する
ものである。
【０００２】
【従来の技術】サンプルデータ比較器を使用するサンプ
ル・ホールド回路においては、アナログ電圧がサンプル
され且つＭＯＳスイッチを使用する高インピーダンス容
量ノード上に保持される。単一比較器の利得は有限なも
のであるから、これらのタイプの回路の多くは全体的な
利得を増加させるために複数個の直列接続した比較器を
使用している。図１は、３個の比較器１４，１８，２２
からなるこの様なサンプル・ホールド回路１０の概略図
を示している。サンプルされるべき入力電圧ＶＩＮがコ
ンデンサＣ１の一方の端子２３へ供給される。コンデン
サＣ１の他方の端子２４は、比較器１４の入力端子２６
とフィードバックスイッチ３０の第一端子３２との間の
ノードＥ１へ結合されている。比較器１４（不図示）の
他方の入力端子は基準電圧へ結合されている。比較器１
４の出力端子３４は、コンデンサＣ２の端子３６とフィ
ードバックスイッチ３０の第二端子３３との間のノード
３５へ接続されている。スイッチ３０は、更に、制御端
子３８を有しており、該端子は、第一端子３２と第二端
子３３との間における電流の流れを選択的に許容するた
めのフィードバックスイッチ制御信号Ｔ１を受取る。
【０００３】コンデンサＣ２の他方の端子３８は、比較
器１８の入力端子４０とフィードバックスイッチ４４の
第一端子４８との間のノードＥ２へ結合されている。比
較器１８の出力端子５６は、コンデンサＣ３の端子６２
とフィードバックスイッチ４４の第二端子５２との間の
ノード５７へ結合されている。フィードバックスイッチ
４４は、更に、制御端子６０を有しており、該端子は、
フィードバックスイッチ３０におけるのと同一の態様
で、第一端子４８と第二端子５２との間において選択的
に電流の流れを許容するための信号Ｔ１を受取る。
【０００４】比較器１８の出力端子５６はコンデンサＣ
３の端子６２へ結合されている。コンデンサＣ３の他方
の端子６３は、比較器２２の入力端子６４とフィードバ
ックスイッチ６８の第一端子７２との間のノードＥ３へ
結合されている。比較器２２の出力端子７８は、電圧出
力ライン８０とフィードバックスイッチ６８の第二端子
７４との間のノード７９へ結合されている。フィードバ
ックスイッチ６８は制御端子８１を有しており、該端子
は、フィードバックスイッチ３０及び４４におけるのと
同一の態様で、第一端子７２と第二端子７４との間にお
いて選択的に電流の流れを許容するための信号Ｔ１を受
取る。
【０００５】この実施形態においては、電流は、Ｔ１が
高状態である場合に、比較器１４，１８，２２をそれら
のトリップ点へバイアスさせるためにフィードバックス
イッチ３０，４４，６８を介して電流の流れが許容され
る。ＶINがサンプルされた後に、Ｔ１が低状態へ移行
し、フィードバックスイッチ３０，４４，６８がターン
オフし、且つ比較器１４，１８，２２がそれらの高利得
動作領域内に入る。その時点において、比較器１４がＣ
１と容量結合されて、任意のＡＣ信号をパスさせる一方
比較器１４のＤＣバイアス点を独立的に格納する。同一
のことが比較器１８／コンデンサＣ２及び比較器２２／
コンデンサＣ３に関しても言える。フィードバックスイ
ッチ３０，４４，６８がターンオフすると、それらはそ
れらの対応する高インピーダンス格納ノード（即ち、そ
れぞれ、ノードＥ１，Ｅ２，Ｅ３）へ電荷を注入し、且
つこれはサンプルされた電圧を変化させる。
【０００６】ノードＥ１において変化された電圧は回路
に対する全オフセットエラー電圧に直接的に影響を与え
る。この回路の場合、全体的な利得は比較器１４，１
８，２２の利得の積である。ノードＥ２における電圧は
比較器１４により入力から分離されているので、その全
オフセットエラー電圧に対する影響は、比較器１４の利
得に等しい係数だけ減少されている。同様に、スイッチ
６８により発生され且つノードＥ３において表われるオ
フセットエラー電圧は、比較器１４及び１８の利得の積
だけ減少される。従って、一連の比較器に対する入力端
により検知される全オフセットエラー電圧ＶOEINは次式
で表わされる。
【０００７】 ＶOEIN＝ＶOE1 ＋ＶOE2 ／Ａ１＋ＶOE3 ／（Ａ１×Ａ
２） ＶOE1 ，ＶOE2 ，ＶOE3 がそれぞれノードＥ1 ，Ｅ2 ，
Ｅ3 におけるオフセットエラー電圧であり且つＡ１，Ａ
２，Ａ３がそれぞれ比較器１４，１８，２２に対する利
得である。
【０００８】明らかなことであるが、１より大きな単一
比較器利得の場合には、ＶOEINに対する支配的な影響の
あるものはＶOEI である。従って、フィードバックスイ
ッチ３０による電荷注入の影響は最小とされるか、又は
可能な場合には除去される。第一段エラーＶOE1 の影響
をキャンセルさせるための一つの公知な方法は、比較器
１４がその電荷注入により変化したトリップ点へ安定化
するまで、フィードバックスイッチ４４のターンオフを
遅延させることである。比較器１４が安定化する間にフ
ィードバックスイッチ４４がオンであると、第一段電荷
注入（ＶOE1）により発生されるエラーは全体的な回路
の出力に影響を与えることはない。個々のフィードバッ
クスイッチのターンオフ時間を遅延させるか又は互い違
いとさせるための一つの技術は、フィードバックスイッ
チの制御端子の間に幾つかのインバータ遅延を付加させ
ることである。しかしながら、その遅延の量は、各イン
バータの遅延の値及び回路内に組込まれたインバータの
プリセット数により制限される。このことは、回路の動
作環境が回路設計の初期段階において設定されたものか
ら逸れた場合に、電荷注入に対して補償を行なうことを
不可能ではないにしても困難なものとしている。
【０００９】
【課題を解決するための手段】本発明は、複数個の直列
接続したサンプルデータ比較器内へのフィードバックス
イッチ電荷注入の影響を減少させる方法及び装置を提供
しており、その場合に、比較器の入力端子と出力端子と
の間に接続されている個々のフィードバックスイッチの
ターンオフの間の遅延の量を外部的に制御するために電
流プログラム即ち書込み可能な遅延回路が使用されてい
る。従って、遅延は、電源拒否比、スイッチング信号電
圧、温度感度、特定の回路形態、及びその他のファクタ
などのような異なった動作パラメータを考慮して最適化
させることが可能である。
【００１０】本発明に基づく電流プログラム可能即ち書
込み可能な遅延回路の一実施例においては、フィードバ
ックスイッチ制御信号を受取るべく結合されている制御
端子を有する電流スイッチングトランジスタを横断して
コンデンサが結合されている。フィードバックスイッチ
制御信号が遷移を経験する場合、該コンデンサは電圧を
ランプ動作させて上昇又は下降させる。遅延制御信号を
受取るべく結合されている制御端子を有する電流制限用
トランジスタが、遅延制御信号の大きさに従って電流ス
イッチングトランジスタを介しての電流の流れの割合を
制御するための電流スイッチングトランジスタと直列結
合されている。該コンデンサにおける電圧は、該コンデ
ンサにおける電圧がスレッシュホールド値を通過する場
合に状態を変化させる出力信号を有する比較回路へ供給
される。この出力信号は、遅延スイッチング信号として
機能し、それは直列接続されている相継ぐフィードバッ
クスイッチをターンオフさせるために使用することが可
能である。
【００１１】
【実施例】図２は、回路内へのフィードバックスイッチ
電荷注入の影響を減少させるために本発明に基づいて構
成された、電流プログラム可能（書込み可能）遅延要素
８２，８４，８６を組込んだ回路８０の概略図である。
図１と同一な回路８０における要素には同一の参照番号
を付してある。各遅延要素８２，８４，８６は、供給ラ
イン９０上に供給電圧を受取り、且つ、例えば、ＥＥプ
ログラム可能（書込み可能）電流源９２からの遅延制御
信号を遅延制御ライン９４上で受取る。この遅延制御信
号の大きさは、各遅延回路により発生される遅延の大き
さを決定する。遅延要素８２は、更に、フィードバック
スイッチ制御ライン９８を介してフィードバックスイッ
チ制御信号Ｔ１を受取る。遅延要素８２は、ライン１０
２上に第一遅延フィードバックスイッチ制御信号を発生
し、且つライン１０６上に第二遅延フィードバックスイ
ッチ制御信号を発生する。ライン１０２はＮＭＯＳトラ
ンジスタ１１０のゲート端子１０８へ結合されており、
該トランジスタのソース及びドレイン端子は共通接続さ
れると共にトランジスタ３０の端子３２へ接続されてい
る。この実施例においては、トランジスタ３０はＮＭＯ
Ｓトランジスタであり、且つ端子３２は該トランジスタ
のソース端子である。トランジスタ１１０はダミー装置
として機能し、それは、更にノードＥ１内への電荷注入
を減少させる。ライン１０６はトランジスタ３０のゲー
ト端子へ結合されると共に遅延要素８４のフィードバッ
クスイッチ制御ライン１１４へ結合されている。
【００１２】遅延要素８４は、遅延要素８２と同様の態
様で、フィードバックスイッチ制御ライン１１４上で受
取られる信号に応答して、ライン１２２上に第二遅延フ
ィードバックスイッチ制御信号を発生すると共にライン
１１８上に第一遅延フィードバックスイッチ制御信号を
発生する。ライン１１８はＮＭＯＳダミー装置トランジ
スタ１２６のゲート端子１２４へ結合されており、該ト
ランジスタのソース及びドレイン端子は共通接続される
と共にＮＭＯＳフィードバックトランジスタ４４のソー
ス端子４８へ接続されている。ライン１２２はトランジ
スタ４４のゲート端子６０へ結合されると共に遅延要素
８６のフィードバックスイッチ制御ライン１３０へ結合
されている。
【００１３】遅延要素８６は、遅延要素８２及び８４と
同様の態様で、フィードバックスイッチ制御ライン１３
０上で受取られる信号に応答して、ライン１３４上に第
一遅延フィードバックスイッチ制御信号を発生すると共
に、ライン１３８上に第二遅延フィードバックスイッチ
制御信号を発生する。ライン１３４はＮＭＯＳダミー装
置トランジスタ１４２のゲート端子１４０へ結合されて
おり、該トランジスタのソース及びドレイン端子は共通
に結合されると共にＮＭＯＳフィードバックトランジス
タ６８のソース端子７２へ結合されている。ライン１３
８はトランジスタ６８のゲート端子７８へ結合されてい
る。
【００１４】動作について説明すると、フィードバック
スイッチ制御ライン９８上のフィードバックスイッチ制
御信号Ｔ１が、遅延制御ライン９４上の遅延制御信号の
大きさにより決定される量だけ遅延回路８２により遅延
され、且つ遅延されたフィードバックスイッチ制御信号
がライン１０６上に表われる。ライン１０２上の信号は
ライン１０６上に表われる信号の反転されたものであ
る。従って、ライン１０６上の信号がトランジスタ３０
をターンオフすると、ライン１０２上の信号がトランジ
スタ１１０をターンオンし、トランジスタ３０によりノ
ードＥ１内に注入された電荷の幾分かを吸収する。ライ
ン１０６上の遅延されたフィードバックスイッチ制御信
号は、更に、遅延回路８４の動作をトリガするために使
用される。遅延回路８４は、更に、遅延制御ライン９４
上で受取られる遅延制御信号の大きさにより決定される
量だけライン１１４上で受取られる遅延フィードバック
スイッチ制御信号を遅延させ、且つそれは、更に、ライ
ン１１８及び１２２上に遅延された相補的なフィードバ
ックスイッチ制御信号を発生する。前の比較段の場合に
おける如く、ライン１２２上の信号がトランジスタ４４
をターンオフさせる場合に、ライン１１８上の信号がト
ランジスタ１２６をターンオンさせる。ライン１２２上
の遅延フィードバックスイッチ制御信号が、遅延回路８
６の動作をトリガするために使用される。
【００１５】遅延回路８６は、更に、遅延制御ライン９
４上の遅延制御信号の大きさにより決定される量だけラ
イン１３０上で受取られる遅延フィードバックスイッチ
制御信号を遅延させ、且つライン１３４及び１３８上に
相補的なフィードバックスイッチ制御信号を発生する。
この場合にも、ライン１３４上の信号は、ライン１３８
上の信号がトランジスタ６８をターンオフさせる場合
に、トランジスタ１４２をターンオンさせる。
【００１６】図３は、図２に示した遅延回路８２の特定
の実施例を示した概略図である。遅延回路８４及び８６
は同一の態様で構成されている。この実施例において
は、遅延回路８２は、第一遅延サクション２００及び第
二遅延セクション２０４を有している。遅延制御ライン
９４が第一遅延セクション２００内のＮＭＯＳトランジ
スタ２１２のゲート端子２０８へ結合されており且つ第
二遅延セクション２０４内のＮＭＯＳトランジスタ２２
０のゲート端子２１６へ結合されている。トランジスタ
２１２及び２２０は以下に説明する理由により電流制限
用トランジスタとして機能する。トランジスタ２１２の
ソース端子２２４は接地電圧に結合されている。トラン
ジスタ２１２のドレイン端子２２８はＰＭＯＳトランジ
スタ２３６のドレイン端子２３２へ結合されると共にゲ
ート端子２３４へ結合されている。トランジスタ２３６
のソース端子２４０は供給ライン９０へ結合されてい
る。トランジスタ２３６のゲート端子２３４はＰＭＯＳ
トランジスタ２４８のゲート端子２４４へ結合されてい
る。トランジスタ２４８のソース端子２５２は供給ライ
ン９０へ結合されており、且つトランジスタ２４８のド
レイン端子２５６はＰＭＯＳトランジスタ２６４のドレ
イン端子２６０へ結合されている。
【００１７】ライン９８上のフィードバックスイッチ制
御信号Ｔ１はトランジスタ２６４のゲート端子２６８へ
結合されており且つＮＭＯＳトランジスタ２７６のゲー
ト端子２７２へ結合されている。トランジスタ２６４の
ドレイン端子２８０はトランジスタ２７６のドレイン端
子２８４へ結合されると共にシュミット回路２８９の入
力端子２８７とコンデンサＣ４の端子２９０との間のノ
ード２８６へ結合されている。トランジスタ２７６のソ
ース端子２８８は接地電圧へ結合されると共にコンデン
サＣ４の端子２９２へ結合されている。前述した如く、
トランジスタ２１２は電流制限用トランジスタとして機
能する。トランジスタ２１２、従ってトランジスタ２３
６を介して流れる電流の量は、遅延制御ライン９４上に
表われる遅延制御信号の大きさにより決定される。トラ
ンジスタ２１２及び２３６を介して流れる電流はトラン
ジスタ２４８によりミラー動作され、従ってトランジス
タ２４８を介して流れることが許容される電流の大きさ
も、遅延ライン９４上の信号の大きさにより決定され
る。Ｔ１が高状態から低状態へ変化すると、コンデンサ
Ｃ４がトランジスタ２４８，２６４，２７６を介して流
れる電流の大きさにより決定される割合で充電する。従
って、コンデンサＣ４は、遅延制御ライン９４上の遅延
制御信号の大きさにより決定される割合で充電する。コ
ンデンサＣ４上の電圧がシュミット回路２８９により決
定されるスレッシュホールド値を通過すると、シュミッ
ト回路２８９の出力端子２９６上に低状態信号が表われ
る。
【００１８】図４は、シュミット回路２８９の特定の実
施例を示した概略図である。図４に示した如く、入力端
子２８７がＰＭＯＳトランジスタ３０４のゲート端子３
００へ結合されると共に、ＰＭＯＳトランジスタ３１２
のゲート端子３０８へ結合されており、且つＮＭＯＳト
ランジスタ３２０のゲート端子３１６へ結合されると共
に、ＮＭＯＳトランジスタ３２８のゲート端子３２４へ
結合されている。ＰＭＯＳトランジスタ３０４は、供給
ライン９０へ結合されるソース端子３３２を有すると共
に、トランジスタ３１２のソース端子３４４とＰＭＯＳ
トランジスタ３５２のソース端子３４８との間のノード
３４０へ結合されるドレイン端子３３８を有している。
ＰＭＯＳトランジスタ３１２は、出力端子２９６とトラ
ンジスタ３２０のドレイン端子３６４との間のノード３
６０へ結合されるドレイン端子３５６を有している。ト
ランジスタ３２０は、トランジスタ３２８のドレイン端
子３７６とＮＭＯＳトランジスタ３８４のソース端子３
８０との間のノード３７２へ結合されているソース端子
３６８を有している。トランジスタ３２８のソース端子
３８８は接地電圧へ結合されている。トランジスタ３５
２は、出力端子２９６へ結合されているゲート端子３９
２と接地電圧へ結合されているドレイン端子３９６とを
有している。トランジスタ３８４は、出力端子２９６へ
結合されたゲート端子４００と供給ライン９０へ結合さ
れたドレイン端子４０４とを有している。
【００１９】動作について説明すると、単に一対のトラ
ンジスタ３０４及び３１２又は３２０又は３２８が与え
られた任意の時刻において導通状態となる。ライン２９
６上の信号は、トランジスタ３０４及び３１２が導通状
態にある場合に高状態であり、一方ライン２９６上の信
号は、トランジスタ３２０及び３２８が導通状態にある
場合に低状態である。
【００２０】シュミット回路２８９の出力端子２９６が
インバータ４１４の入力端子４１０へ結合されている。
インバータ４１４の出力端子４１８はＰＭＯＳトランジ
スタ４２６のゲート端子４２２へ結合されると共にＮＭ
ＯＳトランジスタ４３４のゲート端子４３０へ結合され
ている。トランジスタ４２６は、供給ライン９０へ結合
されたソース端子４３８を有すると共に、トランジスタ
４３４のドレイン端子４５０と、コンデンサＣ５の端子
４５４と、シュミット回路４６２の入力端子４５８との
間のノード４４６へ結合されたドレイン端子４４２を有
している。トランジスタ４３４は、トランジスタ２２０
のドレイン端子４７０へ結合されたソース端子４６６を
有している。トランジスタ２２０は、接地電圧へ結合さ
れると共にコンデンサＣ５の別の端子４７８へ結合され
たソース端子４７４を有している。
【００２１】シュミット回路２８９の出力端子２９６上
に低信号が表われる前に、トランジスタ４２６は導通状
態であり、且つコンデンサＣ５がその最大電圧へ充電さ
れる。出力端子２９６上の信号が低状態への遷移を行な
うと、トランジスタ４２６は導通状態をストップし且つ
トランジスタ４３４はコンデンサＣ５を放電するための
導通状態を開始する。前述した如く、トランジスタ２２
０は電流制限用トランジスタであり、トランジスタ２２
０を介して流れる電流の量は遅延制御ライン９４上の遅
延制御信号の大きさにより決定される。その結果、トラ
ンジスタ４３４を介しての電流の流れの割合も、遅延制
御ライン９４上の遅延制御信号の大きさに依存し、且つ
従ってコンデンサＣ５が放電する。コンデンサＣ５上の
電圧がシュミット回路４６２のスレッシュホールドレベ
ル以下に降下すると、高状態信号がシュミット回路４６
２の出力端子４８２上に表われる。この信号は、インバ
ータ４９０の出力端子４９４上に低信号を発生するため
に、インバータ４９０の入力端子４８６へ送給される。
出力端子４９４はライン１０６とインバータ５０６の入
力端子５０２との間のノード４９８へ結合されている。
インバータ５０６の出力端子５１０はライン１０２へ結
合されている。従って、ライン１０２及び１０６上の信
号は、それぞれ、トランジスタ１１０及び３０をスイッ
チさせるために使用される。
【００２２】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、遅延要素８２における二つの遅延セクショ
ン２００及び２０４が遅延を供給電圧とは独立的なもの
としているが、遅延要素８２は、単に一つの遅延セクシ
ョンのみで構成することも可能であり、且つ本発明は他
のタイプのサンプル・ホールド回路に適用することが可
能であることは勿論である。図５は、その様な回路８
０′を示した概略図であり、その場合、同一の構成要素
には図２における回路８０と同一の参照番号を付してあ
る。回路８０′は、三つの直列的に接続された差動比較
器５５０，５５４，５５８を有している。コンデンサＣ
１への通常の電圧入力（ＶIN+ ）に加えて、回路８０′
は相補的電圧入力（ＶIN- ）を有しており、それはフィ
ードバックトランジスタ３０′，６０′，６８′及びノ
ードＥ１′，Ｅ２′，Ｅ３′に結合されているダミー装
置１１０′，１２６′，１４２′に応答して容量Ｃ
１′，Ｃ２′，Ｃ３′により処理される。
【図面の簡単な説明】
【図１】 三つの直列接続された比較器からなる公知の
サンプル・ホールド回路を示した概略図。
【図２】 図１に示した回路内へのフィードバックスイ
ッチ電荷注入の影響を減少するための本発明に基づく装
置の一実施例を示した概略図。
【図３】 図２に示した遅延回路の本発明に基づく一実
施例を示した概略図。
【図４】 図３に示したシュミット回路の本発明に基づ
く一実施例を示した概略図。
【図５】 サンプル・ホールド回路が複数個の直列接続
された差動比較器から形成された場合のフィードバック
スイッチ電荷注入の影響を減少させる装置の別の実施例
を示した概略図。
【符号の説明】
８０ フィードバックスイッチ電荷注入の影響を減少さ
せる回路 ８２，８４，８６ 電流書込み可能遅延要素 ９０ 供給ライン ９２ ＥＥ書込み可能電流源 ９４ 遅延制御ライン ９８ フィードバックスイッチ制御ライン

Claims (35)

    【特許請求の範囲】
  1. 【請求項１】 第一及び第二の直列的に結合されたサン
    プルデータ比較器を有する装置において、前記第一サン
    プルデータ比較器がスイッチング信号により活性化され
    る第一フィードバックスイッチを有しており、且つ前記
    第二サンプルデータ比較器が前記スイッチング信号によ
    り活性化される第二フィードバックスイッチを有してお
    り、前記第一及び第二フィードバックスイッチからの電
    荷注入の影響を減少させる装置が設けられており、前記
    第二フィードバックスイッチに結合されており前記スイ
    ッチング信号のスタートを前記第二フィードバックスイ
    ッチへ遅延させる遅延手段が設けられており、前記第二
    遅延手段へ結合されており前記第一及び第二遅延手段の
    量を選択する遅延選択手段が設けられており、前記遅延
    手段が前記遅延選択手段により選択されたスイッチング
    信号のスタートに対する遅延の量だけ遅延させることを
    特徴とする装置。
  2. 【請求項２】 請求項１において、前記遅延手段が、前
    記スイッチング信号に応答して電圧をランプさせる電圧
    ランプ手段と、前記電圧ランプ手段へ結合されており前
    記ランプされる電圧をスレッシュホールド値と比較する
    比較手段と、前記比較手段へ結合されており前記ランプ
    される電圧が前記スレッシュホールド値を通過する場合
    に前記スイッチング信号を前記第二フィードバックスイ
    ッチへ通信する遅延信号発生手段とを有することを特徴
    とする装置。
  3. 【請求項３】 請求項２において、前記遅延選択手段
    が、前記電圧ランプ手段へ結合されており前記電圧のラ
    ンプ動作の割合を調節するランプ割合調節手段を有する
    ことを特徴とする装置。
  4. 【請求項４】 請求項３において、前記電圧ランプ手段
    が容量を有することを特徴とする装置。
  5. 【請求項５】 請求項４において、前記電圧ランプ手段
    が、更に、前記容量へ結合されており前記スイッチング
    信号に応答して前記容量との電流の通信を選択的に可能
    とさせる電流スイッチを有することを特徴とする装置。
  6. 【請求項６】 請求項５において、前記ランプ割合調節
    手段が、前記電流スイッチへ結合されており前記電流ス
    イッチを介して流れる電流の割合を調節する電流割合調
    節手段を有することを特徴とする装置。
  7. 【請求項７】 請求項６において、前記電流スイッチ
    が、前記スイッチング信号に応答して電流を流す第一ト
    ランジスタを有することを特徴とする装置。
  8. 【請求項８】 請求項７において、前記電流割合調節手
    段が、前記第一トランジスタと直列結合された第二トラ
    ンジスタを有しており、前記第二トランジスタは印加さ
    れた遅延信号の大きさに対応した量の電流を前記第一ト
    ランジスタを介して流すことを可能とする制御端子を有
    することを特徴とする装置。
  9. 【請求項９】 請求項８において、更に、前記第二トラ
    ンジスタへ結合されており前記遅延信号を前記第二トラ
    ンジスタへ供給するＥＥ書込み可能電流源を有すること
    を特徴とする装置。
  10. 【請求項１０】 請求項１において、前記遅延手段が、
    前記スイッチング信号に応答して第一方向において第一
    電圧をランプさせる第一電圧ランプ手段と、前記第一電
    圧ランプ手段へ結合されており第一スレッシュホールド
    値に対して前記ランプされる第一電圧を比較する第一比
    較手段と、前記第一比較手段へ結合されており前記ラン
    プされる第一電圧が前記第一スレッシュホールド値を通
    過する場合に第一の遅延スイッチング信号を供給する第
    一遅延信号発生手段と、前記第一遅延スイッチング信号
    に応答して前記第一方向と反対の第二方向に第二電圧を
    ランプさせる第二電圧ランプ手段と、前記第二電圧ラン
    プ手段へ結合されており前記ランプされる第二電圧を第
    二スレッシュホールド値と比較する第二比較手段と、前
    記第二比較手段へ結合されており前記ランプされる第二
    電圧が第二スレッシュホールド値を通過する場合に前記
    第二フィードバックスイッチに対するスイッチ信号とし
    て第二遅延スイッチング信号を供給する第二遅延信号発
    生手段とを有することを特徴とする装置。
  11. 【請求項１１】 請求項１０において、前記遅延選択手
    段が、前記第一電圧ランプ手段へ結合されており前記第
    一電圧のランプ動作の割合を調節するランプ割合調節手
    段を有することを特徴とする装置。
  12. 【請求項１２】 請求項１０において、前記遅延選択手
    段が、前記第二電圧ランプ手段へ結合されており前記第
    二電圧のランプ動作の割合を調節するランプ割合調節手
    段を有することを特徴とする装置。
  13. 【請求項１３】 請求項１０において、前記遅延選択手
    段が、前記第一電圧ランプ手段へ結合されており前記第
    一電圧のランプ動作の割合を調節する第一ランプ割合調
    節手段と、前記第二電圧ランプ手段へ結合されており前
    記第二電圧のランプ動作の割合を調節する第二ランプ割
    合調節手段とを有することを特徴とする装置。
  14. 【請求項１４】 請求項１３において、前記第一電圧ラ
    ンプ手段が第一容量を有しており、前記第二電圧ランプ
    手段が第二容量を有することを特徴とする装置。
  15. 【請求項１５】 請求項１４において、前記第一電圧ラ
    ンプ手段が、更に、前記第一容量へ結合されており前記
    第一信号に応答して前記第一容量との電流の通信を選択
    的に許容する第一電流スイッチを有しており、且つ前記
    第二電圧ランプ手段が、更に、前記第二容量へ結合され
    ており前記第一遅延スイッチング信号に応答して前記第
    二容量との電流の通信を選択的に許容する第二電流スイ
    ッチを有することを特徴とする装置。
  16. 【請求項１６】 請求項１５において、前記第一ランプ
    割合調節手段が、前記第一電流スイッチへ結合されてお
    り前記第一電流スイッチを介して流れる電流の割合を調
    節する第一電流割合調節手段を有しており、且つ前記第
    二ランプ割合調節手段が、前記第二電流スイッチへ結合
    されており前記第二電流スイッチを介して流れる電流の
    割合を調節する第二電流割合調節手段を有することを特
    徴とする装置。
  17. 【請求項１７】 請求項１６において、前記第一電流ス
    イッチが、前記スイッチング信号に応答して電流を流す
    第一トランジスタを有しており、且つ前記第二電流スイ
    ッチが前記第一遅延スイッチング信号に応答して電流を
    流す第二トランジスタを有していることを特徴とする装
    置。
  18. 【請求項１８】 請求項１７において、前記第一電流割
    合調節手段が前記第一トランジスタと直列結合されてい
    る第三トランジスタを有しており、前記第三トランジス
    タが印加される第一遅延信号の大きさに対応する量の電
    流を前記第一トランジスタを介して流すことを可能とす
    る制御端子を有しており、且つ前記第二電流割合調節手
    段が前記第二トランジスタと直列結合されている第四ト
    ランジスタを有しており、前記第四トランジスタが、印
    加される第二遅延信号の大きさに対応する量の電流を前
    記第二トランジスタを介して流すことを可能とする制御
    端子を有していることを特徴とする装置。
  19. 【請求項１９】 請求項１８において、前記第一遅延信
    号の大きさが前記第二遅延信号の大きさと同一であるこ
    とを特徴とする装置。
  20. 【請求項２０】 請求項１９において、更に、前記第三
    及び第四トランジスタへ結合されており前記第三及び第
    四トランジスタへ第一及び第二遅延信号を供給するＥＥ
    書込み可能電流源が設けられていることを特徴とする装
    置。
  21. 【請求項２１】 第一及び第二の直列的に結合されたサ
    ンプルデータ比較器を有しており、前記第一サンプルデ
    ータ比較器がスイッチング信号により活性化される第一
    フィードバックスイッチを有すると共に、前記第二サン
    プルデータ比較器が前記スイッチング信号により活性化
    される第二フィードバックスイッチを有しており第一及
    び第二フィードバックスイッチからの電荷注入の影響を
    減少させる方法において、前記スイッチング信号に応答
    して電圧をランプ動作させ、前記ランプ動作される電圧
    をスレッシュホールド値と比較し、前記ランプ動作され
    る電圧が前記スレッシュホールド値を通過する場合に前
    記スイッチング信号を前記第二フィードバックスイッチ
    へ送給する、上記各ステップを有することを特徴とする
    方法。
  22. 【請求項２２】 請求項２１において、更に、前記電圧
    のランプ動作の割合を調節するステップを有することを
    特徴とする方法。
  23. 【請求項２３】 請求項２２において、前記電圧ランプ
    動作ステップが、前記スイッチング信号に応答して電流
    スイッチを介して電流の容量との送給を選択的に可能と
    するステップを有することを特徴とする方法。
  24. 【請求項２４】 請求項２３において、前記ランプ割合
    調節ステップが、前記電流スイッチを介して流れる電流
    の割合を調節するステップを有することを特徴とする方
    法。
  25. 【請求項２５】 請求項２４において、前記電流割合調
    節ステップが、遅延信号の量に対応した量の電流を前記
    電流スイッチを介して流れることを許容するステップを
    有することを特徴とする方法。
  26. 【請求項２６】 請求項２５において、更に、前記遅延
    信号をＥＥ書込み可能電流源へ供給するステップを有す
    ることを特徴とする方法。
  27. 【請求項２７】 第一及び第二の直列的に結合されたサ
    ンプルデータ比較器を有しており、前記第一サンプルデ
    ータ比較器がスイッチング信号により活性化される第一
    フィードバックスイッチを有すると共に、前記第二サン
    プルデータ比較器が前記スイッチング信号により活性化
    される第二フィードバックスイッチを有しており、前記
    第一及び第二フィードバックスイッチからの電荷注入の
    影響を減少する方法において、前記スイッチング信号に
    応答して第一方向において第一電圧をランプ動作させ、
    前記ランプ動作される第一電圧を第一スレッシュホール
    ド値と比較し、前記ランプ動作される第一電圧が前記第
    一スレッシュホールド値を通過する場合に第一遅延スイ
    ッチング信号を供給し、前記第一遅延スイッチング信号
    に応答して前記第一方向と反対の第二方向において第二
    電圧をランプ動作させ、前記ランプ動作される第二電圧
    を第二スレッシュホールド値と比較し、前記ランプ動作
    される第二電圧が前記第二スレッシュホールド値を通過
    する場合に前記第二フィードバックスイッチに対するス
    イッチング信号として第二遅延スイッチング信号を供給
    する、上記各ステップを有することを特徴とする方法。
  28. 【請求項２８】 請求項２７において、更に、前記第一
    電圧のランプ動作の割合を調節するステップを有するこ
    とを特徴とする方法。
  29. 【請求項２９】 請求項２７において、更に、前記第二
    電圧のランプ動作の割合を調節するステップを有するこ
    とを特徴とする方法。
  30. 【請求項３０】 請求項２７において、更に、前記第一
    電圧のランプ動作の割合を調節し、前記第二電圧のラン
    プ動作の割合を調節する、上記各ステップを有すること
    を特徴とする方法。
  31. 【請求項３１】 請求項３０において、前記第一電圧ラ
    ンプ動作ステップが、前記スイッチング信号に応答して
    第一電流スイッチを介しての電流と第一容量との通信を
    選択的に可能とするステップを有しており、且つ前記第
    二電圧ランプ動作ステップが、前記第一遅延スイッチン
    グ信号に応答して第二電流スイッチを介しての電流と第
    二容量との間の通信を選択的に可能とするステップを有
    することを特徴とする方法。
  32. 【請求項３２】 請求項３１において、前記第一ランプ
    割合調節ステップが、前記第一電流スイッチを介して流
    れる電流の割合を調節するステップを有しており、且つ
    前記第二ランプ割合調節ステップが、前記第二電流スイ
    ッチを介して流れる電流の割合を調節するステップを有
    することを特徴とする方法。
  33. 【請求項３３】 請求項３２において、前記第一電流割
    合調節ステップが、第一遅延信号の大きさに対応する量
    の電流を前記第一電流スイッチを介して流れることを許
    容するステップを有しており、且つ前記第二電流割合調
    節ステップが、第二遅延信号の大きさに対応する量の電
    流が前記第二電流スイッチを介して流れることを許容す
    るステップを有することを特徴とする方法。
  34. 【請求項３４】 請求項３２において、更に、前記第一
    及び第二遅延信号をＥＥ書込み可能電流源へ供給するス
    テップを有することを特徴とする方法。
  35. 【請求項３５】 請求項３２において、前記第一遅延信
    号の大きさが前記第二遅延信号の大きさと同一であるこ
    とを特徴とする方法。
JP4123960A 1991-05-17 1992-05-15 複数個の直列接続されたサンプルデータ比較器内へのサンプルスイッチ電荷注入の影響を減少させる方法及び装置 Pending JPH05198196A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/703,030 US5180930A (en) 1991-05-17 1991-05-17 Method and apparatus for reducing the effects of feedback switch charge injection into a plurality of serially connected sample data comparators
US703030 1991-05-17

Publications (1)

Publication Number Publication Date
JPH05198196A true JPH05198196A (ja) 1993-08-06

Family

ID=24823674

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4123960A Pending JPH05198196A (ja) 1991-05-17 1992-05-15 複数個の直列接続されたサンプルデータ比較器内へのサンプルスイッチ電荷注入の影響を減少させる方法及び装置

Country Status (3)

Country Link
US (1) US5180930A (ja)
JP (1) JPH05198196A (ja)
KR (1) KR100217354B1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5313109A (en) * 1992-04-28 1994-05-17 Astec International, Ltd. Circuit for the fast turn off of a field effect transistor
JP2944302B2 (ja) * 1992-05-27 1999-09-06 株式会社沖エル・エス・アイ・テクノロジ関西 サンプリング回路
US5510735A (en) * 1994-12-29 1996-04-23 Motorola, Inc. Comparator circuit for generating a control signal corresponding to a difference voltage between a battery voltage and a power supply voltage
US5994937A (en) * 1996-11-06 1999-11-30 International Business Machines Corporation Temperature and power supply adjusted address transition detector
US5923206A (en) * 1997-03-27 1999-07-13 Exar Corporation Charge injection cancellation technique
US6075400A (en) * 1998-08-13 2000-06-13 Pericom Semiconductor Corp. Cancellation of injected charge in a bus switch

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4028558A (en) * 1976-06-21 1977-06-07 International Business Machines Corporation High accuracy MOS comparator
US4075509A (en) * 1976-10-12 1978-02-21 National Semiconductor Corporation Cmos comparator circuit and method of manufacture
US4523107A (en) * 1982-04-23 1985-06-11 Motorola, Inc. Switched capacitor comparator
DE3723919A1 (de) * 1987-07-18 1989-01-26 Philips Patentverwaltung Vergleichsschaltung

Also Published As

Publication number Publication date
US5180930A (en) 1993-01-19
KR920022659A (ko) 1992-12-19
KR100217354B1 (ko) 1999-09-01

Similar Documents

Publication Publication Date Title
US5939938A (en) Amplifier circuit with reduced DC power related turn-on and turn-off transients
US5847586A (en) Enhanced power-on-reset/low voltage detection circuit
US6844762B2 (en) Capacitive charge pump
JPH06196944A (ja) 電圧調整器
US5363062A (en) Audio amplifier on-off control circuit
US5959502A (en) Analog phase-locked loop including voltage regulator
JP3756961B2 (ja) 半導体メモリ装置のチップ初期化信号発生回路
JPH08330936A (ja) 電源抵抗プログラミング方法
US6037811A (en) Current-controlled output buffer
JP3068482B2 (ja) 定電圧回路
US11984849B2 (en) Switchover schemes for transition of oscillator from internal-resistor to external-resistor mode
KR0132781B1 (ko) 최소한 하나의 푸쉬-풀 단을 갖는 집적회로
JPH0799430A (ja) モノリシック集積パッド駆動装置の出力電流設定方法
US8922176B2 (en) Programmable slew rate power switch
KR960701506A (ko) 클릭/팝에 구속받지 않는 바이어스 회로(click/pop free bias circuit)
US20050083090A1 (en) Differential charge pump
US7053704B2 (en) Audio amplifier circuit with suppression of unwanted noise when starting from an off or standby state
TWI269528B (en) Pulse width modulated charge pump
JPH0738401A (ja) ノイズ低減出力段を備えた集積回路
US7034605B2 (en) Internal step-down power supply circuit
JPH05198196A (ja) 複数個の直列接続されたサンプルデータ比較器内へのサンプルスイッチ電荷注入の影響を減少させる方法及び装置
JPH10271680A (ja) 電源回路
US7453313B2 (en) Charge pumping circuit
US10139850B2 (en) Analog boost circuit for fast recovery of mirrored current
US5949289A (en) Voltage regulator circuit and phase-locked loop using same