JPH05197652A - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
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- JPH05197652A JPH05197652A JP4008364A JP836492A JPH05197652A JP H05197652 A JPH05197652 A JP H05197652A JP 4008364 A JP4008364 A JP 4008364A JP 836492 A JP836492 A JP 836492A JP H05197652 A JPH05197652 A JP H05197652A
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- processor
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Abstract
(57)【要約】
【目的】処理装置間通信制御の効率を向上させて、大容
量の処理装置間通信に対して充分な制御を行うことがで
きるマルチプロセッサシステムを提供する。 【構成】通信を制御する複数のプロセッサと、プロセッ
サを接続する伝送路と、複数のプロセッサのそれぞれに
対応して、端末や他の中継装置に接続してデータの送受
信をする処理装置と、各プロセッサおよび処理装置のそ
れぞれに対応してデータを記憶する複数のバッファとを
有するマルチプロセッサシステムにおいて、各プロセッ
サから読み出しと書き込みとが可能な共通メモリ部を有
し、上記共通メモリ部は、複数の各バッファに対応して
それぞれのバッファが空きか空きでないかを示す空きバ
ッファ情報領域を有し、上記プロセッサは、該プロセッ
サに対応して設けられているバッファの上記空きバッフ
ァ情報領域に各バッファが空きか空きでないかを登録
し、送信時に、空きバッファ情報領域を参照することに
より、送信先のバッファを確保する手段を有する。
量の処理装置間通信に対して充分な制御を行うことがで
きるマルチプロセッサシステムを提供する。 【構成】通信を制御する複数のプロセッサと、プロセッ
サを接続する伝送路と、複数のプロセッサのそれぞれに
対応して、端末や他の中継装置に接続してデータの送受
信をする処理装置と、各プロセッサおよび処理装置のそ
れぞれに対応してデータを記憶する複数のバッファとを
有するマルチプロセッサシステムにおいて、各プロセッ
サから読み出しと書き込みとが可能な共通メモリ部を有
し、上記共通メモリ部は、複数の各バッファに対応して
それぞれのバッファが空きか空きでないかを示す空きバ
ッファ情報領域を有し、上記プロセッサは、該プロセッ
サに対応して設けられているバッファの上記空きバッフ
ァ情報領域に各バッファが空きか空きでないかを登録
し、送信時に、空きバッファ情報領域を参照することに
より、送信先のバッファを確保する手段を有する。
Description
【0001】
【産業上の利用分野】本発明は、複数の処理装置間で通
信を制御する制御部およびその構成を用いての処理装置
間通信制御システムに関する。
信を制御する制御部およびその構成を用いての処理装置
間通信制御システムに関する。
【0002】
【従来の技術】従来は、特開昭57−6933号公報に
記載のように、処理装置間通信で異常状態が発生した場
合の通信制御装置の処理方法についての発明がある。上
記従来技術は、通信制御装置に接続するプロセッサ毎に
処理装置状態レジスタを設置して、該処理装置状態レジ
スタに通信制御装置とプロセッサとの間で異常が発生し
たか否かを記憶させて、データ転送指令が発生したとき
に、レジスタの値により起動処理するかデータ転送処理
の実行をするかを制御している。この従来技術は、処理
装置間通信の正常状態での制御効率の点については配慮
されていない。
記載のように、処理装置間通信で異常状態が発生した場
合の通信制御装置の処理方法についての発明がある。上
記従来技術は、通信制御装置に接続するプロセッサ毎に
処理装置状態レジスタを設置して、該処理装置状態レジ
スタに通信制御装置とプロセッサとの間で異常が発生し
たか否かを記憶させて、データ転送指令が発生したとき
に、レジスタの値により起動処理するかデータ転送処理
の実行をするかを制御している。この従来技術は、処理
装置間通信の正常状態での制御効率の点については配慮
されていない。
【0003】また、従来は、複数の処理装置間で通信す
る場合に、送信元の処理装置が、他の複数ある処理装置
に対して受信が可能か否かを問い合わせて、受信が可能
な処理装置に対して送信を行っている。
る場合に、送信元の処理装置が、他の複数ある処理装置
に対して受信が可能か否かを問い合わせて、受信が可能
な処理装置に対して送信を行っている。
【0004】
【発明が解決しようとする課題】上記従来技術は、送信
元の処理装置が、他の複数ある処理装置に対して受信が
可能か否かを問い合わせているため、処理装置の台数が
増大した場合や、処理装置に接続する端末が増大して処
理装置が大容量化した場合に、問い合わせが煩雑にな
り、処理能力が低下するという問題がある。
元の処理装置が、他の複数ある処理装置に対して受信が
可能か否かを問い合わせているため、処理装置の台数が
増大した場合や、処理装置に接続する端末が増大して処
理装置が大容量化した場合に、問い合わせが煩雑にな
り、処理能力が低下するという問題がある。
【0005】本発明は、処理装置間通信制御の効率を向
上させて、大容量の処理装置間通信に対して充分な制御
を行うことができるマルチプロセッサシステムを提供す
ることを目的とする。
上させて、大容量の処理装置間通信に対して充分な制御
を行うことができるマルチプロセッサシステムを提供す
ることを目的とする。
【0006】
【課題を解決するための手段】上記目的を達成するため
に、通信を制御する複数のプロセッサと、プロセッサを
接続する伝送路と、複数のプロセッサのそれぞれに対応
して、端末や他の中継装置に接続してデータの送受信を
する処理装置と、各プロセッサおよび処理装置のそれぞ
れに対応してデータを記憶する複数のバッファとを有す
るマルチプロセッサシステムにおいて、各プロセッサか
ら読み出しと書き込みとが可能な共通メモリ部を有し、
上記共通メモリ部は、複数の各バッファに対応してそれ
ぞれのバッファが空きか空きでないかを示す空きバッフ
ァ情報領域を有し、上記プロセッサは、該プロセッサに
対応して設けられているバッファの上記空きバッファ情
報領域に各バッファが空きか空きでないかを登録し、送
信時に、空きバッファ情報領域を参照することにより、
送信先のバッファを確保する手段を有する。
に、通信を制御する複数のプロセッサと、プロセッサを
接続する伝送路と、複数のプロセッサのそれぞれに対応
して、端末や他の中継装置に接続してデータの送受信を
する処理装置と、各プロセッサおよび処理装置のそれぞ
れに対応してデータを記憶する複数のバッファとを有す
るマルチプロセッサシステムにおいて、各プロセッサか
ら読み出しと書き込みとが可能な共通メモリ部を有し、
上記共通メモリ部は、複数の各バッファに対応してそれ
ぞれのバッファが空きか空きでないかを示す空きバッフ
ァ情報領域を有し、上記プロセッサは、該プロセッサに
対応して設けられているバッファの上記空きバッファ情
報領域に各バッファが空きか空きでないかを登録し、送
信時に、空きバッファ情報領域を参照することにより、
送信先のバッファを確保する手段を有する。
【0007】上記共通メモリ部は、処理装置が他の処理
装置からのデータを受信することが可能であるかないか
を各処理装置ごとに示す受信可処理装置登録領域を有
し、プロセッサは、上記受信可処理装置登録領域に他の
処理装置からのデータを受信することが可能であるかな
いかを登録し、送信時に、受信可処理装置登録領域を参
照することにより、送信先処理装置を選択する手段を有
することができる。
装置からのデータを受信することが可能であるかないか
を各処理装置ごとに示す受信可処理装置登録領域を有
し、プロセッサは、上記受信可処理装置登録領域に他の
処理装置からのデータを受信することが可能であるかな
いかを登録し、送信時に、受信可処理装置登録領域を参
照することにより、送信先処理装置を選択する手段を有
することができる。
【0008】また、上記共通メモリ部は、受信可処理装
置登録領域を複製するための受信可処理装置登録領域を
さらに有し、1の受信可処理装置登録領域は、受信側の
プロセッサの登録用にし、他の複製用の受信可処理装置
登録領域は、送信時に、送信側のプロセッサの書きかえ
用にして、プロセッサは、送信時に、複製用の受信可処
理装置登録領域を参照し、送信先処理装置を選択して、
該複製用の受信可処理装置登録領域を受信不可に書き替
える手段を有することができる。上記プロセッサは、送
信時に、複製用の受信可処理装置登録領域を参照し、該
複製用の受信可処理装置登録領域がすべて受信不可の場
合には、受信側のプロセッサの登録用の受信可処理装置
登録領域の内容を複写するように指示する手段を有して
いる。
置登録領域を複製するための受信可処理装置登録領域を
さらに有し、1の受信可処理装置登録領域は、受信側の
プロセッサの登録用にし、他の複製用の受信可処理装置
登録領域は、送信時に、送信側のプロセッサの書きかえ
用にして、プロセッサは、送信時に、複製用の受信可処
理装置登録領域を参照し、送信先処理装置を選択して、
該複製用の受信可処理装置登録領域を受信不可に書き替
える手段を有することができる。上記プロセッサは、送
信時に、複製用の受信可処理装置登録領域を参照し、該
複製用の受信可処理装置登録領域がすべて受信不可の場
合には、受信側のプロセッサの登録用の受信可処理装置
登録領域の内容を複写するように指示する手段を有して
いる。
【0009】
【作用】各プロセッサは、共通メモリ部の受信可処理装
置登録領域に他の処理装置からのデータを受信すること
が可能であるかないかを登録し、また、共通メモリ部の
空きバッファ情報領域に自装置の各バッファが空きか空
きでないかを該当する場所に登録しておく。
置登録領域に他の処理装置からのデータを受信すること
が可能であるかないかを登録し、また、共通メモリ部の
空きバッファ情報領域に自装置の各バッファが空きか空
きでないかを該当する場所に登録しておく。
【0010】送信時には、各プロセッサは、複製用の受
信可処理装置登録領域を参照することにより、送信先処
理装置を選択して、空きバッファ情報領域を参照するこ
とにより、送信先のバッファを確保し、該複製用の受信
可処理装置登録領域を受信不可に書き替えることができ
る。
信可処理装置登録領域を参照することにより、送信先処
理装置を選択して、空きバッファ情報領域を参照するこ
とにより、送信先のバッファを確保し、該複製用の受信
可処理装置登録領域を受信不可に書き替えることができ
る。
【0011】さらに、プロセッサは、複製用の受信可処
理装置登録領域を参照したときに、複製用の受信可処理
装置登録領域がすべて受信不可の場合には、受信側のプ
ロセッサの登録用の受信可処理装置登録領域の内容を複
写するように指示する。
理装置登録領域を参照したときに、複製用の受信可処理
装置登録領域がすべて受信不可の場合には、受信側のプ
ロセッサの登録用の受信可処理装置登録領域の内容を複
写するように指示する。
【0012】
【実施例】以下、本発明の一実施例を図を用いて説明す
る。
る。
【0013】図1は、本発明の構成の一例を示すもので
あり、1aは処理装置間通信制御部(以後、単に制御部と
呼ぶ)を示している。本実施例に示すマルチプロセッサ
システムは、例えばデジタル交換機の中央処理系に用い
ることができる。制御部1a内において、共通メモリ1b
(CM)と複数のマイクロプロセッサ(PC1d、1e、1
f、1g)とが、共通バス1cにより接続されている。共通メ
モリCM1bは、各マイクロプロセッサから読み出しと書
き込みをすることができる。共通メモリCM1bには、共
通リソ−スとして用いる受信可処理装置登録レジスタR
EWおよび空バッファ情報レジスタBRFを有すること
ができる。また、共通メモリCM1bがRAMなどの場合
には、受信可処理装置登録領域および空バッファ情報領
域を設けてもよい。各レジスタについては後述する。各
マイクロプロセッサには、対応する処理装置(SP1h、
1i、1j、1k)がそれぞれ1または2以上ずつ接続されて
いる。すなわち、各処理装置に接続されているそれぞれ
のマイクロプロセッサがバス上の通信の制御をする。ま
た、各マイクロプロセッサには、データ転送をするのに
一時的にデータを蓄えておくバッファと、送信用のレジ
スタ、受信用のレジスタおよび転送終了表示レジスタと
を有することができ、各マイクロプロセッサは共通バス
を介しての通信を制御する。また、バッファは、各マイ
クロプロセッサの内部でなく、各マイクロプロセッサの
外部もしくは処理装置の内部に有してもよい。バッファ
は、処理装置から送受信のデータを読み書きすることが
でき、複数の領域を持っている。マイクロプロセッサ
は、バッファに対してバスへの送出や受信を指示するこ
とができる。共通バス1cには、バスの制御をするバスア
ビタが接続されている。各マイクロプロセッサは、バス
上にデータを送信する際は、バス上の通信制御をするバ
スアビタからの許可を得てから送信を始める。共通メモ
リCM1bは、バスアビタに有してもよい。また、各処理
装置には、電話、FAX、データ端末などの端末や、他
の中継装置、交換機などが回線を介して接続されてい
て、処理装置は回線制御を行う。この構成において、各
処理装置は、対応するマイクロプロセッサの制御・処理
により相互に通信を行うことができ、対応するマイクロ
プロセッサ内のレジスタを参照したり書き替えることが
できる。
あり、1aは処理装置間通信制御部(以後、単に制御部と
呼ぶ)を示している。本実施例に示すマルチプロセッサ
システムは、例えばデジタル交換機の中央処理系に用い
ることができる。制御部1a内において、共通メモリ1b
(CM)と複数のマイクロプロセッサ(PC1d、1e、1
f、1g)とが、共通バス1cにより接続されている。共通メ
モリCM1bは、各マイクロプロセッサから読み出しと書
き込みをすることができる。共通メモリCM1bには、共
通リソ−スとして用いる受信可処理装置登録レジスタR
EWおよび空バッファ情報レジスタBRFを有すること
ができる。また、共通メモリCM1bがRAMなどの場合
には、受信可処理装置登録領域および空バッファ情報領
域を設けてもよい。各レジスタについては後述する。各
マイクロプロセッサには、対応する処理装置(SP1h、
1i、1j、1k)がそれぞれ1または2以上ずつ接続されて
いる。すなわち、各処理装置に接続されているそれぞれ
のマイクロプロセッサがバス上の通信の制御をする。ま
た、各マイクロプロセッサには、データ転送をするのに
一時的にデータを蓄えておくバッファと、送信用のレジ
スタ、受信用のレジスタおよび転送終了表示レジスタと
を有することができ、各マイクロプロセッサは共通バス
を介しての通信を制御する。また、バッファは、各マイ
クロプロセッサの内部でなく、各マイクロプロセッサの
外部もしくは処理装置の内部に有してもよい。バッファ
は、処理装置から送受信のデータを読み書きすることが
でき、複数の領域を持っている。マイクロプロセッサ
は、バッファに対してバスへの送出や受信を指示するこ
とができる。共通バス1cには、バスの制御をするバスア
ビタが接続されている。各マイクロプロセッサは、バス
上にデータを送信する際は、バス上の通信制御をするバ
スアビタからの許可を得てから送信を始める。共通メモ
リCM1bは、バスアビタに有してもよい。また、各処理
装置には、電話、FAX、データ端末などの端末や、他
の中継装置、交換機などが回線を介して接続されてい
て、処理装置は回線制御を行う。この構成において、各
処理装置は、対応するマイクロプロセッサの制御・処理
により相互に通信を行うことができ、対応するマイクロ
プロセッサ内のレジスタを参照したり書き替えることが
できる。
【0014】図2は、図1に示した構成の制御部におけ
る通信制御の手順を示したものである。図1に示した処
理装置1iが送信を行い、処理装置1kが受信を行う場合を
例にして、それぞれの処理装置に対応する制御部内のマ
イクロプロセッサの通信制御の手順を図2を用いてを説
明する。また、送信および受信における処理装置内の各
レジスタの構成と、共通メモリCM内のレジスタの構成
とを図3〜図6を用いて説明する。
る通信制御の手順を示したものである。図1に示した処
理装置1iが送信を行い、処理装置1kが受信を行う場合を
例にして、それぞれの処理装置に対応する制御部内のマ
イクロプロセッサの通信制御の手順を図2を用いてを説
明する。また、送信および受信における処理装置内の各
レジスタの構成と、共通メモリCM内のレジスタの構成
とを図3〜図6を用いて説明する。
【0015】図2において、最も左側の部分が送信処理
装置1iに対応するマイクロプロセッサ1e(以後送信マイ
クロプロセッサと呼ぶ)の処理動作を示し、真中の部分
が共通メモリCM上のレジスタを示し、最も右側の部分
が受信処理装置1kに対応するマイクロプロセッサ1g(以
後受信マイクロプロセッサと呼ぶ)の処理動作を示して
いる。
装置1iに対応するマイクロプロセッサ1e(以後送信マイ
クロプロセッサと呼ぶ)の処理動作を示し、真中の部分
が共通メモリCM上のレジスタを示し、最も右側の部分
が受信処理装置1kに対応するマイクロプロセッサ1g(以
後受信マイクロプロセッサと呼ぶ)の処理動作を示して
いる。
【0016】マイクロプロセッサ内には、受信用のレジ
スタとバッファとを有している。この構成を図3
(b)、図3(c)および図4(a)に示す。
スタとバッファとを有している。この構成を図3
(b)、図3(c)および図4(a)に示す。
【0017】図3(b)は受信制御語RCWの構成例を
示している。図3(b)において、マイクロプロセッサ
内にあるメモリの特定エリアに受信バッファ対応に1ワ
ードの受信制御語(RCW)を設け、処理装置は受信制
御語RCW内の受信元メモリ先頭アドレスRMAに、受
信バッファの先頭アドレスを設定する。受信元メモリ先
頭アドレスRMAには、受信バッファの各エリアの先頭
アドレスをあらかじめ設定しておく。RFLGは、受信
元メモリ先頭アドレスRMAで指定された受信バッファ
エリアの空き状態(バッファ空き=0)か、塞がり状態
(バッファ塞がり=1)かを表示し、バッファ空き状態
の場合には、マイクロプロセッサが0に設定し、データ
転送を受けると1に書き換える。
示している。図3(b)において、マイクロプロセッサ
内にあるメモリの特定エリアに受信バッファ対応に1ワ
ードの受信制御語(RCW)を設け、処理装置は受信制
御語RCW内の受信元メモリ先頭アドレスRMAに、受
信バッファの先頭アドレスを設定する。受信元メモリ先
頭アドレスRMAには、受信バッファの各エリアの先頭
アドレスをあらかじめ設定しておく。RFLGは、受信
元メモリ先頭アドレスRMAで指定された受信バッファ
エリアの空き状態(バッファ空き=0)か、塞がり状態
(バッファ塞がり=1)かを表示し、バッファ空き状態
の場合には、マイクロプロセッサが0に設定し、データ
転送を受けると1に書き換える。
【0018】図3(c)に受信バッファの構成例を示
す。マイクロプロセッサは、データ受信時に受信制御情
報として、送信元プロセッササブシステム番号SPN、
送信先プロセッササブシステム番号DPNおよび転送語
数WCを受信バッファの先頭に書き込んだ後、受信制御
語RCWのRFLGを1に書き換える。処理装置はこの
受信制御語RCWを参照してデータの着信を検知する。
す。マイクロプロセッサは、データ受信時に受信制御情
報として、送信元プロセッササブシステム番号SPN、
送信先プロセッササブシステム番号DPNおよび転送語
数WCを受信バッファの先頭に書き込んだ後、受信制御
語RCWのRFLGを1に書き換える。処理装置はこの
受信制御語RCWを参照してデータの着信を検知する。
【0019】図4(a)に転送終了表示レジスタTEF
の構成を示す。図4(a)において、転送終了表示レジ
スタTEFは、マイクロプロセッサ内の受信バッファの
エリアごとに1ビットを割り当てており、バッファエリ
アが受信処理可能(もしくは受信中)か、受信終了かの
状態を示すレジスタである。この場合の受信処理とは、
送信先マイクロプロセッサから転送データを受信マイク
ロプロセッサで受信した後で、そのデータを処理装置に
転送処理するか、もしくは、回線に送出する処理をい
う。また、受信バッファのエリアは図3(b)に示した
受信制御語RCWに対応している。デ−タ転送終了状態
になったときに、処理装置が対応するビットを0とし、
転送処理可能のときには、受信マイクロプロセッサが受
信補足処理において1をセットする。
の構成を示す。図4(a)において、転送終了表示レジ
スタTEFは、マイクロプロセッサ内の受信バッファの
エリアごとに1ビットを割り当てており、バッファエリ
アが受信処理可能(もしくは受信中)か、受信終了かの
状態を示すレジスタである。この場合の受信処理とは、
送信先マイクロプロセッサから転送データを受信マイク
ロプロセッサで受信した後で、そのデータを処理装置に
転送処理するか、もしくは、回線に送出する処理をい
う。また、受信バッファのエリアは図3(b)に示した
受信制御語RCWに対応している。デ−タ転送終了状態
になったときに、処理装置が対応するビットを0とし、
転送処理可能のときには、受信マイクロプロセッサが受
信補足処理において1をセットする。
【0020】また、共通メモリCM上のレジスタを図6
および図4(b)に示す。
および図4(b)に示す。
【0021】図6は共通メモリCM上の受信可処理装置
登録レジスタREWの構成を示している。共通メモリC
M上の受信可処理装置登録レジスタREWは、各マイク
ロプロセッサに対応しており、レジスタのビット位置に
よりどのマイクロプロセッサが対応するかをあらかじめ
すべてのマイクロプロセッサに設定しておく。受信可能
である場合は、受信可処理装置登録レジスタREWの自
装置に対応する位置に受信マイクロプロセッサがビット
を1にセットする。受信可能状態とは、マイクロプロセ
ッサおよび処理装置が立ち上がって、通信可能状態をい
う。図6において、受信可処理装置登録レジスタREW
1は受信マイクロプロセッサからの登録専用、受信可処
理装置登録レジスタREW2は、受信可処理装置登録レ
ジスタREW1を複製するたのもので、送信マイクロプ
ロセッサからのアクセス専用である。初期状態では、受
信可処理装置登録レジスタREW1および受信可処理装
置登録レジスタREW2は全ビット0とし、受信マイク
ロプロセッサからの登録により対応するビットを1とす
る。図6は、受信可処理装置登録レジスタREW1の右
から2ビットに対応する2台の受信処理装置が登録され
た例を示している。受信可処理装置登録レジスタREW
2の全ビットが0の時、送信マイクロプロセッサからの
アクセスにより受信可処理装置登録レジスタREW1の
内容は、送信処理によって受信可処理装置登録レジスタ
REW2にコピ−される。その後、送信処理は受信可処
理装置登録レジスタREW2を用いて1となっているビ
ットの検索を行い受信処理装置選択後、選択した受信処
理装置に対応するビットを0に更新する。2つの受信可
処理装置登録レジスタREWの使用方法については後述
する。
登録レジスタREWの構成を示している。共通メモリC
M上の受信可処理装置登録レジスタREWは、各マイク
ロプロセッサに対応しており、レジスタのビット位置に
よりどのマイクロプロセッサが対応するかをあらかじめ
すべてのマイクロプロセッサに設定しておく。受信可能
である場合は、受信可処理装置登録レジスタREWの自
装置に対応する位置に受信マイクロプロセッサがビット
を1にセットする。受信可能状態とは、マイクロプロセ
ッサおよび処理装置が立ち上がって、通信可能状態をい
う。図6において、受信可処理装置登録レジスタREW
1は受信マイクロプロセッサからの登録専用、受信可処
理装置登録レジスタREW2は、受信可処理装置登録レ
ジスタREW1を複製するたのもので、送信マイクロプ
ロセッサからのアクセス専用である。初期状態では、受
信可処理装置登録レジスタREW1および受信可処理装
置登録レジスタREW2は全ビット0とし、受信マイク
ロプロセッサからの登録により対応するビットを1とす
る。図6は、受信可処理装置登録レジスタREW1の右
から2ビットに対応する2台の受信処理装置が登録され
た例を示している。受信可処理装置登録レジスタREW
2の全ビットが0の時、送信マイクロプロセッサからの
アクセスにより受信可処理装置登録レジスタREW1の
内容は、送信処理によって受信可処理装置登録レジスタ
REW2にコピ−される。その後、送信処理は受信可処
理装置登録レジスタREW2を用いて1となっているビ
ットの検索を行い受信処理装置選択後、選択した受信処
理装置に対応するビットを0に更新する。2つの受信可
処理装置登録レジスタREWの使用方法については後述
する。
【0022】図4(b)に共通メモリCM上の空バッフ
ァ情報レジスタBRFの構成例を示す。空バッファ情報
レジスタBRFとは、受信処理装置のバッファ対応にバ
ッファの空か、塞がり状態かを示すレジスタで各受信処
理装置の受信処理により、バッファが空の時にはバッフ
ァに対応するビットに0をバッファが使用中にはバッフ
ァに対応するビットに1を書き込むものである。
ァ情報レジスタBRFの構成例を示す。空バッファ情報
レジスタBRFとは、受信処理装置のバッファ対応にバ
ッファの空か、塞がり状態かを示すレジスタで各受信処
理装置の受信処理により、バッファが空の時にはバッフ
ァに対応するビットに0をバッファが使用中にはバッフ
ァに対応するビットに1を書き込むものである。
【0023】まず、受信マイクロプロセッサの処理動作
について説明をする。
について説明をする。
【0024】図2において、受信マイクロプロセッサ
は、装置が立ち上がり、自装置が受信可能処理装置にな
った場合に、共通リソ−スとして用いるために共通メモ
リCM上の受信可処理装置登録レジスタREWに、受信
可能処理装置であることを登録する。つぎに、受信マイ
クロプロセッサは、空きバッファがあるかないかを検索
するための処理としてマイクロプロセッサ内の転送終了
表示レジスタTEFの確認を行う。受信マイクロプロセ
ッサは、転送終了表示レジスタTEFを検索し、転送処
理終了の0がセットされているビットに対応する受信バ
ッファエリアの先頭アドレスを示す受信制御語RCWを
読み出しておく。受信マイクロプロセッサは、転送終了
表示レジスタTEFの該ビットを1にして転送が可能で
あることを示しておく。さらに、共通メモリCM上の空
バッファ情報レジスタBRFの対応するビットに空バッ
ファであることを示す。
は、装置が立ち上がり、自装置が受信可能処理装置にな
った場合に、共通リソ−スとして用いるために共通メモ
リCM上の受信可処理装置登録レジスタREWに、受信
可能処理装置であることを登録する。つぎに、受信マイ
クロプロセッサは、空きバッファがあるかないかを検索
するための処理としてマイクロプロセッサ内の転送終了
表示レジスタTEFの確認を行う。受信マイクロプロセ
ッサは、転送終了表示レジスタTEFを検索し、転送処
理終了の0がセットされているビットに対応する受信バ
ッファエリアの先頭アドレスを示す受信制御語RCWを
読み出しておく。受信マイクロプロセッサは、転送終了
表示レジスタTEFの該ビットを1にして転送が可能で
あることを示しておく。さらに、共通メモリCM上の空
バッファ情報レジスタBRFの対応するビットに空バッ
ファであることを示す。
【0025】以上のように、各マイクロプロセッサは送
信処理からの受信起動がかかるまで、上記空きバッファ
補足処理を周期的に実行する。
信処理からの受信起動がかかるまで、上記空きバッファ
補足処理を周期的に実行する。
【0026】つぎに、送信マイクロプロセッサの処理動
作について説明を行う。
作について説明を行う。
【0027】マイクロプロセッサ内には、送信用のレジ
スタとバッファとを有している。このレジスタの構成を
図3(a)に示す。
スタとバッファとを有している。このレジスタの構成を
図3(a)に示す。
【0028】図3(a)は送信バッファにおける送信要
求表示語および送信要求制御語の構成例を示す。マイク
ロプロセッサ内のメモリ部の特定エリアに1ワードの送
信要求表示語(SRW)を設け、処理装置は、通信要求
が発生するとワード内ビット対応に送信要求の有無を設
定する。さらに、送信要求表示語(SRW)のビットに
対応して送信要求制御語(SCW)を設ける。ここに、
送信元プロセッササブシステム番号(処理装置SP
N)、送信元メモリ先頭アドレス(SMA)、送信先プ
ロセッササブシステム番号(DPN)および転送語数
(WC)を設け、送信がある場合に制御情報を処理装置
が書き込む。送信先プロセッササブシステム番号DPN
には、送信先の指定があるかないかを示すDFLGの部
分がある。指定がある場合には0をセットし、指定がな
い場合には1をセットする。指定がある場合は送信先プ
ロセッササブシステム番号DPNにもとづいて送信す
る。指定がない場合には、任意に送信先プロセッサを選
択することができる。転送語数(WC)は転送データが
ワード単位で幾つあるかを示している。図3(a)の例
では、送信要求表示語上に2つの送信要求が存在し(1
の時は要求あり、0の時は要求なし)、その制御情報が
各々送信要求制御語#0,#1に設定されている。な
お、負荷分散処理を行う上で、特に送信先を指定する必
要が無い(任意のサブシステムに送信すれば良い)場合
は、送信先プロセッササブシステム番号DPNのDFL
Gに1を設定する。(DFLG=0の場合は、送信先プ
ロセッササブシステム番号DPNの指定が有効とな
る)。
求表示語および送信要求制御語の構成例を示す。マイク
ロプロセッサ内のメモリ部の特定エリアに1ワードの送
信要求表示語(SRW)を設け、処理装置は、通信要求
が発生するとワード内ビット対応に送信要求の有無を設
定する。さらに、送信要求表示語(SRW)のビットに
対応して送信要求制御語(SCW)を設ける。ここに、
送信元プロセッササブシステム番号(処理装置SP
N)、送信元メモリ先頭アドレス(SMA)、送信先プ
ロセッササブシステム番号(DPN)および転送語数
(WC)を設け、送信がある場合に制御情報を処理装置
が書き込む。送信先プロセッササブシステム番号DPN
には、送信先の指定があるかないかを示すDFLGの部
分がある。指定がある場合には0をセットし、指定がな
い場合には1をセットする。指定がある場合は送信先プ
ロセッササブシステム番号DPNにもとづいて送信す
る。指定がない場合には、任意に送信先プロセッサを選
択することができる。転送語数(WC)は転送データが
ワード単位で幾つあるかを示している。図3(a)の例
では、送信要求表示語上に2つの送信要求が存在し(1
の時は要求あり、0の時は要求なし)、その制御情報が
各々送信要求制御語#0,#1に設定されている。な
お、負荷分散処理を行う上で、特に送信先を指定する必
要が無い(任意のサブシステムに送信すれば良い)場合
は、送信先プロセッササブシステム番号DPNのDFL
Gに1を設定する。(DFLG=0の場合は、送信先プ
ロセッササブシステム番号DPNの指定が有効とな
る)。
【0029】各処理装置から発生する通信要求はつぎに
示す手順によりマイクロプロセッサ側で検出されデータ
転送が実行される。
示す手順によりマイクロプロセッサ側で検出されデータ
転送が実行される。
【0030】各処理装置は、回線側から送信要求を受け
付けると送信要求表示語(SRW)に送信要求の有無を
設定し、送信要求制御語(SCW)に制御情報を設定す
る。
付けると送信要求表示語(SRW)に送信要求の有無を
設定し、送信要求制御語(SCW)に制御情報を設定す
る。
【0031】つぎに、送信マイクロプロセッサは、送信
要求表示語SRWを読み出し送信要求を検出する。SF
LG=1の時に送信要求ありとして、SFLG=0の時
には送信要求はないとする。送信要求がある場合には、
送信マイクロプロセッサは、対応する送信要求制御語S
CWの送信先プロセッササブシステム番号DPNと、共
通メモリCM上の受信可処理装置登録レジスタREWの
情報とを読み出す。送信先プロセッササブシステム番号
DPNがある場合には、該当する処理装置が受信可能か
を受信可処理装置登録レジスタREWを参照することに
より判断する。送信先プロセッササブシステム番号DP
Nがない場合には、受信可処理装置登録レジスタREW
を参照することにより受信可能な処理装置を選択する。
送信マイクロプロセッサは、受信処理装置を選択後、空
バッファ情報レジスタBRFの対応するビットにバッフ
ァを確保するため1を立てる。つぎに、送信元メモリ先
頭アドレスSMA、転送語数WCの指定に基づき、確保
した送信先の空バッファエリアにデ−タ転送を行う。転
送データには、送信マイクロプロセッサが空バッファ情
報レジスタBRFのビット番号を付加しておく。受信マ
イクロプロセッサは、ビット番号から受信制御語RCW
内の受信元メモリ先頭アドレスRMAを参照して受信バ
ッファのエリアを指示する。もしくは、送信マイクロプ
ロセッサが直接受信マイクロプロセッサ内の受信制御語
RCW内の受信元メモリ先頭アドレスRMAを参照し、
転送してもよい。転送が終了すると、受信マイクロプロ
セッサに対して、受信マイクロプロセッサが受信処理装
置に受信処理するように起動指示をかける。受信処理に
よるデ−タ着信通知が戻ってくるまでは送信処理は上記
送信要求検出処理を周期的に実行できる。
要求表示語SRWを読み出し送信要求を検出する。SF
LG=1の時に送信要求ありとして、SFLG=0の時
には送信要求はないとする。送信要求がある場合には、
送信マイクロプロセッサは、対応する送信要求制御語S
CWの送信先プロセッササブシステム番号DPNと、共
通メモリCM上の受信可処理装置登録レジスタREWの
情報とを読み出す。送信先プロセッササブシステム番号
DPNがある場合には、該当する処理装置が受信可能か
を受信可処理装置登録レジスタREWを参照することに
より判断する。送信先プロセッササブシステム番号DP
Nがない場合には、受信可処理装置登録レジスタREW
を参照することにより受信可能な処理装置を選択する。
送信マイクロプロセッサは、受信処理装置を選択後、空
バッファ情報レジスタBRFの対応するビットにバッフ
ァを確保するため1を立てる。つぎに、送信元メモリ先
頭アドレスSMA、転送語数WCの指定に基づき、確保
した送信先の空バッファエリアにデ−タ転送を行う。転
送データには、送信マイクロプロセッサが空バッファ情
報レジスタBRFのビット番号を付加しておく。受信マ
イクロプロセッサは、ビット番号から受信制御語RCW
内の受信元メモリ先頭アドレスRMAを参照して受信バ
ッファのエリアを指示する。もしくは、送信マイクロプ
ロセッサが直接受信マイクロプロセッサ内の受信制御語
RCW内の受信元メモリ先頭アドレスRMAを参照し、
転送してもよい。転送が終了すると、受信マイクロプロ
セッサに対して、受信マイクロプロセッサが受信処理装
置に受信処理するように起動指示をかける。受信処理に
よるデ−タ着信通知が戻ってくるまでは送信処理は上記
送信要求検出処理を周期的に実行できる。
【0032】受信処理において、受信マイクロプロセッ
サが受信処理装置に受信処理するための起動がかかった
時点で、バッファ上にあるデ−タを受信マイクロプロセ
ッサは、対応処理装置に転送するか、もしくは、そのま
ま回線に送出する。処理装置は転送終了後、転送終了表
示レジスタTEFの対応ビットを0にする。さらに、受
信マイクロプロセッサは、デ−タ着信を送信マイクロプ
ロセッサに通知後、前述した周期的な空きバッファ補足
処理に戻り、再び、転送終了表示レジスタTEFの確認
をする。
サが受信処理装置に受信処理するための起動がかかった
時点で、バッファ上にあるデ−タを受信マイクロプロセ
ッサは、対応処理装置に転送するか、もしくは、そのま
ま回線に送出する。処理装置は転送終了後、転送終了表
示レジスタTEFの対応ビットを0にする。さらに、受
信マイクロプロセッサは、デ−タ着信を送信マイクロプ
ロセッサに通知後、前述した周期的な空きバッファ補足
処理に戻り、再び、転送終了表示レジスタTEFの確認
をする。
【0033】送信処理は、受信マイクロプロセッサから
のデ−タ着信通知を受け取ると、処理装置に送信完了通
知を行なった後、前述した送信要求検出処理に戻る。
のデ−タ着信通知を受け取ると、処理装置に送信完了通
知を行なった後、前述した送信要求検出処理に戻る。
【0034】以上述べたように、各マイクロプロセッサ
における送信処理と受信処理をそれぞれ独立に行うこと
により、各マイクロプロセッサの処理が並列に行うこと
ができ効率的な通信ができる。例えば、受信の周期的な
空きバッファ補足処理中、同時に、送信処理をすること
ができる。
における送信処理と受信処理をそれぞれ独立に行うこと
により、各マイクロプロセッサの処理が並列に行うこと
ができ効率的な通信ができる。例えば、受信の周期的な
空きバッファ補足処理中、同時に、送信処理をすること
ができる。
【0035】以上が本実施例における処理装置間通信制
御の動作であるが、以下に、本実施例の処理装置通信の
均等割り当てを実現するための処理動作を、使用される
レジスタのビット変化を示す図5を用いて詳細に説明す
る。
御の動作であるが、以下に、本実施例の処理装置通信の
均等割り当てを実現するための処理動作を、使用される
レジスタのビット変化を示す図5を用いて詳細に説明す
る。
【0036】図5は、通信制御処理動作における受信マ
イクロプロセッサの選択手順について示したものであ
る。図5において、REW1およびREW2は、図2に
おいて共通メモリCM上に示した受信可処理装置登録レ
ジスタREWであり、各受信処理装置対応にビットを持
ち、受信マイクロプロセッサの処理によって受信可処理
装置を1、受信不可処理装置を0で表示する。図5にお
いて、マイクロプロセッサが自装置が受信可能の場合に
は、受信可処理装置登録レジスタREW1の該当するビ
ットに1をセットする。受信可処理装置登録レジスタR
EW2が全て0のときに、送信マイクロプロセッサから
の送信要求による指示があると、受信可処理装置登録レ
ジスタREW2に受信可処理装置登録レジスタREW1
の内容をコピーをする。送信マイクロプロセッサが受信
可処理装置登録レジスタREW2へアクセスをする場合
には、排他的処理を行うT&S命令(Test and Set)を
用いる。すなわち、1つの送信マイクロプロセッサが受
信可処理装置登録レジスタREW2にアクセスしてデー
タの転送中は、他の送信マイクロプロセッサからのアク
セスは排除する。送信マイクロプロセッサは、デ−タ転
送終了後、受信可処理装置登録レジスタREW2を0に
セットする。受信可処理装置登録レジスタREW2を開
放して、他の送信マイクロプロセッサの送信処理に対し
て受信可処理装置登録レジスタREW2へのアクセスを
可能にする。また、受信可処理装置登録レジスタREW
2の全てのビットが0になったときに再び、送信マイク
ロプロセッサからの送信要求による指示があると、受信
可処理装置登録レジスタREW2に受信可処理装置登録
レジスタREW1の内容をコピーをする。受信可処理装
置登録レジスタREW1には、アクセスすることが可能
であるので、受信マイクロプロセッサは、自装置が立ち
上がって受信可能になったときにビットをセットするこ
とができる。
イクロプロセッサの選択手順について示したものであ
る。図5において、REW1およびREW2は、図2に
おいて共通メモリCM上に示した受信可処理装置登録レ
ジスタREWであり、各受信処理装置対応にビットを持
ち、受信マイクロプロセッサの処理によって受信可処理
装置を1、受信不可処理装置を0で表示する。図5にお
いて、マイクロプロセッサが自装置が受信可能の場合に
は、受信可処理装置登録レジスタREW1の該当するビ
ットに1をセットする。受信可処理装置登録レジスタR
EW2が全て0のときに、送信マイクロプロセッサから
の送信要求による指示があると、受信可処理装置登録レ
ジスタREW2に受信可処理装置登録レジスタREW1
の内容をコピーをする。送信マイクロプロセッサが受信
可処理装置登録レジスタREW2へアクセスをする場合
には、排他的処理を行うT&S命令(Test and Set)を
用いる。すなわち、1つの送信マイクロプロセッサが受
信可処理装置登録レジスタREW2にアクセスしてデー
タの転送中は、他の送信マイクロプロセッサからのアク
セスは排除する。送信マイクロプロセッサは、デ−タ転
送終了後、受信可処理装置登録レジスタREW2を0に
セットする。受信可処理装置登録レジスタREW2を開
放して、他の送信マイクロプロセッサの送信処理に対し
て受信可処理装置登録レジスタREW2へのアクセスを
可能にする。また、受信可処理装置登録レジスタREW
2の全てのビットが0になったときに再び、送信マイク
ロプロセッサからの送信要求による指示があると、受信
可処理装置登録レジスタREW2に受信可処理装置登録
レジスタREW1の内容をコピーをする。受信可処理装
置登録レジスタREW1には、アクセスすることが可能
であるので、受信マイクロプロセッサは、自装置が立ち
上がって受信可能になったときにビットをセットするこ
とができる。
【0037】これらの処理を各送信マイクロプロセッサ
が行うことにより各マイクロプロセッサは並列して処理
ができ、排他性を保証したシステムが構成できる。
が行うことにより各マイクロプロセッサは並列して処理
ができ、排他性を保証したシステムが構成できる。
【0038】さらに、受信処理装置の登録後、送信マイ
クロプロセッサによる受信可処理装置登録レジスタRE
W2へのアクセスには、送信先が決められていない場
合、REW2の若番(0ビット目)から順に検索を行い
1番最初に検出した1状態のビットを0状態に更新する
という特性を持たせる。これにより送信マイクロプロセ
ッサは登録された受信処理装置を、受信可処理装置登録
レジスタREW2の若番(0ビット目)に対応するもの
から順次選択していくことになる。
クロプロセッサによる受信可処理装置登録レジスタRE
W2へのアクセスには、送信先が決められていない場
合、REW2の若番(0ビット目)から順に検索を行い
1番最初に検出した1状態のビットを0状態に更新する
という特性を持たせる。これにより送信マイクロプロセ
ッサは登録された受信処理装置を、受信可処理装置登録
レジスタREW2の若番(0ビット目)に対応するもの
から順次選択していくことになる。
【0039】また、本実施例では、受信可処理装置登録
レジスタREW2を設けることにより、以下の効果があ
る。当初登録された受信処理装置のデ−タ(受信可処理
装置登録レジスタREW1)を送信処理により受信可処
理装置登録レジスタREW2にコピ−し、登録された全
ての受信処理装置が使用される(受信可処理装置登録レ
ジスタREW2の全ビットが0となる)まで受信処理装
置の再登録が行われないようにした。受信可処理装置登
録レジスタREW2を設けない場合には、受信可処理装
置登録レジスタREW1の登録内容は受信処理装置の登
録要求により更新されるため、上記処理を受信可処理装
置登録レジスタREW1に対して行うと若番(0ビット
目)に近いビットに対応する受信処理装置が優先的に選
択されることになり、受信処理装置選択において均等性
が保証されない。本実施例においては、上記の一連の処
理により、受信処理装置選択の集中は回避され、受信処
理装置選択における均等性が保証できる。
レジスタREW2を設けることにより、以下の効果があ
る。当初登録された受信処理装置のデ−タ(受信可処理
装置登録レジスタREW1)を送信処理により受信可処
理装置登録レジスタREW2にコピ−し、登録された全
ての受信処理装置が使用される(受信可処理装置登録レ
ジスタREW2の全ビットが0となる)まで受信処理装
置の再登録が行われないようにした。受信可処理装置登
録レジスタREW2を設けない場合には、受信可処理装
置登録レジスタREW1の登録内容は受信処理装置の登
録要求により更新されるため、上記処理を受信可処理装
置登録レジスタREW1に対して行うと若番(0ビット
目)に近いビットに対応する受信処理装置が優先的に選
択されることになり、受信処理装置選択において均等性
が保証されない。本実施例においては、上記の一連の処
理により、受信処理装置選択の集中は回避され、受信処
理装置選択における均等性が保証できる。
【0040】また、この一連の処理は、空バッファを、
送信マイクロプロセッサに割り当てる場合にも有効であ
る。図2に示した空バッファ情報レジスタBRFにおい
て登録専用レジスタと選択専用レジスタを用い、送信マ
イクロプロセッサからのアクセスをT&Sで行うことに
より、空バッファの2重選択、1つの空バッファへの選
択の集中は回避でき、効率の良い通信処理が可能とな
る。
送信マイクロプロセッサに割り当てる場合にも有効であ
る。図2に示した空バッファ情報レジスタBRFにおい
て登録専用レジスタと選択専用レジスタを用い、送信マ
イクロプロセッサからのアクセスをT&Sで行うことに
より、空バッファの2重選択、1つの空バッファへの選
択の集中は回避でき、効率の良い通信処理が可能とな
る。
【0041】すなわち、本発明を用いることにより、制
御部は効率よい負荷分散が可能となり、処理装置間通信
の効率向上が可能となる。
御部は効率よい負荷分散が可能となり、処理装置間通信
の効率向上が可能となる。
【0042】以上のように、本実施例によれば、並列処
理をすることができ、複数の送信マイクロプロセッサが
受信処理装置および空バッファの選択を行う際に、排他
性と均等性を保証することにより通信の効率向上が可能
となる。
理をすることができ、複数の送信マイクロプロセッサが
受信処理装置および空バッファの選択を行う際に、排他
性と均等性を保証することにより通信の効率向上が可能
となる。
【0043】
【発明の効果】本実施例によれば、マルチプロセッサシ
ステムにおいて、処理装置間通信制御の効率を向上させ
て、大容量の処理装置間通信に対して充分な制御を行う
ことができる。
ステムにおいて、処理装置間通信制御の効率を向上させ
て、大容量の処理装置間通信に対して充分な制御を行う
ことができる。
【図1】本発明の一実施例である処理装置間通信制御部
の構成図。
の構成図。
【図2】本発明における処理装置間通信制御手順の一実
施例を示す説明図。
施例を示す説明図。
【図3】本発明における処理装置間通信制御において用
いるレジスタの構成の一例を示す説明図。
いるレジスタの構成の一例を示す説明図。
【図4】本発明における処理装置間通信制御において用
いるレジスタの構成の一例を示す説明図。
いるレジスタの構成の一例を示す説明図。
【図5】本発明における受信プロセッサ選択の一実施例
を示す説明図。
を示す説明図。
【図6】本発明における処理装置間通信制御において用
いるレジスタの構成の一例を示す説明図。
いるレジスタの構成の一例を示す説明図。
1a…処理装置間通信制御装置、1b…共通メモリ、1
c…バス、1d・1e・1f・1g…マイクロプロセッ
サ、1h・1i・1j・1k…処理装置。
c…バス、1d・1e・1f・1g…マイクロプロセッ
サ、1h・1i・1j・1k…処理装置。
Claims (4)
- 【請求項1】通信を制御する複数のプロセッサと、プロ
セッサを接続する伝送路と、複数のプロセッサのそれぞ
れに対応して、端末や他の中継装置に接続してデータの
送受信をする処理装置と、各プロセッサおよび処理装置
のそれぞれに対応してデータを記憶する複数のバッファ
とを有するマルチプロセッサシステムにおいて、 各プロセッサから読み出しと書き込みとが可能な共通メ
モリ部を有し、 上記共通メモリ部は、複数の各バッファに対応してそれ
ぞれのバッファが空きか空きでないかを示す空きバッフ
ァ情報領域を有し、 上記プロセッサは、該プロセッサに対応して設けられて
いるバッファの上記空きバッファ情報領域に各バッファ
が空きか空きでないかを登録し、送信時に、空きバッフ
ァ情報領域を参照することにより、送信先のバッファを
確保する手段を有することを特徴とするマルチプロセッ
サシステム。 - 【請求項2】請求項1において、共通メモリ部は、処理
装置が他の処理装置からのデータを受信することが可能
であるかないかを各処理装置ごとに示す受信可処理装置
登録領域を有し、 プロセッサは、上記受信可処理装置登録領域に他の処理
装置からのデータを受信することが可能であるかないか
を登録し、送信時に、受信可処理装置登録領域を参照す
ることにより、送信先処理装置を選択する手段を有する
ことを特徴とするマルチプロセッサシステム。 - 【請求項3】請求項2において、共通メモリ部は、受信
可処理装置登録領域を複製するための受信可処理装置登
録領域をさらに有し、 1の受信可処理装置登録領域は、受信側のプロセッサの
登録用にし、 他の複製用の受信可処理装置登録領域は、送信時に、送
信側のプロセッサの書きかえ用にして、 プロセッサは、送信時に、複製用の受信可処理装置登録
領域を参照し、送信先処理装置を選択して、該複製用の
受信可処理装置登録領域を受信不可に書き替える手段を
有することを特徴とするマルチプロセッサシステム。 - 【請求項4】請求項3において、プロセッサは、送信時
に、複製用の受信可処理装置登録領域を参照し、該複製
用の受信可処理装置登録領域がすべて受信不可の場合に
は、受信側のプロセッサの登録用の受信可処理装置登録
領域の内容を複写するように指示する手段を有すること
を特徴とするマルチプロセッサシステム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4008364A JP2992394B2 (ja) | 1992-01-21 | 1992-01-21 | マルチプロセッサシステム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4008364A JP2992394B2 (ja) | 1992-01-21 | 1992-01-21 | マルチプロセッサシステム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05197652A true JPH05197652A (ja) | 1993-08-06 |
JP2992394B2 JP2992394B2 (ja) | 1999-12-20 |
Family
ID=11691184
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4008364A Expired - Fee Related JP2992394B2 (ja) | 1992-01-21 | 1992-01-21 | マルチプロセッサシステム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2992394B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005513611A (ja) * | 2001-12-14 | 2005-05-12 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | データ処理システム |
US11196610B2 (en) | 2015-12-04 | 2021-12-07 | Mitsubishi Electric Corporation | Transfer control apparatus, vehicle, and transfer control method |
-
1992
- 1992-01-21 JP JP4008364A patent/JP2992394B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005513611A (ja) * | 2001-12-14 | 2005-05-12 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | データ処理システム |
US11196610B2 (en) | 2015-12-04 | 2021-12-07 | Mitsubishi Electric Corporation | Transfer control apparatus, vehicle, and transfer control method |
Also Published As
Publication number | Publication date |
---|---|
JP2992394B2 (ja) | 1999-12-20 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |