JPH051949B2 - - Google Patents
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- JPH051949B2 JPH051949B2 JP59106093A JP10609384A JPH051949B2 JP H051949 B2 JPH051949 B2 JP H051949B2 JP 59106093 A JP59106093 A JP 59106093A JP 10609384 A JP10609384 A JP 10609384A JP H051949 B2 JPH051949 B2 JP H051949B2
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-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/34—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators for rolling or scrolling
- G09G5/346—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators for rolling or scrolling for systems having a bit-mapped display memory
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- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は電子計算機の端末機あるいはテレビ
ゲーム等に用いられるデイスプレイコントローラ
に関する。
ゲーム等に用いられるデイスプレイコントローラ
に関する。
近年、CPU（中央処理装置）の制御の下に、
CRT（ブラウン管）表示装置の画面に動画および
静止画の表示を行うドツト表示方式のデイスプレ
イコントローラが種々開発されている。第５図は
この種のデイスプレイコントローラ（以下、
VDPと略称する）１を用いたカラーデイスプレ
イ装置の構成を示すブロツク図であり、この図に
おいて２はCPU、３はCPU２において用いられ
るプログラムが記憶されたROM（リードオンメ
モリ）およびデータ記憶用のRAM（ランダムア
クセスメモリ）からなるメモリ、４はCRT表示
装置、５はVRAM（ビデオRAM）である。また、
VDP１において、６，７は各々インターフエイ
ス回路、８は画像データ処理回路、９，１０は
各々Ｈ（水平）カウンタおよびＶ（垂直）カウン
タ、１１，１２はデコーダである。この場合、Ｈ
カウンタ９は周期186.2nsecのクロツクパルスφ
をカウントする341進のカウンタであり、クロツ
クパルスφを341回カウントする毎にパルス信号
CPをＶカウンタ１０へ出力する。また、このＨ
カウンタ９がクロツクパルスφを341回カウント
する時間は、CRT表示装置４における電子ビー
ムの水平走査期間および水平帰線期間の和に一致
している。Ｖカウンタ１０はパルス信号CPをカ
ウントする262進のカウンタであり、このＶカウ
ンタ１０がパルス信号CPを262回カウントする時
間は、CRT表示装置４における電子ビームの垂
直走査期間および垂直帰線期間の和に一致してい
る。画像データ処理回路８は、CPU２から表示
指令が出力された時点以降、予めVRAM５内に
格納されている画像データを読出し、この読出し
た画像データに基づいてCRT表示装置４の表示
画面にカラー画像表示を行う。すなわち、この画
像データ処理回路８は、デコーダ１１および１２
の出力に基づいて水平同期信号および垂直同期信
号を作成し、これらを合成してコンポジツト同期
信号CSYNCとし、CRT表示装置４へ出力する。
また、VRAM５から読出した画像データに基づ
いて表示画面の各ドツト位置にいかなる色のドツ
ト表示を行えばよいかを検知し、デコーダ１１，
１２の出力が示す電子ビームの走査位置に合わせ
てRGB（レツド・グリーン・ブルー）カラー信号
を順次出力する。出力されたRGBカラー信号は
CRT表示装置４へ供給され、これにより、同表
示装置４の画面にカラードツト表示が行われる。
なお、VRAM５のデータ書込みはCPU２によつ
てVDP１を介して行われる。
CRT（ブラウン管）表示装置の画面に動画および
静止画の表示を行うドツト表示方式のデイスプレ
イコントローラが種々開発されている。第５図は
この種のデイスプレイコントローラ（以下、
VDPと略称する）１を用いたカラーデイスプレ
イ装置の構成を示すブロツク図であり、この図に
おいて２はCPU、３はCPU２において用いられ
るプログラムが記憶されたROM（リードオンメ
モリ）およびデータ記憶用のRAM（ランダムア
クセスメモリ）からなるメモリ、４はCRT表示
装置、５はVRAM（ビデオRAM）である。また、
VDP１において、６，７は各々インターフエイ
ス回路、８は画像データ処理回路、９，１０は
各々Ｈ（水平）カウンタおよびＶ（垂直）カウン
タ、１１，１２はデコーダである。この場合、Ｈ
カウンタ９は周期186.2nsecのクロツクパルスφ
をカウントする341進のカウンタであり、クロツ
クパルスφを341回カウントする毎にパルス信号
CPをＶカウンタ１０へ出力する。また、このＨ
カウンタ９がクロツクパルスφを341回カウント
する時間は、CRT表示装置４における電子ビー
ムの水平走査期間および水平帰線期間の和に一致
している。Ｖカウンタ１０はパルス信号CPをカ
ウントする262進のカウンタであり、このＶカウ
ンタ１０がパルス信号CPを262回カウントする時
間は、CRT表示装置４における電子ビームの垂
直走査期間および垂直帰線期間の和に一致してい
る。画像データ処理回路８は、CPU２から表示
指令が出力された時点以降、予めVRAM５内に
格納されている画像データを読出し、この読出し
た画像データに基づいてCRT表示装置４の表示
画面にカラー画像表示を行う。すなわち、この画
像データ処理回路８は、デコーダ１１および１２
の出力に基づいて水平同期信号および垂直同期信
号を作成し、これらを合成してコンポジツト同期
信号CSYNCとし、CRT表示装置４へ出力する。
また、VRAM５から読出した画像データに基づ
いて表示画面の各ドツト位置にいかなる色のドツ
ト表示を行えばよいかを検知し、デコーダ１１，
１２の出力が示す電子ビームの走査位置に合わせ
てRGB（レツド・グリーン・ブルー）カラー信号
を順次出力する。出力されたRGBカラー信号は
CRT表示装置４へ供給され、これにより、同表
示装置４の画面にカラードツト表示が行われる。
なお、VRAM５のデータ書込みはCPU２によつ
てVDP１を介して行われる。
ところで、従来のこの種のVDPにあつては、
画面の最左端のドツトを表示すべきカラー信号の
出力タイミングが水平同期信号のタイミングから
一定時間後に決まつている。しかしながら、
CRT表示装置４の特性の相異により、上述した
タイミングによつて出力したカラー信号が必ずし
も画面の最左端に表示されるとは限らず、左方ま
たは右方に数ドツトずれて表示される場合が生じ
る。この場合、表示画像全体が左方または右方に
ずれて表示されることになり、表示画像に欠けが
生じる。このことは、上下方向の表示に関しても
同様である。しかして、従来のVDPにあつては
表示画像全体を左右または上下に移動させること
ができず、したがつて、画像の欠けをVDPによ
つて補正し得ないという欠点があつた。
画面の最左端のドツトを表示すべきカラー信号の
出力タイミングが水平同期信号のタイミングから
一定時間後に決まつている。しかしながら、
CRT表示装置４の特性の相異により、上述した
タイミングによつて出力したカラー信号が必ずし
も画面の最左端に表示されるとは限らず、左方ま
たは右方に数ドツトずれて表示される場合が生じ
る。この場合、表示画像全体が左方または右方に
ずれて表示されることになり、表示画像に欠けが
生じる。このことは、上下方向の表示に関しても
同様である。しかして、従来のVDPにあつては
表示画像全体を左右または上下に移動させること
ができず、したがつて、画像の欠けをVDPによ
つて補正し得ないという欠点があつた。
この発明は上記事情を考慮してなされたもの
で、表示画像全体を上下左右に移動させることが
できるデイスプレイコントローラを提供すること
を目的としている。
で、表示画像全体を上下左右に移動させることが
できるデイスプレイコントローラを提供すること
を目的としている。
〔発明の構成〕
この発明によるデイスプレイコントローラは、
中央処理装置によつてデータが書込まれるレジス
タと、表示処理の基本タイミングを示すカウンタ
のカウント出力とレジスタ内のデータとを加算す
る加算手段と、この加算手段の出力が一定値に達
した時信号を出力するデコーダと、このデコーダ
の出力信号によつて特定の値がプリセツトされる
第２カウンタとを有し、この第２カウンタのカウ
ント出力が示すタイミングに基づいて表示処理を
行うものである。
中央処理装置によつてデータが書込まれるレジス
タと、表示処理の基本タイミングを示すカウンタ
のカウント出力とレジスタ内のデータとを加算す
る加算手段と、この加算手段の出力が一定値に達
した時信号を出力するデコーダと、このデコーダ
の出力信号によつて特定の値がプリセツトされる
第２カウンタとを有し、この第２カウンタのカウ
ント出力が示すタイミングに基づいて表示処理を
行うものである。
第１図はこの発明の一実施例によるVDP１５
を用いたカラーデイスプレイ装置の構成を示すブ
ロツク図であり、この図において第５図の各部に
対応する部分には同一の符号が付してある。この
図に示すVDP１５は、第２図に示すCRT表示装
置４の表示画面４ａに横256ドツト、たて192ドツ
トのカラードツト表示を行う。また、画面４ａの
外周部にはボーダ領域（非表示領域）４ｂが設け
られ、このボーダ領域４ｂには特定の背景色が表
示される。また、１つのドツトがカラー表示され
る時間は186.2nsecであり、60Hzの周波数で全ド
ツトが繰返し表示される。
を用いたカラーデイスプレイ装置の構成を示すブ
ロツク図であり、この図において第５図の各部に
対応する部分には同一の符号が付してある。この
図に示すVDP１５は、第２図に示すCRT表示装
置４の表示画面４ａに横256ドツト、たて192ドツ
トのカラードツト表示を行う。また、画面４ａの
外周部にはボーダ領域（非表示領域）４ｂが設け
られ、このボーダ領域４ｂには特定の背景色が表
示される。また、１つのドツトがカラー表示され
る時間は186.2nsecであり、60Hzの周波数で全ド
ツトが繰返し表示される。
以下、詳述すると、VDP１５において、符号
１６はインターフエイス回路、１７，１８は各々
CPU２によつて４ビツトのデータが書込まれる
レジスタ、１９はインターフエイス回路、２０は
画像データ処理回路、２１は水平タイミング信号
発生回路である。この水平タイミング信号発生回
路２１において、２２ｈは周期186.2nsecのクロ
ツクパルスφをアツプカウントする９ビツト・
341進のカウンタであり、そのカウント出力は０
〜340の間で順次変化する。このカウンタ２２ｈ
のカウント出力はデコーダ２３ｈおよび加算器２
４ｈへ各々供給される。デコーダ２３ｈにおい
て、＜20＞，＜229＞，＜336＞，＜341＞は各々カウ
ンタ２２ｈのカウント出力が「20」，「229」，
「336」，「341」となつた時“１”信号となる出力
端子であり、出力端子＜20＞，＜336＞に得られる
信号が画像データ処理回路２０へ供給され、出力
端子＜229＞の信号が信号CPとしてカウンタ２２
〓，２６〓の各クロツク端子CKへ供給され、また、
出力端子＜341＞の信号がカウンタ２２ｈのリセ
ツト端子Ｒへ供給される。なお、このデコーダ２
３ｈの他の出力端子の信号も画像データ処理回路
２０へ供給されているが、これらの信号はこの発
明の要旨と直接関係しないので説明を省略する。
加算器２４ｈは入力端子Ａへ供給されるカウンタ
２２ｈのカウント出力（９ビツト）と、入力端子
Ｂへ供給されるレジスタ１８の出力（４ビツト）
とを加算するもので、第３図に示すように、レジ
スタ１８の出力は入力端子Ｂ０（LSB）〜Ｂ３
へ供給され、また、入力端子Ｂ３〜Ｂ８は短絡さ
れている。なお、この加算器２４ｈのキヤリイア
ウト端子Ｃ０の信号は使用されない。デコーダ２
５ｈは、加算器２４ｈの出力（９ビツト）が
「23」となつた時パルス信号DP１（“１”信号）
を出力するデコーダであり、出力されたパルス信
号DP１はプリセツトカウンタ２６ｈのプリセツ
ト端子PSへ供給される。プリセツトカウンタ２
６ｈは前述したクロツクパルスφをアツプカウン
トする９ビツトのカウンタであり、そのプリセツ
トデータ端子PDには予めプリセツトデータ
「491」が供給されている。このプリセツトカウン
タ２６ｈのカウント出力はデコーダ２７ｈへ供給
され、また、その下位３ビツトがデコーダ２８ｈ
へ供給される。そして、デコーダ２７ｈ，２８ｈ
の各出力が各々画像データ処理回路２０へ供給さ
れている。
１６はインターフエイス回路、１７，１８は各々
CPU２によつて４ビツトのデータが書込まれる
レジスタ、１９はインターフエイス回路、２０は
画像データ処理回路、２１は水平タイミング信号
発生回路である。この水平タイミング信号発生回
路２１において、２２ｈは周期186.2nsecのクロ
ツクパルスφをアツプカウントする９ビツト・
341進のカウンタであり、そのカウント出力は０
〜340の間で順次変化する。このカウンタ２２ｈ
のカウント出力はデコーダ２３ｈおよび加算器２
４ｈへ各々供給される。デコーダ２３ｈにおい
て、＜20＞，＜229＞，＜336＞，＜341＞は各々カウ
ンタ２２ｈのカウント出力が「20」，「229」，
「336」，「341」となつた時“１”信号となる出力
端子であり、出力端子＜20＞，＜336＞に得られる
信号が画像データ処理回路２０へ供給され、出力
端子＜229＞の信号が信号CPとしてカウンタ２２
〓，２６〓の各クロツク端子CKへ供給され、また、
出力端子＜341＞の信号がカウンタ２２ｈのリセ
ツト端子Ｒへ供給される。なお、このデコーダ２
３ｈの他の出力端子の信号も画像データ処理回路
２０へ供給されているが、これらの信号はこの発
明の要旨と直接関係しないので説明を省略する。
加算器２４ｈは入力端子Ａへ供給されるカウンタ
２２ｈのカウント出力（９ビツト）と、入力端子
Ｂへ供給されるレジスタ１８の出力（４ビツト）
とを加算するもので、第３図に示すように、レジ
スタ１８の出力は入力端子Ｂ０（LSB）〜Ｂ３
へ供給され、また、入力端子Ｂ３〜Ｂ８は短絡さ
れている。なお、この加算器２４ｈのキヤリイア
ウト端子Ｃ０の信号は使用されない。デコーダ２
５ｈは、加算器２４ｈの出力（９ビツト）が
「23」となつた時パルス信号DP１（“１”信号）
を出力するデコーダであり、出力されたパルス信
号DP１はプリセツトカウンタ２６ｈのプリセツ
ト端子PSへ供給される。プリセツトカウンタ２
６ｈは前述したクロツクパルスφをアツプカウン
トする９ビツトのカウンタであり、そのプリセツ
トデータ端子PDには予めプリセツトデータ
「491」が供給されている。このプリセツトカウン
タ２６ｈのカウント出力はデコーダ２７ｈへ供給
され、また、その下位３ビツトがデコーダ２８ｈ
へ供給される。そして、デコーダ２７ｈ，２８ｈ
の各出力が各々画像データ処理回路２０へ供給さ
れている。
次に、符号３０は水平タイミング信号発生回路
２１と略同一構成の垂直タイミング信号発生回路
であり、水平タイミング信号発生回路２１の各部
に対応する部分には、サフイツクス「ｈ」に代え
て、サフイツクス「υ」を付して示す。この垂直
タイミング信号発生回路３０において、カウンタ
２２υは信号CPをアツプカウントする９ビツ
ト・262進のカウンタであり、そのカウント出力
は０〜261の間で順次変化する。デコーダ２５υ
は加算器２４υの出力が「15」となつた時パルス
信号（“１”信号）DP２を出力する。プリセツト
カウンタ２６υは信号CPをアツプカウントする
９ビツトのカウンタであり、そのプリセツトデー
タ端子PDへはデータ「485」が供給されている。
そして、デコーダ２３υ，２７υの各出力が各々
画像データ処理回路２０へ供給されている。
２１と略同一構成の垂直タイミング信号発生回路
であり、水平タイミング信号発生回路２１の各部
に対応する部分には、サフイツクス「ｈ」に代え
て、サフイツクス「υ」を付して示す。この垂直
タイミング信号発生回路３０において、カウンタ
２２υは信号CPをアツプカウントする９ビツ
ト・262進のカウンタであり、そのカウント出力
は０〜261の間で順次変化する。デコーダ２５υ
は加算器２４υの出力が「15」となつた時パルス
信号（“１”信号）DP２を出力する。プリセツト
カウンタ２６υは信号CPをアツプカウントする
９ビツトのカウンタであり、そのプリセツトデー
タ端子PDへはデータ「485」が供給されている。
そして、デコーダ２３υ，２７υの各出力が各々
画像データ処理回路２０へ供給されている。
次に、画像データ処理回路２０は、CPU２か
ら表示指令が出力された時点以降、VRAM５か
ら画像データを読出し、読出した画像データおよ
びデコーダ２３ｈ，２７ｈ，２８ｈ，２３υ，２
７υの各出力に基づいてCRT表示装置４の表示
画面に画像表示を行う。すなわち、この画像デー
タ処理回路２０は、デコーダ２３ｈの出力端子＜
236＞の“１”信号により立下り、出力端子＜20
＞の“１”信号により立上る水平同期信号
HSYNC（第４図イ参照）を作成し、また、デコ
ーダ２３υの出力端子＜０＞の“１”信号によつ
て立下り、出力端子＜１＞の“１”信号によつて
立上る垂直同期信号VSYNC（図示略）を作成し、
これらの同期信号HSYNC，VSYNCを合成して
コンポジツト同期信号CSYNCとし、CRT表示装
置４へ出力する。また、デコーダ２７υの出力端
子＜20＞から“１”信号が出力され、かつ、デコ
ーダ２７ｈの出力端子＜０＞から“１”信号が出
力された時点で、第２図に示すドツトＰ０−０に
表示すべきRGBカラー信号をCRT表示装置４へ
出力する。以後、デコーダ２８ｈの出力変化のタ
イミングで（すなわち、186.2nsec毎にドツトＰ
０−１，Ｐ０−２…に各々表示すべきRGBカラ
ー信号を順次出力する。そして、デコーダ２７ｈ
の出力端子＜256＞の信号の立上り時点でカラー
信号の出力を停止する。以上の過程により画面の
第１行目の各ドツト（256個）がカラー表示され
る。次に、デコーダ２７ｈの出力端子＜０＞が再
び“１”信号に立上つた時点で第２図に示すドツ
トＰ１−０に表示すべきカラー信号を出力し、以
下、デコーダ２８ｈの出力変化のタイミングで、
ドツトＰ１−１，Ｐ１−２…に各々表示すべきカ
ラー信号を順次出力する。そして、デコーダ２７
ｈの出力端子＜256＞の信号の立上り時点でカラ
ー信号の出力を停止する。以下、上記過程を繰返
す。そして、デコーダ２７υの出力端子＜191＞
から“１”信号が出力され、かつ、デコーダ２７
ｈの出力端子＜256＞から“１”信号が出力され
た時点で１フレームの画像表示を終了する。以上
が、画像データ処理回路２０が１フレームの画像
表示を行う過程であり、同処理回路２０は、上記
処理を１秒間に60回行うことにより、画像データ
に対応する画像をCRT表示装置４の表示画面に
表示させる。
ら表示指令が出力された時点以降、VRAM５か
ら画像データを読出し、読出した画像データおよ
びデコーダ２３ｈ，２７ｈ，２８ｈ，２３υ，２
７υの各出力に基づいてCRT表示装置４の表示
画面に画像表示を行う。すなわち、この画像デー
タ処理回路２０は、デコーダ２３ｈの出力端子＜
236＞の“１”信号により立下り、出力端子＜20
＞の“１”信号により立上る水平同期信号
HSYNC（第４図イ参照）を作成し、また、デコ
ーダ２３υの出力端子＜０＞の“１”信号によつ
て立下り、出力端子＜１＞の“１”信号によつて
立上る垂直同期信号VSYNC（図示略）を作成し、
これらの同期信号HSYNC，VSYNCを合成して
コンポジツト同期信号CSYNCとし、CRT表示装
置４へ出力する。また、デコーダ２７υの出力端
子＜20＞から“１”信号が出力され、かつ、デコ
ーダ２７ｈの出力端子＜０＞から“１”信号が出
力された時点で、第２図に示すドツトＰ０−０に
表示すべきRGBカラー信号をCRT表示装置４へ
出力する。以後、デコーダ２８ｈの出力変化のタ
イミングで（すなわち、186.2nsec毎にドツトＰ
０−１，Ｐ０−２…に各々表示すべきRGBカラ
ー信号を順次出力する。そして、デコーダ２７ｈ
の出力端子＜256＞の信号の立上り時点でカラー
信号の出力を停止する。以上の過程により画面の
第１行目の各ドツト（256個）がカラー表示され
る。次に、デコーダ２７ｈの出力端子＜０＞が再
び“１”信号に立上つた時点で第２図に示すドツ
トＰ１−０に表示すべきカラー信号を出力し、以
下、デコーダ２８ｈの出力変化のタイミングで、
ドツトＰ１−１，Ｐ１−２…に各々表示すべきカ
ラー信号を順次出力する。そして、デコーダ２７
ｈの出力端子＜256＞の信号の立上り時点でカラ
ー信号の出力を停止する。以下、上記過程を繰返
す。そして、デコーダ２７υの出力端子＜191＞
から“１”信号が出力され、かつ、デコーダ２７
ｈの出力端子＜256＞から“１”信号が出力され
た時点で１フレームの画像表示を終了する。以上
が、画像データ処理回路２０が１フレームの画像
表示を行う過程であり、同処理回路２０は、上記
処理を１秒間に60回行うことにより、画像データ
に対応する画像をCRT表示装置４の表示画面に
表示させる。
次に、表示画面に表示された全画像の左右方向
への移動について説明する。
への移動について説明する。
いま、例えばCPU２がレジスタ１８にデータ
“０，０，０，０”を書込んだとする（以下、こ
の状態を標準状態と言う）。この場合、加算器２
４ｈの出力はカウンタ２２ｈの出力と同一にな
り、したがつて、デコーダ２５ｈの出力パルス信
号DP１は、第４図ロに示すようにカウンタ２２
ｈのカウント出力が「23」になつた時点で出力さ
れる。このパルス信号DP１によつてカウンタ２
４ｈに「491」がプリセツトされ、以後、カウン
タ２６ｈの出力はクロスパルスφに基づいて第４
図ハに示すように変化する。なお、カウンタ２６
ｈは９ビツトであり、したがつて、そのカウンタ
出力の最大値は「511」である。そして、カウン
タ２６ｈのカウント出力が「０」となつた時点か
らドツト表示が開始され、「256」となつた時点で
水平１行（256ドツト）のドツト表示が終了する。
すなわち、水平１行のドツト表示期間は第４図ニ
に示す期間となる。しかして、上述したことから
明らかなように、水平表示の開始時点はパルス信
号DP１の立上りからクロスパルスφの21タイミ
ング後であり、上記標準状態においては、水平同
期信号HSYNCの立上りからクロツクパルスφの
24タイミング後となる。
“０，０，０，０”を書込んだとする（以下、こ
の状態を標準状態と言う）。この場合、加算器２
４ｈの出力はカウンタ２２ｈの出力と同一にな
り、したがつて、デコーダ２５ｈの出力パルス信
号DP１は、第４図ロに示すようにカウンタ２２
ｈのカウント出力が「23」になつた時点で出力さ
れる。このパルス信号DP１によつてカウンタ２
４ｈに「491」がプリセツトされ、以後、カウン
タ２６ｈの出力はクロスパルスφに基づいて第４
図ハに示すように変化する。なお、カウンタ２６
ｈは９ビツトであり、したがつて、そのカウンタ
出力の最大値は「511」である。そして、カウン
タ２６ｈのカウント出力が「０」となつた時点か
らドツト表示が開始され、「256」となつた時点で
水平１行（256ドツト）のドツト表示が終了する。
すなわち、水平１行のドツト表示期間は第４図ニ
に示す期間となる。しかして、上述したことから
明らかなように、水平表示の開始時点はパルス信
号DP１の立上りからクロスパルスφの21タイミ
ング後であり、上記標準状態においては、水平同
期信号HSYNCの立上りからクロツクパルスφの
24タイミング後となる。
次に、CPU２がレジスタ１８に例えば「＋４」
を書込んだとする。この書込みは、レジスタ１８
の第０ビツト（LSB）〜第２ビツトにデータ
“０，０，１”を、第３ビツトに「＋」を示すデ
ータ“０”を各々書込むことにより行われる。こ
の場合、加算器２４ｈによつてカウンタ２２ｈの
カウント出力に「４」が加算されることから、パ
ルス信号DP１は第４図ホに示すようにカウンタ
２２ｈのカウント出力が「19」の時デコーダ２５
ｈから出力され、この時点からクロツクパルスφ
の21タイミング後に水平表示が開始される（第４
図ヘ参照）。すなわち、この場合水平同期信号
HSYNCの立上りからクロツクパルスφの20タイ
ミング後に水平表示が開始されることになり、言
い換えれば、水平同期信号HSYNCの立上りを基
準として、標準状態よりも４タイミング前に水平
表示が開始されることになる。この結果、全表示
画像が標準状態に比較し画面の左方へ４ドツト移
動される。なお、第４図においては、カウンタ２
２ｈのカウント出力値に（ ）を付し、また、加
算器２４ｈの出力値に〔 〕を付して示してい
る。
を書込んだとする。この書込みは、レジスタ１８
の第０ビツト（LSB）〜第２ビツトにデータ
“０，０，１”を、第３ビツトに「＋」を示すデ
ータ“０”を各々書込むことにより行われる。こ
の場合、加算器２４ｈによつてカウンタ２２ｈの
カウント出力に「４」が加算されることから、パ
ルス信号DP１は第４図ホに示すようにカウンタ
２２ｈのカウント出力が「19」の時デコーダ２５
ｈから出力され、この時点からクロツクパルスφ
の21タイミング後に水平表示が開始される（第４
図ヘ参照）。すなわち、この場合水平同期信号
HSYNCの立上りからクロツクパルスφの20タイ
ミング後に水平表示が開始されることになり、言
い換えれば、水平同期信号HSYNCの立上りを基
準として、標準状態よりも４タイミング前に水平
表示が開始されることになる。この結果、全表示
画像が標準状態に比較し画面の左方へ４ドツト移
動される。なお、第４図においては、カウンタ２
２ｈのカウント出力値に（ ）を付し、また、加
算器２４ｈの出力値に〔 〕を付して示してい
る。
次に、CPU２がレジスタ１８に例えば「−３」
を書込んだとする。この書込みは、レジスタ１８
の第０ビツト〜第２ビツトに「３」の補数“１，
０，１”を、第３ビツトに「−」を示すデータ
“１”を各々書込むことにより行われる。この場
合、加算器２４ｈにより、カウンタ２２ｈのカウ
ント出力から「３」が減算されることから、パル
ス信号DP１は第４図トに示すようにカウンタ２
２ｈのカウント出力が「26」の時デコーダ２５ｈ
から出力され、この時点からクロツクパルスφの
21タイミング後に水平表示が開始される（第４図
チ参照）。すなわち、この場合水平同期信号
HSYNCの立上りからクロツクパルスφの27タイ
ミング後に水平表示が開始されることになり、言
い換えれば、標準状態より３タイミング後れて水
平表示が開始されることになる。この結果、全表
示画像が標準状態に比較し３ドツト右方へ移動さ
れる。
を書込んだとする。この書込みは、レジスタ１８
の第０ビツト〜第２ビツトに「３」の補数“１，
０，１”を、第３ビツトに「−」を示すデータ
“１”を各々書込むことにより行われる。この場
合、加算器２４ｈにより、カウンタ２２ｈのカウ
ント出力から「３」が減算されることから、パル
ス信号DP１は第４図トに示すようにカウンタ２
２ｈのカウント出力が「26」の時デコーダ２５ｈ
から出力され、この時点からクロツクパルスφの
21タイミング後に水平表示が開始される（第４図
チ参照）。すなわち、この場合水平同期信号
HSYNCの立上りからクロツクパルスφの27タイ
ミング後に水平表示が開始されることになり、言
い換えれば、標準状態より３タイミング後れて水
平表示が開始されることになる。この結果、全表
示画像が標準状態に比較し３ドツト右方へ移動さ
れる。
このように、上記実施例においては、CPU２
がレジスタ１８に４ビツトのデータを書込むこと
により、全表示画像を左右方向へ最大７ドツトま
で移動することができる。また、CPU２がレジ
スタ１７に４ビツトのデータを書込むことによ
り、上記と全く同様にして全表示画像を上下方向
へ最大７ドツトまで移動することができる。
がレジスタ１８に４ビツトのデータを書込むこと
により、全表示画像を左右方向へ最大７ドツトま
で移動することができる。また、CPU２がレジ
スタ１７に４ビツトのデータを書込むことによ
り、上記と全く同様にして全表示画像を上下方向
へ最大７ドツトまで移動することができる。
以上説明したように、この発明によるデイスプ
レイコントローラは、表示画面に表示された全画
像をドツト単位で左右方向または上下方向に移動
することができ、この結果、CRT表示装置の表
示特性の相異に基づいて生じる画像の欠けを補正
することができると共に、さらにこの機能を利用
して左右方向または上下方向のスクロール表示も
可能となる。
レイコントローラは、表示画面に表示された全画
像をドツト単位で左右方向または上下方向に移動
することができ、この結果、CRT表示装置の表
示特性の相異に基づいて生じる画像の欠けを補正
することができると共に、さらにこの機能を利用
して左右方向または上下方向のスクロール表示も
可能となる。
第１図はこの発明の一実施例の構成を示すブロ
ツク図、第２図は同実施例におけるCRT表示装
置４の表示画面を示す図、第３図は同実施例にお
ける加算器２４ｈ，２４υの構成を示す図、第４
図は同実施例の動作を説明するためのタイミング
図、第５図は従来のデイスプレイコントローラの
構成を示すブロツク図である。 ２……CPU（中央処理装置）、４……CRT表示
装置、１５……VDP（デイスプレイコントロー
ラ）、１７，１８……レジスタ、２０……画像デ
ータ処理回路、２２ｈ，２２υ……カウンタ、２
４ｈ，２４υ……加算器、２５ｈ，２５υ……デ
コーダ、２６ｈ，２６υ……カウンタ（第２カウ
ンタ）。
ツク図、第２図は同実施例におけるCRT表示装
置４の表示画面を示す図、第３図は同実施例にお
ける加算器２４ｈ，２４υの構成を示す図、第４
図は同実施例の動作を説明するためのタイミング
図、第５図は従来のデイスプレイコントローラの
構成を示すブロツク図である。 ２……CPU（中央処理装置）、４……CRT表示
装置、１５……VDP（デイスプレイコントロー
ラ）、１７，１８……レジスタ、２０……画像デ
ータ処理回路、２２ｈ，２２υ……カウンタ、２
４ｈ，２４υ……加算器、２５ｈ，２５υ……デ
コーダ、２６ｈ，２６υ……カウンタ（第２カウ
ンタ）。
Claims (1)
- １ 中央処理装置の制御の下に表示処理を行うデ
イスプレイコントローラであつて、内部に同期信
号を作るためのカウンタを有し、このカウンタの
カウント出力が示すタイミングに基づいて表示処
理を行うデイスプレイコントローラにおいて、前
記中央処理装置によつてデータが書込まれるレジ
スタと、前記カウンタのカウント出力と前記レジ
スタ内のデータとを加算する加算手段と、前記加
算手段の出力が一定値に達したとき信号を出力す
るデコーダと、前記デコーダの出力信号によつて
特定の値をプリセツトして画像の表示処理を行う
ようにした第２のカウンタとを有し、前記第２カ
ウンタのカウント出力が示すタミングに基づいて
表示処理を行うことを特徴とするデイスプレイコ
ントローラ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59106093A JPS60249187A (ja) | 1984-05-25 | 1984-05-25 | デイスプレイコントロ−ラ |
| US06/736,827 US4737778A (en) | 1984-05-25 | 1985-05-22 | Video display controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59106093A JPS60249187A (ja) | 1984-05-25 | 1984-05-25 | デイスプレイコントロ−ラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60249187A JPS60249187A (ja) | 1985-12-09 |
| JPH051949B2 true JPH051949B2 (ja) | 1993-01-11 |
Family
ID=14424925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59106093A Granted JPS60249187A (ja) | 1984-05-25 | 1984-05-25 | デイスプレイコントロ−ラ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4737778A (ja) |
| JP (1) | JPS60249187A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5717440A (en) * | 1986-10-06 | 1998-02-10 | Hitachi, Ltd. | Graphic processing having apparatus for outputting FIFO vacant information |
| JPH03125561U (ja) * | 1990-03-30 | 1991-12-18 | ||
| CA2090124A1 (en) * | 1990-08-21 | 1992-02-22 | Paul Noble | Video moving message display |
| TW317954U (en) * | 1992-10-01 | 1997-10-11 | Hudson Soft Co Ltd | Image processing system including a processor side memory and a display side memory |
| JPH0830506A (ja) * | 1994-07-20 | 1996-02-02 | Fujitsu Ltd | データ転送制御方法およびデータ転送回路 |
| US5684498A (en) * | 1995-06-26 | 1997-11-04 | Cae Electronics Ltd. | Field sequential color head mounted display with suppressed color break-up |
| US5933125A (en) * | 1995-11-27 | 1999-08-03 | Cae Electronics, Ltd. | Method and apparatus for reducing instability in the display of a virtual environment |
| US6008858A (en) * | 1996-12-06 | 1999-12-28 | Ati Technologies, Inc | Video timing generation |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2445816A1 (de) * | 1974-09-25 | 1976-04-01 | Siemens Ag | Schaltungsanordnung zum verschieben von zeichen auf dem bildschirm eines datensichtgeraetes |
| US3988728A (en) * | 1975-10-20 | 1976-10-26 | Yokogawa Electric Works, Ltd. | Graphic display device |
| US4112422A (en) * | 1976-12-13 | 1978-09-05 | Atari, Inc. | Method and apparatus for generating moving objects on a video display screen |
| US4189728A (en) * | 1977-12-20 | 1980-02-19 | Atari, Inc. | Apparatus for generating a plurality of moving objects on a video display screen utilizing associative memory |
| US4259725A (en) * | 1979-03-01 | 1981-03-31 | General Electric Company | Cursor generator for use in computerized tomography and other image display systems |
| JPS57109985A (en) * | 1980-12-26 | 1982-07-08 | Matsushita Electric Ind Co Ltd | Display device |
| US4441104A (en) * | 1981-12-31 | 1984-04-03 | Mattel, Inc. | Graphic effects generator |
| US4533910A (en) * | 1982-11-02 | 1985-08-06 | Cadtrak Corporation | Graphics display system with viewports of arbitrary location and content |
-
1984
- 1984-05-25 JP JP59106093A patent/JPS60249187A/ja active Granted
-
1985
- 1985-05-22 US US06/736,827 patent/US4737778A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60249187A (ja) | 1985-12-09 |
| US4737778A (en) | 1988-04-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |