JPH05189998A - ランダムアクセスメモリの検査方法 - Google Patents
ランダムアクセスメモリの検査方法Info
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- JPH05189998A JPH05189998A JP4024651A JP2465192A JPH05189998A JP H05189998 A JPH05189998 A JP H05189998A JP 4024651 A JP4024651 A JP 4024651A JP 2465192 A JP2465192 A JP 2465192A JP H05189998 A JPH05189998 A JP H05189998A
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Abstract
(57)【要約】
【目的】 データ処理システム等の立ち上げ時等におい
て、ＲＡＭ（ランダムアクセスメモリ）が正常に動作し
ているか否かを高速にチェックする。 【構成】 ＣＰＵ２によってテストパターンデータをＲ
ＡＭ５内の特定のアドレス領域へ書き込んだ後に、ＥＣ
Ｃプロセッサ６を用いてテストパターンデータに基づく
データを生成し、この生成したデータをＲＡＭ内の他の
アドレス領域へ展開することで、ＲＡＭの全領域への書
き込み・読み出しを行ない、ＥＣＣプロセッサによって
最終処理した結果のデータを判定することで、ＲＡＭの
動作と同時にＥＣＣプロセッサの動作をチェックする。
て、ＲＡＭ（ランダムアクセスメモリ）が正常に動作し
ているか否かを高速にチェックする。 【構成】 ＣＰＵ２によってテストパターンデータをＲ
ＡＭ５内の特定のアドレス領域へ書き込んだ後に、ＥＣ
Ｃプロセッサ６を用いてテストパターンデータに基づく
データを生成し、この生成したデータをＲＡＭ内の他の
アドレス領域へ展開することで、ＲＡＭの全領域への書
き込み・読み出しを行ない、ＥＣＣプロセッサによって
最終処理した結果のデータを判定することで、ＲＡＭの
動作と同時にＥＣＣプロセッサの動作をチェックする。
Description
【０００１】
【産業上の利用分野】この発明は、ＥＣＣ（ｅｒｒｏｒ
ｃｈｅｃｋｉｎｇ ｃｏｒｒｅｃｔｉｎｇ（誤り訂正
符号処理））プロセッサを利用してランダムアクセスメ
モリ（以下ＲＡＭと記す）を短時間でチェックする方法
に関する。
ｃｈｅｃｋｉｎｇ ｃｏｒｒｅｃｔｉｎｇ（誤り訂正
符号処理））プロセッサを利用してランダムアクセスメ
モリ（以下ＲＡＭと記す）を短時間でチェックする方法
に関する。
【０００２】
【従来の技術】従来、データ処理装置等においては、装
置の信頼性を保つ目的でシステム起動時に、メモリの書
き込み／読み出し／比較評価を行なっている。メモリの
大容量化に伴うメモリテスト時間を短縮するため、特開
昭６４−２１５５７号公報に下記の技術が開示されてい
る。
置の信頼性を保つ目的でシステム起動時に、メモリの書
き込み／読み出し／比較評価を行なっている。メモリの
大容量化に伴うメモリテスト時間を短縮するため、特開
昭６４−２１５５７号公報に下記の技術が開示されてい
る。
【０００３】メモリ内の指定されたアドレスＡ１からア
ドレスＡｎまでをテストするメモリテスト方法であっ
て、メモリ内の指定されたアドレスに対して書き込みと
読み取りを行なう書き込み・読み取り部と、テストパタ
ーンを格納する領域を設け、第１ステップで格納領域か
ら読み出されたパターンを書き込み・読み取り部によっ
てアドレスＡ１に書き込み、第２ステップでアドレスＡ
１に書き込まれたテストパターンを読み取ってアドレス
Ａ２に書き込み、以後テストパターンをあるアドレスに
書き込んだ後、書き込んだパターンを読み取って別のア
ドレスに書き込むステップを順次異なるアドレスに対し
て行ない、第３ステップでテストすべき最後のアドレス
Ａｎから読み取ったテストパターンと、領域に格納され
ているテストパターンを比較することによって、メモリ
の良否を判定する。
ドレスＡｎまでをテストするメモリテスト方法であっ
て、メモリ内の指定されたアドレスに対して書き込みと
読み取りを行なう書き込み・読み取り部と、テストパタ
ーンを格納する領域を設け、第１ステップで格納領域か
ら読み出されたパターンを書き込み・読み取り部によっ
てアドレスＡ１に書き込み、第２ステップでアドレスＡ
１に書き込まれたテストパターンを読み取ってアドレス
Ａ２に書き込み、以後テストパターンをあるアドレスに
書き込んだ後、書き込んだパターンを読み取って別のア
ドレスに書き込むステップを順次異なるアドレスに対し
て行ない、第３ステップでテストすべき最後のアドレス
Ａｎから読み取ったテストパターンと、領域に格納され
ているテストパターンを比較することによって、メモリ
の良否を判定する。
【０００４】
【発明が解決しようとする課題】従来のテスト方法で
は、テストパターンの複写をＤＭＡ（ｄｉｒｅｃｔ ｍ
ｅｍｏｒｙ ａｃｃｅｓｓ）転送を利用することで高速
化しているので、システムの起動時にＲＡＭのチェック
とＤＭＡコントローラ等の回路が正常に動作しているか
否かを同時にチェックすることができる。一方、汎用メ
モリを多数使用するメモリボード等では、別チップによ
るＥＣＣ回路を搭載しているが、従来のテスト方法では
ＥＣＣ回路の動作をメモリテストと同時に行なっていな
いので、ＥＣＣ回路については別途に動作チェックを行
なう必要がある。
は、テストパターンの複写をＤＭＡ（ｄｉｒｅｃｔ ｍ
ｅｍｏｒｙ ａｃｃｅｓｓ）転送を利用することで高速
化しているので、システムの起動時にＲＡＭのチェック
とＤＭＡコントローラ等の回路が正常に動作しているか
否かを同時にチェックすることができる。一方、汎用メ
モリを多数使用するメモリボード等では、別チップによ
るＥＣＣ回路を搭載しているが、従来のテスト方法では
ＥＣＣ回路の動作をメモリテストと同時に行なっていな
いので、ＥＣＣ回路については別途に動作チェックを行
なう必要がある。
【０００５】この発明はこのような課題を解決するため
なされたもので、その目的はＥＣＣ回路を利用してＲＡ
Ｍの書き込み・読み取りを行なうことで、ＥＣＣ回路を
含めてＲＡＭのチェックを高速に行なう方法を提供する
ことにある。
なされたもので、その目的はＥＣＣ回路を利用してＲＡ
Ｍの書き込み・読み取りを行なうことで、ＥＣＣ回路を
含めてＲＡＭのチェックを高速に行なう方法を提供する
ことにある。
【０００６】
【課題を解決するための手段】前記課題を解決するため
請求項１に係るランダムアクセスメモリの検査方法は、
アドレス信号で指定されるデータ格納領域に複数ビット
のデータを並列に書き込み・読み出しできるランダムア
クセスメモリの検査方法であって、ランダムアクセスメ
モリ内のテスト対象領域を複数の行と複数の列に分けて
管理し、ＥＣＣプロセッサを用いてランダムアクセスメ
モリの全てのテスト対象領域へテストデータの書き込み
を行なうとともに、書き込んだデータをＥＣＣプロセッ
サを用いて行または列方向へ読み出して処理すること
で、ＥＣＣプロセッサの動作を含めてランダムアクセス
メモリの動作を行または列単位にチェックすることを特
徴とする。
請求項１に係るランダムアクセスメモリの検査方法は、
アドレス信号で指定されるデータ格納領域に複数ビット
のデータを並列に書き込み・読み出しできるランダムア
クセスメモリの検査方法であって、ランダムアクセスメ
モリ内のテスト対象領域を複数の行と複数の列に分けて
管理し、ＥＣＣプロセッサを用いてランダムアクセスメ
モリの全てのテスト対象領域へテストデータの書き込み
を行なうとともに、書き込んだデータをＥＣＣプロセッ
サを用いて行または列方向へ読み出して処理すること
で、ＥＣＣプロセッサの動作を含めてランダムアクセス
メモリの動作を行または列単位にチェックすることを特
徴とする。
【０００７】請求項２に係るランダムアクセスメモリの
検査方法は、アドレス信号で指定されるデータ格納領域
に複数ビットのデータを並列に書き込み・読み出しでき
るランダムアクセスメモリの検査方法であって、ランダ
ムアクセスメモリ内のテスト対象領域を複数の行と複数
の列に分けて管理し、特定の行または列に予め用意した
テストパターンデータを書き込んだ後に、ＥＣＣプロセ
ッサを用いて特定の行または列のテストパターンデータ
を読み出して、読み出したテストパターンデータに所定
の処理を施して得たデータを最後の１行または最後の１
列を除いて全ての行または列へ書き込んだ後に、ＥＣＣ
プロセッサを用いて最後の１行または最後の１列を除く
全てのデータに対し行または列単位に所定の処理を施し
て、その処理結果を最後の行または列へ書き込み、次に
最後の行または列のデータと予め用意したテストパター
ンデータとを比較することで、ランダムアクセスメモリ
およびＥＣＣプロセッサの動作をチェックすることを特
徴とする。
検査方法は、アドレス信号で指定されるデータ格納領域
に複数ビットのデータを並列に書き込み・読み出しでき
るランダムアクセスメモリの検査方法であって、ランダ
ムアクセスメモリ内のテスト対象領域を複数の行と複数
の列に分けて管理し、特定の行または列に予め用意した
テストパターンデータを書き込んだ後に、ＥＣＣプロセ
ッサを用いて特定の行または列のテストパターンデータ
を読み出して、読み出したテストパターンデータに所定
の処理を施して得たデータを最後の１行または最後の１
列を除いて全ての行または列へ書き込んだ後に、ＥＣＣ
プロセッサを用いて最後の１行または最後の１列を除く
全てのデータに対し行または列単位に所定の処理を施し
て、その処理結果を最後の行または列へ書き込み、次に
最後の行または列のデータと予め用意したテストパター
ンデータとを比較することで、ランダムアクセスメモリ
およびＥＣＣプロセッサの動作をチェックすることを特
徴とする。
【０００８】
【作用】請求項１に係る検査方法は、ランダムアクセス
メモリ内のテスト対象領域を行と列に分けて管理し、Ｅ
ＣＣプロセッサを用いてテストデータをテスト対象領域
の全て、または、行もしくは列単位に書き込んだ後に、
行または列単位に書き込んだデータを読み出して処理し
た結果を判定することで、ランダムアクセスメモリのチ
ェックを高速に行なうことができるとともに、ＥＣＣプ
ロセッサの動作が正常か否かを同時にチェックすること
ができる。
メモリ内のテスト対象領域を行と列に分けて管理し、Ｅ
ＣＣプロセッサを用いてテストデータをテスト対象領域
の全て、または、行もしくは列単位に書き込んだ後に、
行または列単位に書き込んだデータを読み出して処理し
た結果を判定することで、ランダムアクセスメモリのチ
ェックを高速に行なうことができるとともに、ＥＣＣプ
ロセッサの動作が正常か否かを同時にチェックすること
ができる。
【０００９】請求項２に係るランダムアクセスメモリの
検査方法は、特定の行または列に書き込んだテストパタ
ーンデータに基いてＥＣＣプロセッサで所定の処理を施
して得たデータを、最後の行または列を除く他の全ての
行または列へ書き込んだ後に、書き込んだデータ行また
は列単位に処理したデータを最後の行または列に書き込
み、最後の行または列のデータと最初に与えたテストパ
ターンデータを比較する手順であるから、ランダムアク
セスメモリのチェックを高速で行なうことができるとと
もに、ＥＣＣプロセッサの動作が正常か否かを同時にチ
ェックすることができる。
検査方法は、特定の行または列に書き込んだテストパタ
ーンデータに基いてＥＣＣプロセッサで所定の処理を施
して得たデータを、最後の行または列を除く他の全ての
行または列へ書き込んだ後に、書き込んだデータ行また
は列単位に処理したデータを最後の行または列に書き込
み、最後の行または列のデータと最初に与えたテストパ
ターンデータを比較する手順であるから、ランダムアク
セスメモリのチェックを高速で行なうことができるとと
もに、ＥＣＣプロセッサの動作が正常か否かを同時にチ
ェックすることができる。
【００１０】
【実施例】以下にこの発明の実施例を添付図面を参照し
て説明する。図３はこの発明に係る検査方法を実行する
ことのできるデータ処理装置の要部ブロック構成図であ
る。このデータ処理装置１は、中央処理部（以下ＣＰＵ
と記す）２と、テストパターンデータ格納部３と、ＤＭ
Ａ転送機能を備えたメモリ管理部４と、ランダムアクセ
スメモリ（以下ＲＡＭと記す）５と、ＥＣＣプロセッサ
６とからなる。
て説明する。図３はこの発明に係る検査方法を実行する
ことのできるデータ処理装置の要部ブロック構成図であ
る。このデータ処理装置１は、中央処理部（以下ＣＰＵ
と記す）２と、テストパターンデータ格納部３と、ＤＭ
Ａ転送機能を備えたメモリ管理部４と、ランダムアクセ
スメモリ（以下ＲＡＭと記す）５と、ＥＣＣプロセッサ
６とからなる。
【００１１】符号７はシステムバスでアドレス・データ
・制御バス等を含み、メモリ管理部４とＣＰＵ２および
テストパターンデータ格納部３とを接続するとともに、
ＥＣＣプロセッサ６とＣＰＵ２ならびにメモリ管理部４
を接続するためのものである。
・制御バス等を含み、メモリ管理部４とＣＰＵ２および
テストパターンデータ格納部３とを接続するとともに、
ＥＣＣプロセッサ６とＣＰＵ２ならびにメモリ管理部４
を接続するためのものである。
【００１２】ＥＣＣプロセッサ６は、ＥＣＣ制御部６ａ
と、ＥＣＣアドレス生成部６ｂと、パリティ／シンドロ
ーム生成部６ｃと、生成多項式指定部６ｄからなる。
と、ＥＣＣアドレス生成部６ｂと、パリティ／シンドロ
ーム生成部６ｃと、生成多項式指定部６ｄからなる。
【００１３】ＥＣＣ制御部６ａは、システムバス７を介
してＣＰＵ２から供給される指令に基づいてこのＥＣＣ
プロセッサ６の全体の動作を制御するとともに、ＥＣＣ
プロセッサ６がＲＡＭ５へアクセスするに際して、シス
テムバス７を介してメモリ管理部４へアクセス要求等を
送出してＲＡＭ５へのアクセス競合が発生しないようタ
イミングの調整を行なうよう構成している。
してＣＰＵ２から供給される指令に基づいてこのＥＣＣ
プロセッサ６の全体の動作を制御するとともに、ＥＣＣ
プロセッサ６がＲＡＭ５へアクセスするに際して、シス
テムバス７を介してメモリ管理部４へアクセス要求等を
送出してＲＡＭ５へのアクセス競合が発生しないようタ
イミングの調整を行なうよう構成している。
【００１４】ＥＣＣアドレス生成部６ｂは、ＥＣＣ制御
部６ａから供給されるアドレス生成指令６ｅに基づいて
生成したアドレス信号６ｆと、書き込みもしくは読み出
しを指定する信号６ｇを、ＲＡＭ５のアドレス・制御バ
ス５ａへ供給する。
部６ａから供給されるアドレス生成指令６ｅに基づいて
生成したアドレス信号６ｆと、書き込みもしくは読み出
しを指定する信号６ｇを、ＲＡＭ５のアドレス・制御バ
ス５ａへ供給する。
【００１５】生成多項式指定部６ｄは、ＥＣＣ制御部６
ａから供給される生成多項式指定情報６ｈに基づいて演
算処理に係る指令６ｉをパリティ／シンドローム生成部
６ｃへ供給する。
ａから供給される生成多項式指定情報６ｈに基づいて演
算処理に係る指令６ｉをパリティ／シンドローム生成部
６ｃへ供給する。
【００１６】パリティ／シンドローム生成部６ｃは、デ
ータバス５ｂを介してＲＡＭ５から読み出したデータを
取り込むデータ入力端子６ｊと、処理を施した結果のデ
ータを出力するデータ出力端子６ｋを備える。
ータバス５ｂを介してＲＡＭ５から読み出したデータを
取り込むデータ入力端子６ｊと、処理を施した結果のデ
ータを出力するデータ出力端子６ｋを備える。
【００１７】図１はこの発明に係る検査方法の一具体例
を示す説明図、図２は同検査方法のフローチャートであ
る。ＥＣＣプロセッサ６は、ＲＡＭ５内のテスト対象領
域を、図１に示すようにＷ個の行と、Ｔ個の列に分けて
管理する。図１では、ＲＡＭ５の全テスト対象領域を矩
形で示し、その矩形の左上のセルを符号Ａ１，１、右下
のセルをＡＷ，Ｔで示した。Ａはセルのアドレスを意味
する符号、符号Ａに続く符号は行および列番号である。
なお、図２に示す符号Ｓ１，Ｓ２…は、処理ステップの
番号である。
を示す説明図、図２は同検査方法のフローチャートであ
る。ＥＣＣプロセッサ６は、ＲＡＭ５内のテスト対象領
域を、図１に示すようにＷ個の行と、Ｔ個の列に分けて
管理する。図１では、ＲＡＭ５の全テスト対象領域を矩
形で示し、その矩形の左上のセルを符号Ａ１，１、右下
のセルをＡＷ，Ｔで示した。Ａはセルのアドレスを意味
する符号、符号Ａに続く符号は行および列番号である。
なお、図２に示す符号Ｓ１，Ｓ２…は、処理ステップの
番号である。
【００１８】ＣＰＵ２は、図示しないメモリ検査指令を
受けると、図示しないＲＯＭ等に予め格納されたＲＡＭ
テストプログラム基づいて、一連の処理を開始する。ま
ず、ＣＰＵ２はテストパターンデータ格納部３に格納さ
れているテストパターンデータをシステムバス７を介し
て読み出し、これをメモリ管理部４を介してＲＡＭ５の
第１行（Ａ１，１〜Ａ１，Ｔ）へ書き込む。
受けると、図示しないＲＯＭ等に予め格納されたＲＡＭ
テストプログラム基づいて、一連の処理を開始する。ま
ず、ＣＰＵ２はテストパターンデータ格納部３に格納さ
れているテストパターンデータをシステムバス７を介し
て読み出し、これをメモリ管理部４を介してＲＡＭ５の
第１行（Ａ１，１〜Ａ１，Ｔ）へ書き込む。
【００１９】次に、ＣＰＵ２は、ＥＣＣプロセッサ６に
対して以下に示す第１のパリティ処理を行なわせるため
の制御データを出力する。第１のパリティ処理は、図１
において最上段の行（第１行）から最下段の１つ前の行
（第Ｗ−１行）までに対して実行される処理である。
対して以下に示す第１のパリティ処理を行なわせるため
の制御データを出力する。第１のパリティ処理は、図１
において最上段の行（第１行）から最下段の１つ前の行
（第Ｗ−１行）までに対して実行される処理である。
【００２０】この第１のパリティ処理では、先にテスト
パターンデータの書き込みを行なった行（この場合は第
１行）のある列のデータを読み出して、読み出したデー
タにある値のデータ（パリティデータ）を加算すると、
その加算結果が０となるようなパリティデータを生成さ
せる。そして、第１行のある列に書き込まれたテストパ
ターンデータに基づいて生成したパリティデータを第２
行〜第Ｗ−１行の対応する列に書き込む。
パターンデータの書き込みを行なった行（この場合は第
１行）のある列のデータを読み出して、読み出したデー
タにある値のデータ（パリティデータ）を加算すると、
その加算結果が０となるようなパリティデータを生成さ
せる。そして、第１行のある列に書き込まれたテストパ
ターンデータに基づいて生成したパリティデータを第２
行〜第Ｗ−１行の対応する列に書き込む。
【００２１】次に、ＣＰＵ２は、ＥＣＣプロセッサ６に
対して以下に示す第２のパリティ処理を行なわせるため
の制御データを出力する。第２のパリティ処理では、図
１に示す第１行〜第Ｗ−１行までの各列毎のデータに対
してパリティを生成させ、生成したパリティデータを図
１に示す最下行、すなわち、第Ｗ行の対応する列に書き
込む。
対して以下に示す第２のパリティ処理を行なわせるため
の制御データを出力する。第２のパリティ処理では、図
１に示す第１行〜第Ｗ−１行までの各列毎のデータに対
してパリティを生成させ、生成したパリティデータを図
１に示す最下行、すなわち、第Ｗ行の対応する列に書き
込む。
【００２２】そして、全ての列に対するパリティ処理が
終了した後に、ＣＰＵ２によって最下行（第Ｗ行）の各
列のデータが最初に与えたテストパターンデータと一致
しているか否かをチェックする。
終了した後に、ＣＰＵ２によって最下行（第Ｗ行）の各
列のデータが最初に与えたテストパターンデータと一致
しているか否かをチェックする。
【００２３】前記の内容を図２のフローチャートを参照
に説明する。処理ステップＳ１において、ＣＰＵ２によ
ってＲＡＭ５の第１行目にテストパターンデータが書き
込まれる。
に説明する。処理ステップＳ１において、ＣＰＵ２によ
ってＲＡＭ５の第１行目にテストパターンデータが書き
込まれる。
【００２４】処理ステップＳ２では、ＥＣＣプロセッサ
によって第１のパリティ処理を行なう。この第１のパリ
ティ処理では以下の処理がなされる。第２行から第Ｗ−
１行まで次の処理を実行する。第１列から第Ｔ列まで次
の処理を実行する。アドレスＡ１，ｎに書き込まれたデ
ータＤ１，ｎとアドレスＡｍ，ｎに書き込むべきデータ
Ｄｍ，ｎとの排他的論理和出力が０となるようなデータ
Ｄｍ，ｎを生成して生成したＤｍ，ｎをアドレスＡｍ，
ｎに書き込む。言い換えれば、符号長２バイト、データ
長１バイト、符号間最小距離２バイトの符号を生成し、
生成したデータＤｍ，ｎを書き込む。
によって第１のパリティ処理を行なう。この第１のパリ
ティ処理では以下の処理がなされる。第２行から第Ｗ−
１行まで次の処理を実行する。第１列から第Ｔ列まで次
の処理を実行する。アドレスＡ１，ｎに書き込まれたデ
ータＤ１，ｎとアドレスＡｍ，ｎに書き込むべきデータ
Ｄｍ，ｎとの排他的論理和出力が０となるようなデータ
Ｄｍ，ｎを生成して生成したＤｍ，ｎをアドレスＡｍ，
ｎに書き込む。言い換えれば、符号長２バイト、データ
長１バイト、符号間最小距離２バイトの符号を生成し、
生成したデータＤｍ，ｎを書き込む。
【００２５】処理ステップＳ３では、ＥＣＣプロセッサ
によって第２のパリティ処理を行なう。この第２のパリ
ティ処理では以下の処理がなされる。第１行から第Ｗ−
１行までの各列毎のデータＤ１，ｎ〜ＤＷ−１，ｎに対
してそれらのデータの排他的論路和が０となるようなデ
ータＤＷ，ｎを生成し、このデータＤＷ，ｎをアドレス
ＡＷ，ｎへ書き込む。
によって第２のパリティ処理を行なう。この第２のパリ
ティ処理では以下の処理がなされる。第１行から第Ｗ−
１行までの各列毎のデータＤ１，ｎ〜ＤＷ−１，ｎに対
してそれらのデータの排他的論路和が０となるようなデ
ータＤＷ，ｎを生成し、このデータＤＷ，ｎをアドレス
ＡＷ，ｎへ書き込む。
【００２６】処理ステップＳ４では、第Ｗ行（最終行）
の各列のデータＤＷ，ｎが、最初に与えたテストパター
ンデータと一致しているか否かをチェックし、全ての列
のデータが一致していれば、ＲＡＭ５およびＥＣＣプロ
セッサ６の動作が正常であることを確認できたことにな
る。一致していない場合は、例えば図示しないＣＲＴ表
示部等にエラーがあることを表示させる。
の各列のデータＤＷ，ｎが、最初に与えたテストパター
ンデータと一致しているか否かをチェックし、全ての列
のデータが一致していれば、ＲＡＭ５およびＥＣＣプロ
セッサ６の動作が正常であることを確認できたことにな
る。一致していない場合は、例えば図示しないＣＲＴ表
示部等にエラーがあることを表示させる。
【００２７】なお、この実施例では、行単位にテストパ
ターンデータを書き込み、そのテストパターンデータに
基づいてＥＣＣプロセッサ６で処理して得たデータを列
方向の他のアドレス領域に書き込み、列単位にパリティ
データを生成してＲＡＭの動作をチェックする方法につ
いて説明したが、列単位にテストパターンデータを書き
込み、行方向へデータの書き込みを行なって、行単位に
パリティデータを生成してチェックを行なってもよい。
ターンデータを書き込み、そのテストパターンデータに
基づいてＥＣＣプロセッサ６で処理して得たデータを列
方向の他のアドレス領域に書き込み、列単位にパリティ
データを生成してＲＡＭの動作をチェックする方法につ
いて説明したが、列単位にテストパターンデータを書き
込み、行方向へデータの書き込みを行なって、行単位に
パリティデータを生成してチェックを行なってもよい。
【００２８】また、最終行にパリティデータを書き込ん
だ後に、ＣＰＵ２によって書き込んだパリティデータを
チェックする方法の他に、最終行もしくは最終列までテ
ストパターンデータに基づいて生成したデータを書き込
み、全ての行または列のデータに対してパリティデータ
を生成し、その結果に基づいてＲＡＭ５の動作をチェッ
クしてもよい。
だ後に、ＣＰＵ２によって書き込んだパリティデータを
チェックする方法の他に、最終行もしくは最終列までテ
ストパターンデータに基づいて生成したデータを書き込
み、全ての行または列のデータに対してパリティデータ
を生成し、その結果に基づいてＲＡＭ５の動作をチェッ
クしてもよい。
【００２９】
【発明の効果】以上説明したようにこの発明に係るラン
ダムアクセスメモリの検査方法は、ＥＣＣプロセッサを
用いてランダムアクセスメモリ内のテスト対象領域へデ
ータの書き込みを行なうとともに、ＥＣＣプロセッサを
用いて行または列方向のパリティデータを生成し、その
生成結果に基づいて検査結果の判定を行なう手順である
から、ランダムアクセスメモリとＥＣＣプロセッサの動
作を同時にチェックできる。また、ＥＣＣプロセッサを
用いて、ランダムアクセスメモリの書き込み・読み出し
を行なうので、マイクロプログラムをＣＰＵが解釈しな
がらランダムアクセスメモリの書き込み・読み出しを行
なう場合よりも高速の書き込み・読み出し処理が可能
で、テスト時間を大幅に短縮することができる。
ダムアクセスメモリの検査方法は、ＥＣＣプロセッサを
用いてランダムアクセスメモリ内のテスト対象領域へデ
ータの書き込みを行なうとともに、ＥＣＣプロセッサを
用いて行または列方向のパリティデータを生成し、その
生成結果に基づいて検査結果の判定を行なう手順である
から、ランダムアクセスメモリとＥＣＣプロセッサの動
作を同時にチェックできる。また、ＥＣＣプロセッサを
用いて、ランダムアクセスメモリの書き込み・読み出し
を行なうので、マイクロプログラムをＣＰＵが解釈しな
がらランダムアクセスメモリの書き込み・読み出しを行
なう場合よりも高速の書き込み・読み出し処理が可能
で、テスト時間を大幅に短縮することができる。
【図１】この発明に係る検査方法の一具体例を示す説明
図
図
【図２】同検査方法のフローチャート
【図３】発明に係る検査方法を実行することのできるデ
ータ処理装置の要部ブロック構成図
ータ処理装置の要部ブロック構成図
１…データ処理装置、２…中央処理部（ＣＰＵ）、３…
テストパターンデータ格納部、４…メモリ管理部、５…
ランダムアクセスメモリ（ＲＡＭ）、５ａ…メモリアド
レス・制御バス、５ｂ…メモリデータバス、６…ＥＣＣ
プロセッサ、７…アドレス・データ・制御バスを含むシ
ステムバス。
テストパターンデータ格納部、４…メモリ管理部、５…
ランダムアクセスメモリ（ＲＡＭ）、５ａ…メモリアド
レス・制御バス、５ｂ…メモリデータバス、６…ＥＣＣ
プロセッサ、７…アドレス・データ・制御バスを含むシ
ステムバス。
Claims (2)
- 【請求項１】 アドレス信号で指定されるデータ格納領
域に複数ビットのデータを並列に書き込み・読み出しで
きるランダムアクセスメモリの検査方法であって、前記
ランダムアクセスメモリ内のテスト対象領域を複数の行
と複数の列に分けて管理し、ＥＣＣプロセッサを用いて
前記ランダムアクセスメモリの全てのテスト対象領域へ
テストデータの書き込みを行なうとともに、前記書き込
んだデータを前記ＥＣＣプロセッサを用いて前記行また
は列方向へ読み出して処理することで、前記ＥＣＣプロ
セッサの動作を含めて前記ランダムアクセスメモリの動
作を前記行または列単位にチェックすることを特徴とす
るランダムアクセスメモリの検査方法。 - 【請求項２】 アドレス信号で指定されるデータ格納領
域に複数ビットのデータを並列に書き込み・読み出しで
きるランダムアクセスメモリの検査方法であって、前記
ランダムアクセスメモリ内のテスト対象領域を複数の行
と複数の列に分けて管理し、特定の行または列に予め用
意したテストパターンデータを書き込んだ後に、ＥＣＣ
プロセッサを用いて特定の行または列のテストパターン
データを読み出して、読み出したテストパターンデータ
に所定の処理を施して得たデータを最後の１行または最
後の１列を除いて全ての行または列へ書き込んだ後に、
前記ＥＣＣプロセッサを用いて最後の１行または最後の
１列を除く全てのデータに対し行または列単位に所定の
処理を施して、その処理結果を最後の行または列へ書き
込み、次に最後の行または列のデータと予め用意したテ
ストパターンデータとを比較することで、前記ランダム
アクセスメモリおよび前記ＥＣＣプロセッサの動作をチ
ェックすることを特徴とするランダムアクセスメモリの
検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4024651A JP2768371B2 (ja) | 1992-01-14 | 1992-01-14 | ランダムアクセスメモリの検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4024651A JP2768371B2 (ja) | 1992-01-14 | 1992-01-14 | ランダムアクセスメモリの検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05189998A true JPH05189998A (ja) | 1993-07-30 |
| JP2768371B2 JP2768371B2 (ja) | 1998-06-25 |
Family
ID=12144046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4024651A Expired - Lifetime JP2768371B2 (ja) | 1992-01-14 | 1992-01-14 | ランダムアクセスメモリの検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2768371B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8607120B2 (en) | 2009-03-19 | 2013-12-10 | Samsung Electronics Co., Ltd. | Semiconductor memory device for performing additional ECC correction according to cell pattern and electronic system including the same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5968900A (ja) * | 1982-10-13 | 1984-04-18 | Nippon Telegr & Teleph Corp <Ntt> | メモリ集積回路 |
| JPS60174957U (ja) * | 1984-04-26 | 1985-11-20 | 富士電機株式会社 | メモリ装置の機能確認回路 |
| JPS6421557A (en) * | 1987-07-15 | 1989-01-24 | Fujitsu Ltd | Method for testing memory |
-
1992
- 1992-01-14 JP JP4024651A patent/JP2768371B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5968900A (ja) * | 1982-10-13 | 1984-04-18 | Nippon Telegr & Teleph Corp <Ntt> | メモリ集積回路 |
| JPS60174957U (ja) * | 1984-04-26 | 1985-11-20 | 富士電機株式会社 | メモリ装置の機能確認回路 |
| JPS6421557A (en) * | 1987-07-15 | 1989-01-24 | Fujitsu Ltd | Method for testing memory |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8607120B2 (en) | 2009-03-19 | 2013-12-10 | Samsung Electronics Co., Ltd. | Semiconductor memory device for performing additional ECC correction according to cell pattern and electronic system including the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2768371B2 (ja) | 1998-06-25 |
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