JPH05189356A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 回路規模が小さく、またメモリ制御を高速に
行なうことができるメモリ制御装置を提供する。 【構成】 複数のメモリアクセス要求装置の出力するア
クセスアドレスを調停装置３により選択し、制御信号発
生装置４に入力する。制御信号発生装置４は入力された
アドレス信号の内容により出力する時分割したメモリア
ドレス信号を制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は時分割でアクセスアドレ
スを指定するメモリの制御装置に関し、とくにダイナミ
ックメモリ制御装置に関するものである。

【０００２】

【従来の技術】近年、コンピュータの高速化、ダイナミ
ックメモリの高速化が進みメモリ制御装置の高速化が要
求されている。

【０００３】以下図面を参照しながら、上記した従来の
メモリ制御装置の一例について説明する。

【０００４】図４は従来のメモリ制御装置のブロック図
を示すものである。図４において、４１、４２はメモリ
アクセス要求装置、４３は調停装置、４４はアクセスア
ドレスを指定するために２つに時分割されたアドレス信
号を入力し、連続するアクセスにおいて時分割された第
１番目のアドレスが次のアクセスの時分割された第１番
目のアドレスと等しい場合に連続するアクセス第１番目
のアドレス指定を省略することのできるメモリ装置であ
る。

【０００５】以上のように構成されたメモリ制御装置に
ついて、以下その動作について説明する。

【０００６】メモリ装置４４にたいしアクセスを行なう
場合、メモリアクセス要求装置４１は２つに時分割した
メモリアドレス信号とメモリ制御信号とアクセス要求信
号を出力する。

【０００７】メモリアクセス要求装置４１は、連続した
アクセスを行なう場合、時分割された第１番目のメモリ
アドレスが等しい場合に、第２番目以降のアクセスの第
１番目のメモリアドレスの出力を行なわない。

【０００８】調停装置４３は複数のメモリアクセス装置
から同時にアクセス要求があった場合に調停を行ない、
調停により選ばれたメモリアクセス要求装置の出力する
メモリ制御信号とメモリアドレス信号を選択しメモリ制
御信号を出力する。

【０００９】メモリ装置４４は調停装置４３の出力する
メモリ制御信号を入力し、メモリのリード、ライトを行
なう。

【００１０】また、従来のメモリ制御装置ではリフレッ
シュ動作を行なうためには、メモリアクセス装置が時分
割された第１番目のアドレスを出力せずに連続してアク
セスを行なっている場合、その動作を中断しリフレッシ
ュ動作後に再び再開するためには制御装置が複雑とな
り、制御装置の規模が大きくなっていた。また、制御装
置の規模を大きくせずに上記問題を解決するために、連
続アクセス終了後にリフレッシュを行なうこともある
が、このようなメモリ制御装置ではメモリのデータ信頼
性は低くなる。

【００１１】また、従来のメモリ制御装置ではデータ転
送動作を行なうためには、メモリアクセス装置が時分割
された第１番目のアドレスを出力せずに連続してアクセ
スを行なっている場合、その動作を中断しデータ転送動
作後に再び再開するためには制御装置が複雑となり、制
御装置の規模が大きくなっていた。

【００１２】

【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、メモリの連続アドレスアクセス時の時分
割された第１番目のメモリアドレスを省く処理が各メモ
リアクセス要求装置が行なっていたので、連続処理中に
調停回路によって他のメモリアクセス要求装置の出力す
るメモリ制御信号が選択される場合処理を中断し再度調
停回路によって選択される場合に中断された処理を続行
する必要があり、制御回路が複雑になり回路規模が大き
くなる。また調停装置によって切替えられるメモリ制御
信号の時分割された第１番目のアドレス信号が等しい場
合でもその第１番目のメモリアドレスの出力を省くこと
ができないために高速化がはかれないという問題点を有
していた。

【００１３】本発明は上記問題点に鑑み、回路規模が小
さく、またメモリ制御を高速に行なうことができるメモ
リ制御装置を提供することを目的とする。

【００１４】

【課題を解決するための手段】上記問題点を解決するた
めに本発明のメモリ制御装置は、アクセスを行なうアド
レス信号と、アクセスの種類を示すアクセスステータス
信号と前記アドレス信号が有効であることを示すアクセ
ス要求信号を生成する複数のメモリアクセス要求装置
と、前記複数のメモリアクセス要求装置の出力するアド
レス信号とアクセスステータス信号とアクセス要求信号
を入力し同時に複数のアクセス要求が発生した場合に調
停を行ない調停により選択されたアドレス信号とアクセ
スステータス信号を出力する調停装置と、前記調停装置
が生成するアドレス信号とアクセスステータス信号を入
力し２つに時分割されたメモリアドレス信号とメモリ制
御信号を出力し、前記時分割された第１番目のメモリア
ドレス信号が連続する次の時分割される第１番目のメモ
リアドレスと等しい場合に、その第１番目の時分割され
たメモリアドレス信号の出力を行なわない制御信号発生
装置と、前記制御信号発生装置が出力する２つに時分割
されたメモリアドレスとメモリ制御信号を入力し、第１
番目の時分割されたメモリアドレス信号と第２番目の時
分割されたメモリアドレス信号によりアクセスアドレス
を決定し、連続するアクセスの場合、第１番目の時分割
されたメモリアドレスが等しい場合に連続する時分割さ
れた１番目のアクセスアドレスの入力を省くことができ
るメモリ装置という構成を備えたものである。

【００１５】

【作用】本発明は上記した構成によって、連続したアク
セスのアドレス指定を効率的に行なうことにより、複数
のメモリアクセス要求を効率的に処理しメモリの制御を
高速に行なうこととなる。

【００１６】

【実施例】以下本発明の一実施例のメモリ制御装置につ
いて、図面を参照しながら説明する。

【００１７】図１は本発明の実施例におけるメモリ制御
装置のブロック図である。図１において、１、２はメモ
リアクセス要求装置、３は調停装置、４は制御信号発生
装置、５はメモリ装置である。

【００１８】以上のように構成されたメモリ制御装置に
ついて、以下図１、図５及び（表１）を用いてその動作
を説明する。

【００１９】（表１）はメモリ制御装置内の信号の一例
である。

【００２０】

【表１】

【００２１】（表１）でADR_Aはメモリアクセス要求装
置１から出力され調停装置に入力されるアドレス信号、
ADR_Bはメモリアクセス要求装置２から出力され調停装
置に入力されるアドレス信号、SELは調停装置３により
選択されるメモリアクセス装置を示しAはメモリアクセ
ス要求装置１が選択されたことを示し、Bはメモリアク
セス要求装置２が選択されたことを示す。ADRは調停装
置より出力されるアドレス信号である。ADR_S1は制御信
号発生装置により２つに時分割された第１番目のメモリ
アドレス信号、ADR_S2は２つに時分割された第２番目の
メモリアドレス信号である。

【００２２】また、各信号は２進数で表現されており、
アドレスの時分割はアドレス信号の上位３ビットと下位
３ビットで行なわれる場合である。

【００２３】メモリアクセス要求装置１はアドレス信号
ADR_Aとアクセスステータス信号、アクセス要求信号を
調停装置３に出力する。メモリアクセス要求装置２はア
ドレス信号ADR_Bとアクセスステータス信号、アクセス
要求信号を調停装置３に出力する。調停装置３は前記２
つのメモリアクセス要求装置からの要求により調停を行
ない調停により選択されたアドレス信号ADRとアクセス
ステータス信号を制御信号発生装置４に出力する。

【００２４】制御信号発生装置はメモリ装置５に対し時
分割されたメモリアドレス信号を含むメモリ制御信号を
出力する。

【００２５】状態１〜３では調停装置によりメモリアク
セス要求装置１の出力信号が選択される。状態２と３で
はADRの上位３ビットが等しいために制御信号発生装置
はADR_S1の出力を行なわない。

【００２６】状態３と４では調停装置により選択される
メモリアクセス要求装置が変化する、しかし、本構成で
はアドレス信号の上位３ビットが等しい場合にはADR_S1
の出力を省くことができるために処理の高速化がはかれ
る。

【００２７】状態４〜７でもADRの上位３ビットが等し
いためにADR_S1の出力は行なわれない。状態８、９は前
の状態とADRの上位３ビットの値が変化しているためにA
DR_S1の出力が行なわれる。

【００２８】図５は制御信号発生装置４の処理の流れを
示すフローチャートである。制御信号発生装置４への入
力アドレスADR(n)はまずADR_S1(n),ADR_S2(n)に分割さ
れる。次に前回のADR_S1(n-1)とADR_S1(n)が比較され等
しい場合はADR_S1(n)の出力を行なわずADR_S2(n)のみを
出力する。制御信号発生装置４はこの動作を繰り返すこ
とにより効率的なメモリアクセスを実現する。

【００２９】以下本発明の第２の実施例について図面を
参照しながら説明する。図２は本発明の第２の実施例を
示すメモリ制御装置のブロック図である。

【００３０】その効果について図面を参照しながら説明
する。同図において、２１、２２はメモリアクセス要求
装置、２３は調停装置、２４は制御信号発生装置、２５
はメモリ装置、２６はリフレッシュ要求発生装置であ
る。

【００３１】図１と異なるのはリフレッシュ要求発生装
置２６の出力するリフレッシュ要求信号を調停装置の入
力信号とした点である。

【００３２】以上のように構成されたメモリ制御装置に
ついて、以下その動作を説明する。第１の実施例と同様
に複数のメモリアクセス要求装置からアクセス要求が行
なわれる。リフレッシュ要求発生装置２６はメモリに必
要なリフレッシュのタイミングでリフレッシュ要求信号
を出力する。調停装置２３は調停を行ない制御信号発生
装置２４にアドレス信号とアクセスステータス信号を出
力し、メモリ装置２５は制御信号発生装置の出力する信
号を入力しメモリアクセスを行なう。

【００３３】以上のように、調停装置にリフレッシュ要
求装置の出力を入力することにより、回路規模を大きく
せずにデータの信頼性を上げることができる。

【００３４】以下本発明の第３の実施例について図面を
参照しながら説明する。図３は本発明の第３の実施例を
示すメモリ制御装置のブロック図である。

【００３５】その効果について図面を参照しながら説明
する。同図において、３１、３２はメモリアクセス要求
装置、３３は調停装置、３４は制御信号発生装置、３５
はデータ転送操作を必要とするメモリ装置、３６は転送
要求発生装置である。 図１と異なるのは転送要求発生
装置３６の出力する転送要求信号を調停装置の入力信号
とした点である。 以上のように構成されたメモリ制御
装置について、以下その動作を説明する。第１の実施例
と同様に複数のメモリアクセス要求装置からアクセス要
求が行なわれる。転送要求発生装置３６はデータ転送時
に転送要求信号を出力する。調停装置３３は調停を行な
い制御信号発生装置３４にアドレス信号とアクセスステ
ータス信号を出力し、メモリ装置３５は制御信号発生装
置の出力する信号を入力しメモリアクセスを行なう。

【００３６】以上のように、調停装置にデータ転送要求
装置の出力を入力することにより、回路規模を大きくせ
ずにデータ転送処理を行なうことができる。

【００３７】なお、第１の実施例において、メモリアク
セス要求装置を２個としたが、２個以上のメモリアクセ
ス要求装置で構成しても良い。また、常時複数のアクセ
ス要求が発生しているとして動作説明を行なったが、ア
クセス要求は複数出力される必要はない。時分割を上位
と下位で行なったが、これは任意の組合せで良い。

【００３８】また、第２の実施例ではリフレッシュ要求
装置２６は、アドレス信号を出力するようにしたが、メ
モリ装置２５のリフレッシュ動作がメモリアドレス信号
に依存しない場合、この信号を出力する必要はない。

【００３９】また、第３の実施例ではデータ転送要求装
置３６は、データ転送の要求を出力するようにしたが、
メモリ装置３５のデータ転送以外の制御要求装置でもよ
い。

【００４０】

【発明の効果】以上のように本発明はメモリアクセス要
求装置と調停装置と制御信号発生装置とメモリ装置を設
けることにより、回路規模が小さく、またメモリ制御を
高速に行なうことができるメモリ制御装置を実現するこ
とができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例におけるメモリ制御装置
のブロック図

【図２】本発明の第２の実施例におけるメモリ制御装置
のブロック図

【図３】本発明の第３の実施例におけるメモリ制御装置
のブロック図

【図４】従来のメモリ制御装置のブロック図

【図５】本発明の実施例における制御信号発生装置４の
動作を示すフローチャート

【符号の説明】

１ メモリアドレス発生装置 ２ メモリアドレス発生装置 ３ 調停装置 ４ 制御信号発生装置 ５ メモリ装置

Claims (3)

【特許請求の範囲】
1. 【請求項１】 アクセスを行なうアドレス信号と、アク
   セスの種類を示すアクセスステータス信号と前記アドレ
   ス信号が有効であることを示すアクセス要求信号を生成
   する複数のメモリアクセス要求装置と、前記複数のメモ
   リアクセス要求装置の出力するアドレス信号とアクセス
   ステータス信号とアクセス要求信号を入力し同時に複数
   のアクセス要求が発生した場合に調停を行ない調停によ
   り選択されたアドレス信号とアクセスステータス信号を
   出力する調停装置と、前記調停装置が生成するアドレス
   信号とアクセスステータス信号を入力し２つに時分割さ
   れたメモリアドレス信号とメモリ制御信号を出力し、前
   記時分割された第１番目のメモリアドレス信号が連続す
   る次の時分割される第１番目のメモリアドレスと等しい
   場合に、その第１番目の時分割されたメモリアドレス信
   号の出力を行なわない制御信号発生装置と、前記制御信
   号発生装置が出力する２つに時分割されたメモリアドレ
   スとメモリ制御信号を入力し、第１番目の時分割された
   メモリアドレス信号と第２番目の時分割されたメモリア
   ドレス信号によりアクセスアドレスを決定し、連続する
   アクセスの場合、第１番目の時分割されたメモリアドレ
   スが等しい場合に連続する時分割された１番目のアクセ
   スアドレスの入力を省くことができるメモリ装置とを備
   えたことを特徴とするメモリ制御装置。
2. 【請求項２】 請求項１のメモリ制御装置であってさら
   に、メモリのリフレッシュに必要なタイミングでリフレ
   ッシュ要求信号を出力するリフレッシュ要求発生装置を
   備え、前記リフレッシュ要求発生装置の出力するリフレ
   ッシュ要求信号を請求項１の調停装置に入力することを
   特徴とするメモリ制御装置。
3. 【請求項３】 請求項１のメモリ制御装置であってさら
   に、メモリのシリアルデータ転送に必要なタイミングで
   転送要求信号を出力する転送要求発生装置を備え、前記
   転送要求発生装置の出力する転送要求信号を請求項１の
   調停装置に入力することを特徴とするメモリ制御装置。