JPH05184567A - Ultrasonic diagnostic device - Google Patents

Abstract

PURPOSE:To eliminate the need of a high speed operation which follows an increase of a data rate, and to realize addition of high accuracy by executing zero insertion to a digitized receiving signal from an array vibrator, at the time of addition of data to a parallel bus. CONSTITUTION:By arrayed vibrators T1-TN, an ultrasonic wave is transmitted and received and an obtained receiving signal is converted to digital data by A/D converters 14-17, and this digital data is stored in memories 20-23. Data read out of the memories 20-23 are added by polyphase adding parts 24-27, and subjected to zero insertion. An output of the polyphase adder 27 is interpolated by a low-pass filter action by an interpolator 30, converted to a video signal by a DSC 31 and displayed on a display part 32.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、超音波の受信信号をＡ
／Ｄ変換し、受信指向性の合成を行うディジタルビーム
フォーマを有する超音波診断装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention uses an ultrasonic received signal
The present invention relates to an ultrasonic diagnostic apparatus having a digital beam former that performs D / D conversion and synthesis of reception directivity.

【０００２】[0002]

【従来の技術】最近、超音波の受信信号をＡ／Ｄ（アナ
ログ／ディジタル）変換し受信指向性の合成を行うディ
ジタルビームフォーマが、Ｊ．Ａｃｏｕｓｔ．Ｓｏｃ．
Ａｍ．６３（２）に記載されている文献 Ａ ｎｏｖｅ
ｌ ａｐｐｒｏａｃｈ ｔｏｄｉｇｉｔａｌ ｂｅａｍ
ｆｏｒｍｉｎｇ（以下、引用文献と略す）に知られてい
る。その動作原理は、ナイキストレート以上のサンプリ
ング速度で離散化された受信信号のデータ列に対して、
零パッド（以下零挿入という）とローパスフィルタによ
る補間演算により、データレートをサンプリング速度の
整数倍に高め、データに与える遅延時間を細かく変えら
れるようにしたものである。2. Description of the Related Art Recently, a digital beamformer for A / D (analog / digital) converting an ultrasonic wave reception signal and synthesizing reception directivity is described in J. Accout. Soc.
Am. 63 (2), A novel.
l approach to digital beam
It is known from forming (hereinafter referred to as a cited document). The operating principle is that for the data string of the received signal that is discretized at a sampling rate higher than the Nyquist rate,
The data rate is increased to an integral multiple of the sampling rate by interpolation calculation using a zero pad (hereinafter referred to as zero insertion) and a low-pass filter so that the delay time given to the data can be finely changed.

【０００３】以下、図６を参照して引用例の超音波診断
装置の受信用ディジタルビームフォーマについて説明す
る。The receiving digital beam former of the cited ultrasonic diagnostic apparatus will be described below with reference to FIG.

【０００４】図７は、セクタ電子走査型超音波診断装置
の概略ブロック図である。図７において１０４は零挿入
器、１０５は遅延器、１０６は並列加算器、１０７は補
間器であり、零挿入器１０４、遅延器１０５、並列加算
部１０６、補間器１０７でディジタルビームフォーマを
構成する。FIG. 7 is a schematic block diagram of a sector electronic scanning type ultrasonic diagnostic apparatus. In FIG. 7, reference numeral 104 is a zero inserter, 105 is a delay device, 106 is a parallel adder, and 107 is an interpolator. The zero inserter 104, delay device 105, parallel adder 106, and interpolator 107 constitute a digital beam former. To do.

【０００５】まず、制御部１０１からのパルサトリガ信
号がパルサレシーバ１０２に入力される。このパルサト
リガ信号は、電子集束およびセクタ走査を行うための位
相制御がなされている。４ヶのパルサレシーバ１０２
は、パルサトリガ信号により振動子Ｔ１〜Ｔ４を駆動す
るドライブパルスを出力する。振動子Ｔ１〜Ｔ４は、４
つのパルサレシーバからのドライブパルスにより設定さ
れた方向に超音波を送信する。First, the pulser trigger signal from the control unit 101 is input to the pulser receiver 102. The pulser trigger signal is phase-controlled to perform electron focusing and sector scanning. 4 pulsar receivers 102
Outputs a drive pulse for driving the vibrators T1 to T4 by the pulser trigger signal. The oscillators T1 to T4 are 4
The ultrasonic wave is transmitted in the direction set by the drive pulse from the two pulser receivers.

【０００６】被検体内で反射した超音波は、同じ振動子
Ｔ１〜Ｔ４で受信され、パルサレシーバ１０２で増幅さ
れＡ／Ｄ変換器１０３で、ナイキストレート以上のサン
プリング周波数ｆｓ、サンプリング間隔Δｔによりディ
ジタル信号に変換される。通常、５ＭＨｚの超音波受信
信号に対してサンプリング周波数は２０ＭＨｚ程度が選
ばれる。Ａ／Ｄ変換器１０３のディジタル信号出力は零
挿入器１０４において図８に示すように零挿入される。
データとデータの間に挿入される零の個数を（Ｍ−１）
ケとすると、零挿入器１０４からの出力の零挿入された
データのデータレートはＭ・ｆｓとなる。このＭをオー
バサンプリング倍率と呼ぶ。The ultrasonic waves reflected in the subject are received by the same transducers T1 to T4, amplified by the pulsar receiver 102, and digitalized by the A / D converter 103 at a sampling frequency fs higher than the Nyquist rate and a sampling interval Δt. Converted to a signal. Normally, a sampling frequency of about 20 MHz is selected for an ultrasonic reception signal of 5 MHz. The digital signal output of the A / D converter 103 is zero-inserted in the zero-inserter 104 as shown in FIG.
The number of zeros inserted between data is (M-1)
Then, the data rate of the zero-inserted data output from the zero inserter 104 is M · fs. This M is called an oversampling ratio.

【０００７】一例としてＭ＝８とすると、この零挿入さ
れたデータのデータレートは２０ＭＨｚ・８＝１６０Ｍ
Ｈｚとなる。零挿入器１０４からの出力である零挿入さ
れたデータに対して、遅延器１０５において遅延時間が
与えられる。ディジタル信号に対して与えられる遅延時
間は、ディジタル回路系で実現できる最小の遅延時間単
位（以後、量子化時間単位ｔｑと呼ぶ）の整数倍とな
る。量子化時間単位は、通常そのディジタル信号のデー
タレート周波数の逆数に選ばれる。この場合、データレ
ートは１６０ＭＨｚであるので、量子化時間単位は６．
２５ｎｓとなり、この時間は音波の１周期の１／３２に
相当する。As an example, if M = 8, the data rate of this zero-inserted data is 20 MHz · 8 = 160M.
It becomes Hz. The delay unit 105 gives a delay time to the zero-inserted data output from the zero-inserter 104. The delay time given to the digital signal is an integral multiple of the minimum delay time unit that can be realized by the digital circuit system (hereinafter referred to as the quantization time unit tq). The quantization time unit is usually chosen to be the reciprocal of the data rate frequency of the digital signal. In this case, since the data rate is 160 MHz, the quantization time unit is 6.
It becomes 25 ns, and this time corresponds to 1/32 of one cycle of the sound wave.

【０００８】ディジタル信号に与えられる遅延時間の量
は、超音波を送信した方向で受信感度が最大となるよう
に位相制御されて、並列加算部１０６で加算される。零
挿入器を用いない場合のデータレートは２０ＭＨｚ、量
子化時間単位は５０ｎｓであり、この時間は音波の１周
期の１／４に相当する。通常、並列加算部１０６におい
て精度の高い加算、即ちサイドローブの少ないビームフ
ォームを可能にするためには、量子化時間単位は音波の
１周期の１／１０〜１／４０程度以下の短い時間が選ば
れる。The amount of delay time given to the digital signal is phase-controlled so that the receiving sensitivity becomes maximum in the direction in which the ultrasonic wave is transmitted, and is added by the parallel adder 106. When the zero inserter is not used, the data rate is 20 MHz, the quantization time unit is 50 ns, and this time corresponds to 1/4 of one cycle of the sound wave. Usually, in order to enable highly accurate addition in the parallel adder 106, that is, beamform with a small number of side lobes, the quantization time unit is a short time of about 1/10 to 1/40 of one cycle of a sound wave or less. To be elected.

【０００９】以上のように加算されたデータに対して補
間器１０７で補間演算が行われる。補間演算としては、
例えばＦＩＲフィルタによるローパスフィルタ処理が行
われる。この補間演算と並列加算部１０６における加算
演算は、共に線形演算であるので演算の順番を変える事
が可能である。すなわち零挿入の後の加算と補間演算
は、零挿入の後に補間してから加算する場合と等価であ
り、さらに零挿入におけるデータレートと同一のサンプ
リング速度で動作するＡ／Ｄコンバータを使用した場合
とも等価である。The interpolator 107 performs an interpolation operation on the data added as described above. As the interpolation calculation,
For example, low-pass filter processing by an FIR filter is performed. Since both the interpolation calculation and the addition calculation in the parallel addition unit 106 are linear calculations, the order of the calculations can be changed. That is, the addition after the zero insertion and the interpolation operation are equivalent to the case where the interpolation is performed after the zero insertion and then the addition is performed, and when the A / D converter operating at the same sampling rate as the data rate in the zero insertion is used. Are also equivalent.

【００１０】このように零挿入器１０４と補間器１０７
を用いることにより、ナイキストレート程度のサンプリ
ング周波数で動作するＡ／Ｄ変換器を使用した場合で
も、その数倍程度以上のデータレートに相当する量子化
時間単位が実現され、精度の高いビームフォームが可能
になる。補間器１０７の出力はディジタルスキャンコン
バータ（以後ＤＳＣと呼ぶ）１０８で映像信号に変えら
れ表示部１０９に表示される。In this way, the zero inserter 104 and the interpolator 107 are
Even if an A / D converter that operates at a sampling frequency of about the Nyquist rate is used, a quantization time unit corresponding to a data rate that is several times higher than that is realized, and a highly accurate beamform can be obtained. It will be possible. The output of the interpolator 107 is converted into a video signal by a digital scan converter (hereinafter referred to as DSC) 108 and displayed on a display unit 109.

【００１１】[0011]

【発明が解決しようとする課題】しかしながら、上記従
来の超音波診断装置では、受信のディジタルビームフォ
ーマの零挿入器１０４、補間器１０７においてデータレ
ートが増大し、高速で動作する回路を実現する必要があ
るという問題があった。However, in the above-mentioned conventional ultrasonic diagnostic apparatus, it is necessary to realize a circuit that operates at high speed because the data rate increases in the zero inserter 104 and the interpolator 107 of the receiving digital beam former. There was a problem that there is.

【００１２】本発明は、このような従来の問題を解決す
るものであり、零挿入によるデータレートの増大に伴う
演算速度の高速化を不要にし、かつ精度の高いビームフ
ォームが可能な、優れた超音波診断装置を提供すること
を目的とする。The present invention solves such a conventional problem and is excellent in that it is not necessary to increase the operation speed associated with an increase in the data rate due to zero insertion, and a highly accurate beamform is possible. It is an object to provide an ultrasonic diagnostic apparatus.

【００１３】[0013]

【課題を解決するための手段】上記目的を達成するため
に、請求項１の発明の超音波診断装置は、配列された振
動子からの受信信号をディジタル化してメモリに記憶
し、このメモリから読み出されたデータを、共通データ
バスを介して並列パイプラインに設けられた加算器によ
り構成される多相加算器に入力するようにしたものであ
る。In order to achieve the above object, an ultrasonic diagnostic apparatus according to the invention of claim 1 digitizes a received signal from an arrayed transducer and stores it in a memory. The read data is input to a multi-phase adder configured by an adder provided in a parallel pipeline via a common data bus.

【００１４】請求項２の発明の超音波診断装置は、配列
された振動子からの受信信号をディジタル化してメモリ
に記憶し、このメモリから読み出されたデータを、シフ
タを有する共通データバスを介して並列パイプラインに
設けられた加算器により構成される多相加算器に入力
し、特にその内の一つの加算器にはデータセレクタが接
続され、そのデータセレクタの１つの入力には共通デー
タバスが直接接続され、他の入力にはラッチを介して共
通データバスが接続されたものであり、これらの加算器
の２個を同時に加算演算させるようにしたものである。According to another aspect of the ultrasonic diagnostic apparatus of the present invention, the received signals from the arrayed transducers are digitized and stored in a memory, and the data read from this memory is stored in a common data bus having a shifter. Input to a multi-phase adder configured by an adder provided in a parallel pipeline via a data selector. Especially, one of the adders is connected with a data selector, and one input of the data selector has common data. The bus is directly connected, and a common data bus is connected to the other inputs through a latch, and two of these adders are simultaneously operated for addition.

【００１５】[0015]

【作用】したがって、請求項１の発明によれば、配列振
動子からの複数の受信信号をディジタル化し、メモリに
記憶、読みだされたデータを多相加算器に入力すること
により、零挿入によるデータレートの増大に伴う演算速
度の高速化が不要になり、高精度のディジタルビームフ
ォームが可能になる効果を有する。Therefore, according to the first aspect of the present invention, by digitizing a plurality of received signals from the array oscillator and inputting the data stored and read in the memory to the polyphase adder, zero insertion is performed. There is an effect that it is not necessary to increase the calculation speed with the increase of the data rate, and high-precision digital beam forming becomes possible.

【００１６】また、請求項２の発明によれば、配列振動
子からの複数の受信信号をディジタル化し、メモリに記
憶して、読みだされたデータを多相加算器に入力するこ
とにより、零挿入によるデータレートの増大に伴う演算
速度の高速化が不要になり、より高精度のディジタルビ
ームフォームが可能になる効果を有する。According to the second aspect of the present invention, a plurality of received signals from the array transducer are digitized, stored in the memory, and the read data is input to the polyphase adder, whereby zero is obtained. It is not necessary to increase the calculation speed due to the increase in the data rate due to the insertion, and it is possible to obtain a more accurate digital beamform.

【００１７】[0017]

【実施例】【Example】

（第１の実施例）図１〜図３により本発明の第１の実施
例について説明する。(First Embodiment) A first embodiment of the present invention will be described with reference to FIGS.

【００１８】図１はセクタ電子走査型超音波診断装置の
ブロック図である。図１において、１は超音波プローブ
であり、Ｎケの配列された振動子Ｔ１〜ＴＮで構成され
ている。この例では説明を簡単にするため、Ｎ＝４とし
ている。２は各部のタイミング等を制御する主制御部、
１０〜１３はパルサレシーバ、１４〜１７はＡ／Ｄ変換
器、２０〜２３はメモリ、２４〜２７は多相加算部、３
０は補間器、３１はＤＳＣ、３２は表示部である。振動
子Ｔｉに接続されたメモリ、多相加算部をｉチャンネル
の遅延回路と呼ぶ。メモリ２０〜２３、多相加算部２４
〜２７、補間器３０によりディジタルビームフォーマを
構成する。FIG. 1 is a block diagram of a sector electronic scanning type ultrasonic diagnostic apparatus. In FIG. 1, reference numeral 1 denotes an ultrasonic probe, which is composed of N transducers T1 to TN. In this example, N = 4 is set to simplify the description. 2 is a main control unit that controls timing of each unit,
10 to 13 are pulsar receivers, 14 to 17 are A / D converters, 20 to 23 are memories, and 24 to 27 are polyphase adders, 3
Reference numeral 0 is an interpolator, 31 is a DSC, and 32 is a display unit. The memory and the polyphase adder connected to the oscillator Ti are called an i-channel delay circuit. Memories 20-23, polyphase adder 24
27, the interpolator 30 constitutes a digital beam former.

【００１９】次に上記実施例の動作について説明する。
図１において、まず主制御部２からのトリガ信号がパル
サレシーバ１０〜１３に入力される。これらのトリガ信
号は電子集束およびセクタ走査を行うために位相制御さ
れている。４ヶのパルサレシーバ１０〜１３は、これら
トリガ信号によりドライブパルスを発生し、振動子Ｔ１
〜Ｔ４を駆動する。振動子Ｔ１〜Ｔ４はパルサレシーバ
１０〜１３により駆動され、設定された方向に超音波を
送信する。被検体内で反射した超音波は同じ振動子Ｔ１
〜Ｔ４で受信され、Ａ／Ｄ変換器に送られる。Ａ／Ｄ変
換器１４〜１７によりサンプリング周波数ｆｓ（＝１／
Δｔ、；Δｔサンプリング間隔）でディジタルデータに
変換された受信信号はメモリ２０〜２３に書き込まれ
る。メモリ２０〜２３に書き込まれたデータは、超音波
を送信した方向で受信感度が最大となるようにタイミン
グを制御されて読み出される。メモリ２０〜２３は、書
き込みと読み出しのタイミングをずらすことにより遅延
素子として使われている。読み出されたデータは多相加
算部２４〜２７において加算される。多相加算部２４で
はデータ″零″が入力され、多相加算部２５〜２７では
前段の多相加算部２４〜２６の出力が入力される。多相
加算部２７の出力は補間器３０でローパスフィルタ作用
により補間演算される。補間器３０の出力はＤＳＣ３１
で映像信号に変えられ表示部３２に表示される。Next, the operation of the above embodiment will be described.
In FIG. 1, first, a trigger signal from the main controller 2 is input to the pulser receivers 10-13. These trigger signals are phase controlled to provide electron focusing and sector scanning. The four pulser receivers 10 to 13 generate drive pulses by these trigger signals, and the oscillator T1
Drive T4. The oscillators T1 to T4 are driven by the pulser receivers 10 to 13 and transmit ultrasonic waves in the set direction. The ultrasonic waves reflected in the subject are the same transducer T1.
Received at ~ T4 and sent to A / D converter. The A / D converters 14 to 17 cause the sampling frequency fs (= 1 /
The received signal converted into digital data at Δt ,; Δt sampling interval) is written in the memories 20 to 23. The data written in the memories 20 to 23 is read with the timing thereof controlled so that the receiving sensitivity becomes maximum in the direction in which the ultrasonic waves are transmitted. The memories 20 to 23 are used as delay elements by shifting the timing of writing and reading. The read data is added in the polyphase adders 24 to 27. The data "zero" is input to the polyphase adder 24, and the outputs of the preceding polyphase adders 24 to 26 are input to the polyphase adders 25 to 27. The output of the polyphase adder 27 is interpolated by an interpolator 30 by a low pass filter action. The output of the interpolator 30 is the DSC 31.
Is converted into a video signal and displayed on the display unit 32.

【００２０】図２は多相加算部２４〜２７の一つの、よ
り詳細なブロック図である。図２において、１２０はメ
モリ、ＣＢはメモリの出力に接続された共通データバ
ス、１３０〜１３３は加算器、ｓ０〜ｓ３は加算制御信
号であり、ｓｍ（０≦ｍ≦３）で表す。Ｐ０〜Ｐ３はパ
イプラインであり、Ｐｍ（０≦ｍ≦３）で表す。１４０
〜１４３はラッチ、１４５は制御部、１４６はゲート、
ｍｒはメモリ１２０の読み出し制御信号、ｄｄは遅延制
御信号、ｓｃはサンプリングクロックである。FIG. 2 is a more detailed block diagram of one of the polyphase adders 24-27. In FIG. 2, 120 is a memory, CB is a common data bus connected to the output of the memory, 130 to 133 are adders, s0 to s3 are addition control signals, and are represented by sm (0 ≦ m ≦ 3). P0 to P3 are pipelines and are represented by Pm (0 ≦ m ≦ 3). 140
~ 143 is a latch, 145 is a control unit, 146 is a gate,
mr is a read control signal of the memory 120, dd is a delay control signal, and sc is a sampling clock.

【００２１】制御信号ｄｄは制御部１４５に入力され、
制御部１４５は加算制御信号ｓｍ、メモリの読みだし制
御信号ｍｒを出力する。共通データバスＣＢ、加算器１
３０〜１３３、パイプラインＰｍ、ラッチ１４０〜１４
３、制御部１４５、ゲート１４６により多相加算部を構
成する。加算器の個数はパイプラインの本数に等しく、
その数は後に示すようにオーバサンプリング倍率Ｍの値
により決められる。次に、上記多相加算部の第１の実施
例の動作について説明する。The control signal dd is input to the control unit 145,
The control unit 145 outputs the addition control signal sm and the memory read control signal mr. Common data bus CB, adder 1
30 to 133, pipeline Pm, latches 140 to 14
3, the control unit 145, and the gate 146 form a multi-phase addition unit. The number of adders is equal to the number of pipelines,
The number is determined by the value of the oversampling ratio M, as will be shown later. Next, the operation of the first embodiment of the polyphase adder will be described.

【００２２】図２において、まずメモリ１２０からデー
タＲＸ（ｉ，ｋ）（但し、ｉは振動子Ｔｉからの出力を
意味し、ｋは多相加算部におけるｋ番目の演算タイミン
グを意味する）は共通データバスＣＢを介して加算器１
３０〜１３３に入力され、パイプラインＰｍのデータＰ
Ｄ（ｉ，ｋ，ｍ）との間で以下のような演算、すなわち
零挿入がサンプリング周波数ｆｓに等しい速度で行われ
る。In FIG. 2, first, the data RX (i, k) from the memory 120 (where i means the output from the oscillator Ti, and k means the kth operation timing in the polyphase adder). Adder 1 via common data bus CB
30-133, and the data P of the pipeline Pm
The following calculation, that is, zero insertion, is performed with D (i, k, m) at a speed equal to the sampling frequency fs.

【００２３】すなわち、加算器１３０〜１３３の１個、
または零個においてパイプラインＰｍからのデータとの
間で加算が行われ、残りの加算器ではパイプラインＰｍ
からの入力データがそのまま次のパイプラインＰｍに出
力される。その状態は次の数１で表せる。That is, one of the adders 130 to 133,
Alternatively, at zero, the addition is performed with the data from the pipeline Pm, and the remaining adders have the pipeline Pm.
The input data from is output to the next pipeline Pm as it is. The state can be expressed by the following formula 1.

【００２４】[0024]

【数１】 [Equation 1]

【００２５】但し、数１の右辺は加算器の入力、左辺は
加算器の出力に対応し、ＺＰ（ｉ，ｋ，ｍ）はどのパイ
プラインに加算が行われるかを表す関数である。However, the right side of the equation 1 corresponds to the input of the adder, the left side corresponds to the output of the adder, and ZP (i, k, m) is a function indicating which pipeline the addition is performed.

【００２６】一般に、０≦ｍ＜Ｍ、０≦ｍｍ＜Ｍに対し
てＺＰは以下の値を取る。 ＺＰ（ｉ，ｋ，ｍ）＝１ ＺＰ（ｉ，ｋ，ｍｍ）＝０ ｍｍ≠ｍに
対して；パイプラインＰｍに加算、残りのパイプライン
に零挿入。または、 ＺＰ（ｉ，ｋ，ｍ）＝０ ０≦ｍ≦３ ；全てのパイプラインに零挿入。Generally, ZP takes the following values for 0 ≦ m <M and 0 ≦ mm <M. ZP (i, k, m) = 1 For ZP (i, k, mm) = 0 mm ≠ m; Add to pipeline Pm, zero insert in remaining pipeline. Or, ZP (i, k, m) = 0 0 ≦ m ≦ 3; zero insertion in all pipelines.

【００２７】数１に示した零挿入はメモリ１２０、加算
器１３０〜１３３、制御部１４５により以下のように行
われる。まず各加算器１３０〜１３３は以下のような演
算モードを有する。The zero insertion shown in the equation 1 is performed by the memory 120, the adders 130 to 133, and the control unit 145 as follows. First, the adders 130 to 133 have the following operation modes.

【００２８】 加算モード Ｙ＝Ａ＋Ｂ ｓｍ＝
１の場合、 データバスモード Ｙ＝Ｂ ｓｍ＝
０の場合、 但し、Ａ；共通データバスＣＢからの入力値 Ｂ；パイプラインＰｍからの入力値 Ｙ；加算器の出力 以上のように演算モードは加算制御信号ｓｍにより制御
される。Addition mode Y = A + B sm =
In case of 1, data bus mode Y = B sm =
In the case of 0, A: input value from common data bus CB B: input value from pipeline Pm Y: output of adder As described above, the operation mode is controlled by the addition control signal sm.

【００２９】（表１）は、加算制御信号ｓｍ、メモリ１
２０の読み出し制御信号ｍｒ（ｍｒ＝１で読み出し可、
ｍｒ＝０で読み出し禁止）が各演算タイミングｋにおい
て遅延制御信号ｄｄにより変化する様子の一例をｓ０，
ｓ１，ｓ２，ｓ３，ｍｒのビットパターンとして示した
ものである。Table 1 shows the addition control signal sm, the memory 1
20 read control signals mr (reading possible with mr = 1,
s0, which is an example of how the delay control signal dd changes from “mr = 0”) at each calculation timing k.
It is shown as a bit pattern of s1, s2, s3, mr.

【００３０】[0030]

【表１】 [Table 1]

【００３１】（表１）に示すように、ｄｄ＝０でビット
パターンは変化なし、ｄｄ＝１でビットパターンは右へ
シフトローテイト、ｍｒ＝１となった場合はメモリの読
み出し禁止、ｍｒ＝１の次の演算ステップではｍｒ＝０
である。ｓｍ＝０は零挿入に対応する。これらの演算ス
テップはサンプリングクロックＳＣに等しい速度で行わ
れる。As shown in (Table 1), when dd = 0, the bit pattern does not change, when dd = 1, the bit pattern shifts right, and when mr = 1, reading of the memory is prohibited, mr = 1. In the next calculation step of, mr = 0
Is. sm = 0 corresponds to zero insertion. These calculation steps are performed at a speed equal to the sampling clock SC.

【００３２】図３及び図４に第１の実施例における多相
加算部における零挿入、および補間器３０における補間
の様子を示す。図を分かりやすくするため、パイプライ
ンＰｍから加算器１３０〜１３３への入力データは全て
零としてある。FIGS. 3 and 4 show the manner of zero insertion in the polyphase adder and the interpolation in the interpolator 30 in the first embodiment. For easy understanding of the figure, the input data from the pipeline Pm to the adders 130 to 133 are all zero.

【００３３】図３では、全ての演算タイミングｋで、ｍ
＝１に対してＺＰ（ｉ，ｋ，ｍ）＝１である場合を示
し、図に示すようにしてデータＲＸ（ｉ，ｋ）に対して
３ケの″零″が挿入される。この場合、零挿入された加
算器１３０〜１３３の出力のデータＰＤ（ｉ，ｋ，ｍ）
は入力のデータＲＸ（ｉ，ｋ）に対して遅延時間ｔｑが
与えられたと見なせる。また、この場合オーバサンプリ
ング倍率Ｍ＝４となる。このようにＭの値と加算器の個
数、パイプラインＰｍの本数が一致する。In FIG. 3, m is calculated at all calculation timings k.
= 1 and ZP (i, k, m) = 1 is shown, and three "zeros" are inserted into the data RX (i, k) as shown in the figure. In this case, the data PD (i, k, m) of the outputs of the zero-added adders 130 to 133 are zero.
Can be regarded as being given a delay time tq for the input data RX (i, k). Further, in this case, the oversampling ratio M = 4. Thus, the value of M, the number of adders, and the number of pipelines Pm match.

【００３４】補間は、一般にローパスノＦＩＲデジタル
フィルタにより行われる。ＦＩＲフィルタの出力のデー
タレートをサンプリング周波数ｆｓと同一に選ぶとす
る。フィルタの次数をＭと等しくした場合、フィルタの
出力Ｚ（ｋ）は、次の数２で表される。The interpolation is generally performed by a low pass FIR digital filter. It is assumed that the output data rate of the FIR filter is selected to be the same as the sampling frequency fs. When the order of the filter is made equal to M, the output Z (k) of the filter is expressed by the following expression 2.

【００３５】[0035]

【数２】 [Equation 2]

【００３６】あるいは、フィルタの次数を２Ｍと等しく
した場合、フィルタの出力Ｚ（ｋ）は、次の数３で表さ
れる。Alternatively, when the filter order is equal to 2M, the filter output Z (k) is expressed by the following expression 3.

【００３７】[0037]

【数３】 [Equation 3]

【００３８】図４では、零挿入と同時に、演算タイミン
グｋ毎にデータＲＸ（ｉ，ｋ）に対して量子化時間単位
ｔｑ（＝１／Ｍ・ｆｓ）の精度で遅延時間が変化、制御
される様子を示す。In FIG. 4, simultaneously with the zero insertion, the delay time is changed and controlled with the accuracy of the quantization time unit tq (= 1 / M · fs) for the data RX (i, k) at each operation timing k. I will show you how.

【００３９】図中、ｋ＝１では、ｍ＝０においてＺＰ
（ｉ，ｋ，ｍ）＝１、ｍ≠０においてＺＰ（ｉ，ｋ，
ｍ）＝０、ｋ＝２では、ｍ＝１においてＺＰ（ｉ，ｋ，
ｍ）＝１、ｍ≠１においてＺＰ（ｉ，ｋ，ｍ）＝０、ｋ
＝３では、ｋ＝２の時と同様にｍ＝１においてＺＰ
（ｉ，ｋ，ｍ）＝１、ｍ≠１においてＺＰ（ｉ，ｋ，
ｍ）＝０、ｋ＝４では、ｍ＝２においてＺＰ（ｉ，ｋ，
ｍ）＝１、ｍ≠２においてＺＰ（ｉ，ｋ，ｍ）＝０、ｋ
＝５では、ｍ＝３においてＺＰ（ｉ，ｋ，ｍ）＝１、ｍ
≠３においてＺＰ（ｉ，ｋ，ｍ）＝０、ｋ＝６では、０
≦ｍ≦３においてＺＰ（ｉ，ｋ，ｍ）＝０、ｍ≠２にお
いてＺＰ（ｉ，ｋ，ｍ）＝０、ｋ＝７では、ｍ＝０にお
いてＺＰ（ｉ，ｋ，ｍ）＝１、ｍ≠３においてＺＰ
（ｉ，ｋ，ｍ）＝０、となっている。In the figure, when k = 1, ZP when m = 0
When (i, k, m) = 1 and m ≠ 0, ZP (i, k,
m) = 0 and k = 2, ZP (i, k,
When m) = 1 and m ≠ 1, ZP (i, k, m) = 0, k
= 3, ZP at m = 1 is the same as when k = 2.
When (i, k, m) = 1 and m ≠ 1, ZP (i, k,
m) = 0 and k = 4, ZP (i, k,
When m) = 1 and m ≠ 2, ZP (i, k, m) = 0, k
= 5, ZP (i, k, m) = 1, m at m = 3
ZP (i, k, m) = 0 when ≠ 3, 0 when k = 6
ZP (i, k, m) = 0 for ≤m≤3, ZP (i, k, m) = 0 for m ≠ 2, ZP (i, k, m) = 1 for m = 0 for k = 7 , M ≠ 3, ZP
(I, k, m) = 0.

【００４０】以上のようにして図３では一定の遅延時間
が与えられたのに対して、図４では、演算タイミングｋ
毎にデータＲＸ（Ｉ，Ｋ）に対して量子化時間単位ｔｑ
のｍ（０≦ｍ≦３）倍の遅延時間を加えることが出来
る。As described above, while the constant delay time is given in FIG. 3, the calculation timing k is given in FIG.
Quantization time unit tq for each data RX (I, K)
It is possible to add a delay time of m (0 ≦ m ≦ 3) times of

【００４１】一方、メモリ１２０の書き込みと読み出し
の制御によりサンプリング間隔の整数倍の遅延時間が与
えられる。On the other hand, a delay time which is an integral multiple of the sampling interval is given by controlling the writing and reading of the memory 120.

【００４２】このようにして量子化時間単位ｔｑの０〜
（Ｍ−１）倍の遅延時間とサンプリング間隔の整数倍の
遅延時間の和、すなわち量子化時間単位ｔｑの任意の整
数倍の遅延時間が演算タイミング毎に各チャンネルの受
信信号のデータに加える事が出来る。このように演算タ
イミング、すなわちＡ／Ｄ変換器１４〜１７のサンプリ
ングタイミング毎に遅延時間を変化させる方式は、電子
集束等の焦点距離を受信エコーの深さに合わせて変化さ
せるダイナミックフォーカス方式ではきわめて有用な技
術である。In this way, the quantization time unit tq of 0 to
The sum of the delay times of (M-1) times and the integer times of the sampling interval, that is, the delay times of arbitrary integer times of the quantization time unit tq should be added to the data of the reception signal of each channel at each operation timing. Can be done. As described above, the method of changing the delay time at each calculation timing, that is, at each sampling timing of the A / D converters 14 to 17 is extremely effective in the dynamic focus method of changing the focal length such as electron focusing according to the depth of the received echo. This is a useful technique.

【００４３】このように上記第１の実施例によれば、図
１，図２に示すように配列振動子からの複数の受信信号
をディジタル化してメモリに記憶し、このメモリから読
みだされたデータを多相加算部に入力することにより、
零挿入によるデータレート増大に伴う演算速度の高速化
が不要であり、高精度のディジタルビームフォーマが実
現できるという効果を有する。As described above, according to the first embodiment, as shown in FIGS. 1 and 2, a plurality of received signals from the array transducer are digitized, stored in the memory, and read from the memory. By inputting data to the polyphase adder,
There is no need to increase the calculation speed associated with an increase in the data rate due to zero insertion, and it is possible to realize a highly accurate digital beam former.

【００４４】（第２の実施例）図４および図５により本
発明の第２の実施例を説明する。(Second Embodiment) A second embodiment of the present invention will be described with reference to FIGS. 4 and 5.

【００４５】図４は多相加算部の構成を示すブロック図
である。図５において、１４５は制御部、１６０はシフ
タ、１６１はラッチ、１６２はデータセレクタ、ｓｍは
加算制御信号、ｍｒはメモリの読みだし制御信号、ｓｈ
はシフタ制御信号、ｓｅはセレクタ制御信号、ｄｄは遅
延制御信号であり、その他の部分に関しては図２と同様
であるので、その説明を省略する。制御信号ｄｄは制御
部１４５に入力され、制御部１４５は加算制御信号ｓ
ｍ、メモリの読みだし制御信号ｍｒ、シフタ制御信号ｓ
ｈ、セレクタ制御信号ｓｅを出力する。共通データバス
ＣＢ、加算器１３０〜１３３、パイプラインＰｍ、ラッ
チ１４０〜１４３、制御部１４５、ゲート１４６、シフ
タ１６０、ラッチ１６１、データセレクタ１６２により
多相加算部を構成する。FIG. 4 is a block diagram showing the structure of the polyphase adder. In FIG. 5, reference numeral 145 is a control unit, 160 is a shifter, 161 is a latch, 162 is a data selector, sm is an addition control signal, mr is a memory read control signal, and sh.
Is a shifter control signal, se is a selector control signal, dd is a delay control signal, and other parts are the same as those in FIG. The control signal dd is input to the control unit 145, and the control unit 145 controls the addition control signal s.
m, memory read control signal mr, shifter control signal s
h, the selector control signal se is output. The common data bus CB, the adders 130 to 133, the pipeline Pm, the latches 140 to 143, the control unit 145, the gate 146, the shifter 160, the latch 161, and the data selector 162 constitute a multiphase addition unit.

【００４６】次に、上記多相加算部の第２の実施例の動
作について説明する。図５において、まずメモリ１２０
からデータＲＸ（ｉ，ｋ）（但し、ｉは振動子Ｔｉ、１
≦ｉ≦Ｎからの出力を意味し、ｋは多相加算部における
ｋ番目の演算タイミングを意味する）は、共通データバ
スＣＢを介して加算器１３０〜１３３に入力され、パイ
プラインＰｍのデータＰＤ（ｉ，ｋ，ｍ）との間で、次
の数４または数５、数６に示す演算がサンプリング周波
数ｆｓに等しい速度で行われる。Next, the operation of the second embodiment of the polyphase adder will be described. In FIG. 5, first, the memory 120
To data RX (i, k) (where i is the oscillator Ti, 1
≦ i ≦ N means k, and k means k-th operation timing in the polyphase adder) is input to the adders 130 to 133 via the common data bus CB, and the data of the pipeline Pm is input. The calculations shown in the following equations 4 or 5 and 6 are performed with PD (i, k, m) at a speed equal to the sampling frequency fs.

【００４７】[0047]

【数４】 [Equation 4]

【００４８】[0048]

【数５】 [Equation 5]

【００４９】[0049]

【数６】 [Equation 6]

【００５０】但し、数４〜数６の右辺は加算器の入力、
左辺は加算器の出力に対応し、ＺＰ（ｉ，ｋ，ｍ）は零
挿入に対応する関数である。ＺＰは以下のような値を取
る。However, the right side of the equations 4 to 6 is the input of the adder,
The left side corresponds to the output of the adder, and ZP (i, k, m) is a function corresponding to zero insertion. ZP takes the following values.

【００５１】ＺＰ（ｉ，ｋ，０）＝１ ＺＰ（ｉ，ｋ，ｍ）＝０、 ｍ≠０ または、ＺＰ（ｉ，ｋ，１）＝０．５ ＺＰ（ｉ，ｋ，２）＝０．５ ＺＰ（ｉ，ｋ，ｍ）＝０ ｍ≠１，ｍ≠
２ または、ＺＰ（ｉ，ｋ，２）＝１ ＺＰ（ｉ，ｋ，ｍ）＝０、 ｍ≠２ または、ＺＰ（ｉ，ｋ，２）＝０．５ ＺＰ（ｉ，ｋ，３）＝０．５ ＺＰ（ｉ，ｋ，ｍ）＝０ ｍ≠２，ｍ≠
３ または、ＺＰ（ｉ，ｋ，Ｍ−１）＝０．５ ＺＰ（ｉ，ｋ＋１，１）＝０．５ ＺＰ（ｉ，ｋ，ｍ）＝０ ｍ≠Ｍ−１，
ｍ≠１ 上記数４〜数６に示した零挿入はメモリ１２０、加算器
１３０〜１３３、制御部１４５、シフタ１６０、ラッチ
１６１、データセレクタ１６２により以下のように行わ
れる。まず各加算器１３０〜１３３は以下のような演算
モードを有する。ZP (i, k, 0) = 1 ZP (i, k, m) = 0, m ≠ 0 or ZP (i, k, 1) = 0.5 ZP (i, k, 2) = 0.5 ZP (i, k, m) = 0 m ≠ 1, m ≠
2 or ZP (i, k, 2) = 1 ZP (i, k, m) = 0, m ≠ 2 or ZP (i, k, 2) = 0.5 ZP (i, k, 3) = 0.5 ZP (i, k, m) = 0 m ≠ 2, m ≠
3 or ZP (i, k, M-1) = 0.5 ZP (i, k + 1,1) = 0.5 ZP (i, k, m) = 0 m ≠ M-1,
m ≠ 1 The zero insertion shown in the above equations 4 to 6 is performed by the memory 120, the adders 130 to 133, the control unit 145, the shifter 160, the latch 161, and the data selector 162 as follows. First, the adders 130 to 133 have the following operation modes.

【００５２】 加算モード Ｙ＝Ａ＋Ｂ ｓｍ＝
１の場合、 データバスモード Ｙ＝Ｂ ｓｍ＝
０の場合、 但し、Ａ；共通データバスＣＢからの入力値 Ｂ；パイプラインＰｍからの入力値 Ｙ；加算器の出力 シフタ１６０は以下のような演算モードを持つ。Addition mode Y = A + B sm =
In case of 1, data bus mode Y = B sm =
In the case of 0, A: input value from the common data bus CB B: input value from the pipeline Pm Y: output shifter 160 of the adder has the following operation modes.

【００５３】 データバスモード Ｙ＝Ｅ ｓｈ＝
１の場合、 シフタモード Ｙ＝Ｅ／２ ｓｈ＝
０の場合、 但し、Ｅ；メモリ出力からの入力値 Ｙ；シフタの出力値 ラッチ１６１とデータセレクタ１６２の組み合わせは以
下のような演算モードを持つ。Data bus mode Y = E sh =
If 1, shifter mode Y = E / 2 sh =
In case of 0, E: input value from memory output Y: output value of shifter The combination of the latch 161 and the data selector 162 has the following operation modes.

【００５４】 １クロック遅延 Ｙ（ｋ）＝Ｅ（ｋ−１） 但し、
ｓｅ＝１ 零クロック遅延 Ｙ（ｋ）＝Ｅ（ｋ） 但し、
ｓｅ＝０ 但し、Ｅ（ｋ−１）；ラッチを通過したデータセレクタ
の入力値 Ｅ（ｋ）；ラッチを通過しないデータセレクタの入力値 Ｙ；データセレクタの出力値 （表２）は、加算制御信号ｓｍ、メモリ１２０の読み出
し制御信号ｍｒ（ｍｒ＝１で読み出し可、ｍｒ＝０で読
み出し禁止）、シフタ制御信号ｓｈ、セレクタ制御信号
ｓｅが各演算タイミングｋにおいて遅延制御信号ｄｄに
より変化する様子の一例をｓ０，ｓ１，ｓ２，ｓ３，ｍ
ｒのビットパターンとして示したものである。1-clock delay Y (k) = E (k-1)
se = 1 zero clock delay Y (k) = E (k)
se = 0 where E (k-1); input value of the data selector that passed the latch E (k); input value of the data selector that does not pass the latch Y; output value of the data selector (Table 2) is addition control The signal sm, the read control signal mr of the memory 120 (read is possible when mr = 1, read is prohibited when mr = 0), the shifter control signal sh, and the selector control signal se are changed by the delay control signal dd at each operation timing k. An example is s0, s1, s2, s3, m
It is shown as a bit pattern of r.

【００５５】[0055]

【表２】 [Table 2]

【００５６】（表２）に示すように、ｄｄ＝０でビット
パターンは変化なし、ｄｄ＝１でビットパターンは右へ
シフトローテイト、ｍｒ＝１となった場合はメモリの読
み出し禁止、ｍｒ＝１の次の演算ステップではｍｒ＝０
である。ｓｍ＝０は零挿入に対応する。As shown in (Table 2), when dd = 0, the bit pattern does not change, when dd = 1, the bit pattern shifts right, and when mr = 1, reading of the memory is prohibited, mr = 1. In the next calculation step of, mr = 0
Is. sm = 0 corresponds to zero insertion.

【００５７】図６に第２の実施例における多相加算部に
おける零挿入、および補間器３０における補間の様子を
示す。図を分かりやすくするため、パイプラインＰｍか
ら加算器１３０〜１３３への入力データは全て零として
ある。FIG. 6 shows the manner of zero insertion in the polyphase adder and the interpolation in the interpolator 30 in the second embodiment. For easy understanding of the figure, the input data from the pipeline Pm to the adders 130 to 133 are all zero.

【００５８】零挿入と同時に、演算タイミングｋ毎にデ
ータＲＸ（ｉ，ｋ）に対して量子化時間単位の半分、ｔ
ｑ／２、（＝１／２Ｍ・ｆｓ）の精度で遅延時間が変
化、制御される様子を示す。Simultaneously with the zero insertion, half of the quantization time unit, t, for the data RX (i, k) is calculated at each operation timing k.
The manner in which the delay time is changed and controlled with an accuracy of q / 2, (= 1/2 M · fs) is shown.

【００５９】図中、ｋ＝１では、ｍ＝０においてＺＰ
（ｉ，ｋ，ｍ）＝１、ｍ≠０においてＺＰ（ｉ，ｋ，
ｍ）＝０、ｋ＝２では、ｍ＝０，１においてＺＰ（ｉ，
ｋ，ｍ）＝０．５、ｍ≠１においてＺＰ（ｉ，ｋ，ｍ）
＝０、ｋ＝３では、ｋ＝２の時と同様にｍ＝０，１にお
いてＺＰ（ｉ，ｋ，ｍ）＝０．５、ｍ≠０．１において
ＺＰ（ｉ，ｋ，ｍ）＝０．５、ｋ＝４では、ｍ＝１にお
いてＺＰ（ｉ，ｋ，ｍ）＝１、ｍ≠１においてＺＰ
（ｉ，ｋ，ｍ）＝０、以下同様にしてｋ＝８では、ｍ＝
３においてＺＰ（ｉ，ｋ，ｍ）＝１、ｍ≠３においてＺ
Ｐ（ｉ，ｋ，ｍ）＝０、ｋ＝９では、ｍ＝３においてＺ
Ｐ（ｉ，ｋ，ｍ）＝０．５、ｍ≠３においてＺＰ（ｉ，
ｋ，ｍ）＝０、ｋ＝１０では、ｍ＝０においてＺＰ
（ｉ，ｋ，ｍ）＝０．５、ｍ≠０においてＺＰ（ｉ，
ｋ，ｍ）＝０、ｋ＝１１では、ｍ＝０においてＺＰ
（ｉ，ｋ，ｍ）＝１、ｍ≠０においてＺＰ（ｉ，ｋ，
ｍ）＝０、となっている。In the figure, when k = 1, ZP when m = 0
When (i, k, m) = 1 and m ≠ 0, ZP (i, k,
When m) = 0 and k = 2, ZP (i,
k, m) = 0.5, ZP (i, k, m) when m ≠ 1
= 0, k = 3, as in the case of k = 2, ZP (i, k, m) = 0.5 at m = 0,1 and ZP (i, k, m) = at m ≠ 0.1. When 0.5 and k = 4, ZP (i, k, m) = 1 when m = 1, and ZP when m ≠ 1
(I, k, m) = 0, and similarly, when k = 8, m =
3 and ZP (i, k, m) = 1, and Z when m ≠ 3
When P (i, k, m) = 0, k = 9, Z at m = 3
When P (i, k, m) = 0.5 and m ≠ 3, ZP (i,
k, m) = 0, k = 10, ZP at m = 0
When (i, k, m) = 0.5 and m ≠ 0, ZP (i,
k, m) = 0, k = 11, ZP at m = 0
When (i, k, m) = 1 and m ≠ 0, ZP (i, k,
m) = 0.

【００６０】以上のようにして、図６では、演算タイミ
ング毎にデータＲＸ（Ｉ，Ｋ）に対して量子化時間単位
の半分、ｔｑ／２の０〜２Ｍ−１倍の遅延時間を加える
ことが出来る。As described above, in FIG. 6, a half of the quantization time unit, that is, a delay time of 0 to 2M-1 times tq / 2 is added to the data RX (I, K) at each operation timing. Can be done.

【００６１】一方、メモリ１２０の書き込みと読み出し
の制御によりサンプリング間隔の整数倍の遅延時間が与
えられる。On the other hand, by controlling the writing and reading of the memory 120, a delay time which is an integral multiple of the sampling interval is given.

【００６２】このようにして量子化時間単位の半分、ｔ
ｑ／２の０〜（２Ｍ−１）倍の遅延時間とサンプリング
間隔の整数倍の遅延時間の和、すなわち量子化時間単位
の半分ｔｑ／２の任意の整数倍の遅延時間が、演算タイ
ミング毎に各チャンネルの受信信号のデータに加えるこ
とが出来る。このように演算タイミング毎に遅延時間を
変化させる方式は、電子集束等の焦点距離を受信エコー
の深さに合わせて変化させるダイナミックフォーカス方
式ではきわめて有用な技術である。In this way, half the quantization time unit, t
The sum of the delay times of 0 to (2M-1) times q / 2 and the integer times of the sampling interval, that is, the delay time of any integer multiple of half the quantization time unit tq / 2, is calculated at each operation timing. Can be added to the data of the received signal of each channel. The method of changing the delay time for each calculation timing is a very useful technique in the dynamic focus method of changing the focal length such as electron focusing according to the depth of the received echo.

【００６３】このように上記第２の実施例によれば、図
５に示すように配列振動子からの複数の受信信号をディ
ジタル化してメモリに記憶し、このメモリから読み出さ
れたデータを多相加算器に入力することにより、零挿入
によるデータレートの増大に伴う演算の高速化が不要で
あり、高精度のディジタルビームフォームが可能になる
効果を有する。As described above, according to the second embodiment, as shown in FIG. 5, a plurality of received signals from the array transducer are digitized and stored in the memory, and the data read out from the memory is stored in large quantities. By inputting the data to the phase adder, it is not necessary to speed up the calculation due to the increase of the data rate due to zero insertion, and it is possible to obtain a highly accurate digital beamform.

【００６４】[0064]

【発明の効果】請求項１の発明は、上記実施例より明ら
かなように、配列振動子からの複数の受信信号をディジ
タル化してメモリに記憶し、このメモリから読み出され
たデータを共通データバスを介して並列パイプラインに
設けられた加算器により構成される多相加算部に入力す
ることにより、零挿入によるデータレートの増大に伴う
演算速度の高速化を招くことなく、高精度のディジタル
ビームフォームが可能になる効果を有する。As is apparent from the above embodiment, the invention of claim 1 digitizes a plurality of received signals from the array transducer and stores the digitized signals in the memory, and the data read from the memory is used as common data. By inputting to the multi-phase adder configured by the adder provided in the parallel pipeline via the bus, high-accuracy digital processing can be performed without incurring an increase in operation speed due to an increase in data rate due to zero insertion. Beam forming has the effect of being possible.

【００６５】また、請求項２の発明によれば、配列され
た振動子からの受信信号をディジタル化して、メモリに
記憶し、このメモリから読み出されたデータを、シフタ
を有する共通データバスを介して、並列パイプラインに
設けられた加算器により構成される多相加算器に入力
し、特にその内の一つの加算器にはデータセレクタが接
続され、そのデータセレクタの１つの入力には共通デー
タバスが直接接続され、他の入力にはラッチを介して共
通データバスが接続されたものであり、これらの加算器
２個を同時に加算演算させることにより、零挿入による
データレートの増大に伴う演算速度の高速化が不要にな
り、量子化時間単位が細かい高精度のディジタルビーム
フォームが可能になる効果を有する。According to the second aspect of the present invention, the received signals from the arrayed transducers are digitized and stored in the memory, and the data read from this memory is stored in the common data bus having the shifter. Via a multi-phase adder configured by an adder provided in a parallel pipeline, and in particular, one of the adders is connected to a data selector, and one input of the data selector is common. A data bus is directly connected, and a common data bus is connected to other inputs via a latch. By performing an addition operation of these two adders at the same time, the data rate increases due to zero insertion. There is an effect that it is not necessary to increase the calculation speed, and high-precision digital beam forming with a fine quantization time unit is possible.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の第１の実施例における超音波診断装置
の概略ブロック図FIG. 1 is a schematic block diagram of an ultrasonic diagnostic apparatus according to a first embodiment of the present invention.

【図２】第１の実施例における多相加算部の詳細な構成
を示すブロック図FIG. 2 is a block diagram showing a detailed configuration of a polyphase adder in the first embodiment.

【図３】第１の実施例における多相加算部の零挿入の様
子を説明するための図FIG. 3 is a diagram for explaining how zeros are inserted in the polyphase adder in the first embodiment.

【図４】第１の実施例における多相加算部の零挿入の様
子を説明するための図FIG. 4 is a diagram for explaining how zero is inserted in the polyphase adder in the first embodiment.

【図５】本発明の第２の実施例における多相加算部の詳
細な構成を示すブロック図FIG. 5 is a block diagram showing a detailed configuration of a polyphase adder according to a second embodiment of the present invention.

【図６】第２の実施例における多相加算部の零挿入にお
ける動作を説明するための図FIG. 6 is a diagram for explaining the operation of zero insertion of the polyphase adder in the second embodiment.

【図７】従来の超音波診断装置の概略ブロック図FIG. 7 is a schematic block diagram of a conventional ultrasonic diagnostic apparatus.

【図８】従来装置のディジタルビームフォーマにおける
零挿入の様子を説明するための図FIG. 8 is a diagram for explaining how zero insertion is performed in the digital beam former of the conventional apparatus.

【符号の説明】[Explanation of symbols]

１ プローブ １４〜１７ Ａ／Ｄ変換器 ２０〜２３ メモリ ２４〜２７ 多相加算部 ３０ 補間器 ３１ ＤＳＣ ３２ 表示部 ＣＢ 共通データバス Ｐ０〜Ｐ３ パイプライン １３０〜１３３ 加算器 １４０〜１４３ ラッチ １４５ 制御部 １６０ シフタ １６１ ラッチ １６２ セレクタ 1 probe 14-17 A / D converter 20-23 memory 24-27 multi-phase addition part 30 interpolator 31 DSC 32 display part CB common data bus P0-P3 pipeline 130-133 adder 140-143 latch 145 control part 160 Shifter 161 Latch 162 Selector

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 配列振動子からの受信信号を記憶するメ
モリと、前記メモリの出力に接続された多相加算部を備
え、前記多相加算部は複数のパイプラインと、前記パイ
プラインのそれぞれに設けられた加算器と、前記加算器
に共通接続された共通データバスを有し、前記共通デー
タバスは前記メモリに接続され、前記多相加算部は前記
パイプラインを介して直列接続され、前記多相加算部に
おける零挿入および前記メモリの読み出しを制御する制
御部を有することを特徴とする超音波診断装置。1. A memory for storing a received signal from an array transducer, and a polyphase adder connected to an output of the memory, wherein the polyphase adder has a plurality of pipelines and each of the pipelines. And a common data bus commonly connected to the adder, the common data bus is connected to the memory, the multi-phase adder is connected in series through the pipeline, An ultrasonic diagnostic apparatus comprising a control unit that controls zero insertion in the polyphase addition unit and reading of the memory. 【請求項２】 多相加算部が共通データバスに接続され
たシフタと、前記シフタに接続されたラッチと、前記シ
フタの出力およびラッチの出力に接続されたデータセレ
クタとを有し、１つの加算器の入力が前記セレクタの出
力に接続されたことを特徴とする請求項１記載の超音波
診断装置。2. A multi-phase adder has a shifter connected to a common data bus, a latch connected to the shifter, and an output of the shifter and a data selector connected to the output of the latch. The ultrasonic diagnostic apparatus according to claim 1, wherein an input of the adder is connected to an output of the selector.