JP2000295207A - Clock reproducing device in simplex satellite communication - Google Patents

Abstract

PROBLEM TO BE SOLVED: To establish the punctuation of data by detecting the change point of a reception clock and a reproduction clock, generating a pulse signal string, outputting a signal for executing activation for the portion of the advance phase difference of both pulse signals or the delay phase difference, frequency- dividing an output signal from a circuit where a pulse is partially inserted or erased and providing a slight frequency change. SOLUTION: The phase difference between the reception clock and the reproduction clock at every fixed amount is integrated by a random walk filter 2 and averaged. Then a pulse insertion control signal UPRCO or a pulse erasion control signal DOWNRCO is outputted as a control signal for changing the frequency of the reproduction clock and the pulse is inserted or erased with respect to the pulse signal string to be outputted to a frequency divider 4. Then the slight frequency change is obtained and the reproduction clock is outputted. The instantaneous jitter of the reception signal can be erased even when phase advance or phase delay occurs in the phase of the reception clock concerning the phase of the reproduction clock by the jitter.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、衛星通信装置、特
にシンプレックスの衛星通信装置において用いられるク
ロック再生装置に関するものである。The present invention relates to a satellite communication device, and more particularly to a clock recovery device used in a simplex satellite communication device.

【０００２】[0002]

【従来の技術】衛星通信には大きく分けて２つの方式が
あり、１つはシンプレックス（半二重）で、もう１つは
デュプレックス（全二重）である。シンプレックスは送
信と受信を時間的に切り換えて通信する方式であり、一
方、デュプレックスは送信と受信を同時に行う方式であ
る。電話などの音声通信では、送信と受信が同時に行わ
れないと違和感があるため、従来の衛星通信ではデュプ
レックスがほとんどである。2. Description of the Related Art There are roughly two types of satellite communications. One is a simplex (half duplex) and the other is a duplex (full duplex). Simplex is a system in which transmission and reception are temporally switched for communication, while duplex is a system in which transmission and reception are performed simultaneously. In voice communication such as telephone, there is a sense of incongruity if transmission and reception are not performed at the same time. Therefore, conventional satellite communication mostly uses duplex.

【０００３】図１４は従来のデュプレックスの衛星通信
装置におけるクロック再生装置の概略構成を示すブロッ
ク図である。衛星からの電波を受信してデータを復調す
る復調器２４と、受信データを入力し全波整流を行って
受信データに含まれるクロック成分を抽出し出力する全
波整流器２５と、全波整流器２５からの出力信号を入力
し希望する受信クロック成分のみをフィルタリングして
出力するバンドパスフィルタ２６と、バンドパスフィル
タ２６からの出力信号を入力しその信号に基準信号を位
相同期させることにより受信クロックを出力するアナロ
グＰＬＬ回路２７とから構成されている。FIG. 14 is a block diagram showing a schematic configuration of a clock recovery device in a conventional duplex satellite communication device. A demodulator 24 for receiving a radio wave from a satellite and demodulating data; a full-wave rectifier 25 for inputting received data and performing full-wave rectification to extract and output a clock component included in the received data; A band-pass filter 26 which receives an output signal from the filter and filters and outputs only a desired reception clock component, and a signal which receives an output signal from the band-pass filter 26 and synchronizes a reference signal with the signal to phase-lock the reception clock. And an output analog PLL circuit 27.

【０００４】以上のように構成されたデュプレックスの
衛星通信装置におけるクロック再生装置について、以下
にその動作を説明する。The operation of the clock recovery device in the duplex satellite communication device configured as described above will be described below.

【０００５】衛星からの電波はデータによって搬送波が
変調されているので、復調器２４はこの電波から搬送波
の成分を取り除いてデータ成分のみを取り出し、受信デ
ータとして出力する。全波整流器２５は受信データを全
波整流することにより、受信データの波形が図１５に示
すように振幅の中間点から下側の部分を上側に折り返す
ようにし、受信データに含まれるクロック成分を抜き出
して出力する。全波整流器２５の出力信号には希望する
周波数のクロック成分以外にもそのクロック成分の（１
／整数）の周波数成分も含まれている。このため、バン
ドパスフィルタ２６は全波整流器２５の出力信号に対す
るフィルタリングによって希望するクロック成分のみを
選び出して出力する。アナログＰＬＬ回路２７はバンド
パスフィルタ２６からの出力信号にＰＬＬ（Phase Lock
ed Loop）の基準信号を位相同期させることにより、希
望する周波数のクロック成分以外の成分を除去し受信ク
ロックのみを選び出して出力する。その結果、復調器２
４からの受信データのパターンによらず、アナログＰＬ
Ｌ回路２７からは常に一定の周波数の受信クロックが出
力される。ここで、受信データはシリアルデータであ
り、ＣＰＵ（中央演算処理装置）で受信データを処理す
るためには８ビット毎のデータに区切る必要がある。そ
のため、受信データの中には予めデータの判っている固
定パターン（同期パターン）が周期的に入っている。こ
の同期パターンを目安にして受信データと同期した受信
クロックの数を数えることにより、８ビット毎のデータ
に区切っている。[0005] Since the carrier wave of the radio wave from the satellite is modulated by the data, the demodulator 24 removes the carrier wave component from the radio wave, extracts only the data component, and outputs it as received data. The full-wave rectifier 25 performs full-wave rectification on the received data so that the waveform of the received data folds the lower part from the middle point of the amplitude upward as shown in FIG. Extract and output. The output signal of the full-wave rectifier 25 includes a clock component (1) other than the clock component of the desired frequency.
/ Integer) frequency component. Therefore, the band-pass filter 26 selects and outputs only a desired clock component by filtering the output signal of the full-wave rectifier 25. The analog PLL circuit 27 applies a PLL (Phase Lock) to the output signal from the band-pass filter 26.
By synchronizing the phase of the reference signal of the ed Loop), components other than the clock component of the desired frequency are removed, and only the received clock is selected and output. As a result, demodulator 2
Analog PL regardless of the pattern of the received data from
The L circuit 27 always outputs a reception clock having a constant frequency. Here, the received data is serial data, and the CPU (Central Processing Unit) needs to divide the data into 8-bit data in order to process the received data. Therefore, a fixed pattern (synchronous pattern) whose data is known in advance is periodically included in the received data. By counting the number of reception clocks synchronized with the reception data using this synchronization pattern as a guide, the data is divided into 8-bit data.

【０００６】[0006]

【発明が解決しようとする課題】近年、衛星通信の利用
が多くなってきており、今後の衛星通信を普及させるた
めには端末の価格を抑える必要がある。そのため、最近
ではデータ通信を行うシステムにおいては、端末の価格
を抑えるためにデュプレックスに代わりシンプレックス
で通信を行うシステムも開発されてきている。具体的に
は、チャンネルを切り換えるためのシンセサイザを送信
時と受信時で切り換えて使用することによりシンセサイ
ザを１個で済ませることができるようにしている。In recent years, the use of satellite communication has been increasing, and it is necessary to reduce the price of terminals in order to spread satellite communication in the future. Therefore, recently, in a system for performing data communication, a system for performing communication using a simplex instead of a duplex has been developed in order to suppress the price of a terminal. Specifically, a single synthesizer can be used by switching and using a synthesizer for switching channels between transmission and reception.

【０００７】しかしながら、シンプレックスでは、送信
中はシンセサイザを送信チャンネルに設定するため衛星
からの電波が受信できない。そのため、復調器から出力
される受信データはでたらめな値となり、アナログＰＬ
Ｌ回路はロックがはずれ、同回路から出力される受信ク
ロックもフリーランの状態となり受信データと同期しな
いため、８ビット毎のデータの区切りが不定になる。よ
って、再び衛星からの電波を受信し始めたときには、ア
ナログＰＬＬ回路が受信データにロックしかつ同期パタ
ーンを検出するまでは、８ビット毎のデータの区切りが
確定せず、ＣＰＵで受信データを処理できないといった
問題点がある。[0007] However, in the simplex, radio waves from satellites cannot be received during transmission because the synthesizer is set to the transmission channel. Therefore, the received data output from the demodulator becomes a random value, and the analog PL
The L circuit loses lock, and the reception clock output from the L circuit is also in a free-run state and is not synchronized with the received data, so that the data division for every 8 bits is undefined. Therefore, when the radio wave from the satellite starts to be received again, until the analog PLL circuit locks to the received data and detects the synchronization pattern, the data division at every 8 bits is not determined, and the CPU processes the received data. There is a problem that it cannot be done.

【０００８】[0008]

【課題を解決するための手段】本発明に係るシンプレッ
クス衛星通信におけるクロック再生装置は、受信クロッ
クと再生クロックの変化点それぞれを検出してパルス信
号列を発生させ、両パルス信号の進み位相差の分か遅れ
位相差の分だけアクティブにする信号を出力する位相差
検出回路と、この位相差検出回路からの信号がアクティ
ブになっている間だけ位相進みか位相遅れかに応じてそ
れぞれアップカウントし、いずれかがカウントフルの状
態になったときにともにリセットする２つのカウンタを
もったランダムウォークフィルタと、外部クロックを分
周してパルス信号列を作り、位相進みのときにパルス信
号列にパルスを１個挿入し、位相遅れのときにパルスを
１個削除するパルス挿入削除回路と、部分的にパルスが
挿入されたりパルスが削除されたりしているパルス挿入
削除回路からの出力信号を固定の分周比で分周すること
で微妙な周波数変化をもたせた再生クロックを出力する
分周器とを備えたことを特徴としている。これにより、
ランダムウォークフィルタで受信クロックの位相ジッタ
を平均化して受信クロックのジッタを除去することがで
きる。A clock recovery apparatus for simplex satellite communication according to the present invention detects a change point of a reception clock and a change point of a recovery clock, generates a pulse signal train, and calculates a leading phase difference between both pulse signals. Phase difference detection circuit that outputs a signal that activates by the amount of the phase difference or the phase difference, and counts up according to whether the phase advance or phase delay occurs while the signal from this phase difference detection circuit is active. , A random walk filter with two counters that reset together when one of them becomes full, a pulse signal train created by dividing the external clock, and a pulse signal train And a pulse insertion / deletion circuit that inserts one pulse and deletes one pulse when the phase is delayed. And a frequency divider that outputs a reproduced clock with a delicate frequency change by dividing the output signal from the pulse insertion / deletion circuit that has been deleted by a fixed frequency division ratio. I have. This allows
The jitter of the received clock can be removed by averaging the phase jitter of the received clock by the random walk filter.

【０００９】さらに、前記のランダムウォークフィルタ
（第１のランダムウォークフィルタ）と同じ機能をも
ち、第１のランダムウォークフィルタから第１のパルス
挿入用制御信号と第１のパルス削除用制御信号を入力し
てそれぞれ第１の平均化促進信号と第２の平均化促進信
号とを出力する第２のランダムウォークフィルタと、電
源投入時にはカウントアップ値の半分の値を初期値とし
て取り込み、前記第２のランダムウォークフィルタから
の第１の平均化促進信号または第２の平均化促進信号の
入力に応じてカウント値を１つアップまたはダウンさせ
る一方、ホールド信号がアクティブのときカウント値を
保持するアップダウンカウンタと、前記アップダウンカ
ウンタからのカウント値がカウンタの初期値よりも大き
くなればなるほど第２のパルス挿入用制御信号の発生個
数を増やし、逆に小さくなればなるほど第２のパルス削
除用制御信号の発生個数を増やす一方、パルスの発生間
隔ができるだけ等間隔になるようにパルス信号列を発生
する等間隔パルス発生器とを備えていることを特徴とし
ている。これにより、送信モードになって受信クロック
が断になる前にホールド信号でアップダウンカウンタの
カウント値を保持することにより、送信中も受信クロッ
クとほぼ同じ周波数と位相をもった再生クロックを出力
し続けることができる。Further, it has the same function as the above-mentioned random walk filter (first random walk filter), and inputs a first pulse insertion control signal and a first pulse deletion control signal from the first random walk filter. And a second random walk filter for outputting a first averaging promotion signal and a second averaging promotion signal, respectively, and taking in a half value of a count-up value as an initial value when power is turned on. Up / down counter for increasing or decreasing the count value by one in response to the input of the first averaging promotion signal or the second averaging promotion signal from the random walk filter, while holding the count value when the hold signal is active The more the count value from the up / down counter becomes larger than the initial value of the counter, The number of generated pulse insertion control signals is increased, and conversely, the smaller the number is, the more the number of generated second pulse deletion control signals is generated, and at the same time, a pulse signal train is generated so that the pulse generation intervals are as even as possible. And an evenly spaced pulse generator. As a result, by holding the count value of the up / down counter by the hold signal before the reception clock is cut off in the transmission mode, a reproduction clock having substantially the same frequency and phase as the reception clock is output during transmission. You can continue.

【００１０】[0010]

【発明の実施の形態】本発明に係る請求項１のシンプレ
ックス衛星通信におけるクロック再生装置は、復調器か
ら出力される受信クロックとこの受信クロックから再生
された再生クロックとを入力し、受信クロックの変化点
で第１のパルス信号を発生し再生クロックの変化点で第
２のパルス信号を発生し、第１のパルス信号の位相が第
２のパルス信号の位相よりも進んでいるときに進み位相
差の分だけアクティブになるアップイネーブル信号を出
力し、逆に第１のパルス信号の位相が第２のパルス信号
の位相よりも遅れているときに遅れ位相差の分だけアク
ティブになるダウンイネーブル信号を出力する位相差検
出回路と、前記位相差検出回路からのアップイネーブル
信号とダウンイネーブル信号を入力し、アップイネーブ
ル信号がアクティブになっている間だけアップイネーブ
ル信号用カウンタをアップカウントし、逆にダウンイネ
ーブル信号がアクティブになっている間だけダウンイネ
ーブル信号用カウンタをアップカウントし、前記両カウ
ンタのうちアップイネーブル信号用カウンタが先にカウ
ントフルの状態になったときにはパルス挿入用制御信号
を出力するとともに前記両カウントともリセットし、前
記両カウントのちうダウンイネーブル信号用カウンタが
先にカウントフルの状態になったときにはパルス削除用
制御信号を出力するとともに前記両カウントともリセッ
トするランダムウォークフィルタと、外部クロックを分
周してパルス信号列を作る一方、前記パルス挿入用制御
信号が入力されたときには前記パルス信号列にパルスを
１個挿入し、逆に前記パルス削除用制御信号が入力され
たときには前記パルス信号列からパルスを１個削除して
出力するパルス挿入削除回路と、部分的にパルスが挿入
されたりパルスが削除されたりしている前記パルス挿入
削除回路からの出力信号を固定の分周比で分周すること
により微妙な周波数変化をもたせた再生クロックを出力
する分周器とを備えていることを特徴としている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A clock recovery apparatus for simplex satellite communication according to a first aspect of the present invention receives a received clock output from a demodulator and a recovered clock recovered from the received clock and inputs the received clock. A first pulse signal is generated at a change point, and a second pulse signal is generated at a change point of the reproduction clock. When the phase of the first pulse signal is ahead of the phase of the second pulse signal, the lead position is advanced. An up enable signal that is activated by the phase difference is output, and a down enable signal that is activated by the delayed phase difference when the phase of the first pulse signal is behind the phase of the second pulse signal. And an up enable signal and a down enable signal from the phase difference detecting circuit, and the up enable signal is activated. The counter for the up enable signal is counted up only while the counter is up, and the counter for the down enable signal is counted up only while the down enable signal is active. When the count becomes full first, a pulse insertion control signal is output and both of the counts are reset, and when the down enable signal counter after both counts becomes count full first, the pulse is removed. A random walk filter that outputs a control signal and resets both counts, and a pulse signal train is generated by dividing an external clock. When the pulse insertion control signal is input, a pulse is applied to the pulse signal train by one pulse. For inserting the pulse When a control signal is input, a pulse insertion / deletion circuit that deletes one pulse from the pulse signal train and outputs the pulse, and a pulse insertion / deletion circuit in which a pulse is partially inserted or a pulse is deleted. A frequency divider that outputs a reproduced clock having a delicate frequency change by dividing the output signal by a fixed frequency division ratio.

【００１１】請求項１においては、ラングムウォークフ
ィルタによって受信クロックの位相ジッタを平均化した
あと、再生クロックの周波数を変化させる挿入または削
除用の制御信号を出力して分周器に出力するパルス信号
列に対してパルスを挿入したり削除したりし、微妙な周
波数変化をもたせた再生クロックを出力するから、瞬間
的な受信クロックのジッタを除去することができる。そ
して、受信クロックが入力されるまでは再生クロックの
周波数は基本的に受信クロックの周波数にほぼ近いもの
となり、したがって、受信クロックが入力されると、実
質的に位相のみを合わせればよいのでロックするまでの
引き込み時間を短くすることができる。According to the first aspect of the present invention, after the phase jitter of the received clock is averaged by the Langmuir walk filter, a control signal for insertion or deletion for changing the frequency of the recovered clock is output and output to the frequency divider. A pulse is inserted into or deleted from the signal train, and a reproduced clock having a subtle frequency change is output, so that instantaneous jitter of the received clock can be removed. Until the reception clock is input, the frequency of the reproduction clock is basically substantially close to the frequency of the reception clock. Therefore, when the reception clock is input, only the phase needs to be substantially matched, so that the clock is locked. Can be shortened.

【００１２】本発明に係る請求項２のシンプレックス衛
星通信におけるクロック再生装置は、上記請求項１の構
成に加えて、ランダムウォークフィルタ（第１のランダ
ムウォークフィルタ）と同じ機能をもち、この第１のラ
ンダムウォークフィルタからの第１のパルス挿入用制御
信号と第１のパルス削除用制御信号を入力してそれぞれ
第１の平均化促進信号と第２の平均化促進信号とを出力
する第２のランダムウォークフィルタと、電源投入時に
はカウントアップ値の半分の値を初期値として取り込
み、前記第２のランダムウォークフィルタからの第１の
平均化促進信号が入力されたときにはカウント値を１つ
アップさせ、また第２の平均化促進信号が入力されたと
きにはカウント値を１つダウンさせる一方、ホールド信
号がアクティブのときカウント値を保持するアップダウ
ンカウンタと、前記アップダウンカウンタからのカウン
ト値を入力し、カウント値がカウンタの初期値よりも大
きくなればなるほど第２のパルス挿入用制御信号の発生
個数を増やし、逆に、カウント値がカウンタの初期値よ
りも小さくなればなるほど第２のパルス削除用制御信号
の発生個数を増やす一方、パルスの発生間隔ができるだ
け等間隔になるようにパルス信号列を発生する等間隔パ
ルス発生器とを備えていることを特徴としている。A clock recovery apparatus for simplex satellite communication according to a second aspect of the present invention has the same function as a random walk filter (first random walk filter) in addition to the configuration of the first aspect. A first pulse insertion control signal and a first pulse deletion control signal from the random walk filter, and output a first averaging promotion signal and a second averaging promotion signal, respectively. A random walk filter and a half of the count-up value are taken as an initial value when the power is turned on, and the count value is increased by one when the first averaging promotion signal from the second random walk filter is input, When the second averaging promotion signal is input, the count value is decreased by one while the hold signal is active. An up / down counter for holding a count value and a count value from the up / down counter are input, and as the count value becomes larger than the initial value of the counter, the number of generated second pulse insertion control signals is increased, and In addition, as the count value becomes smaller than the initial value of the counter, the number of generations of the second pulse deletion control signal is increased, while the pulse signal train is generated so that the pulse generation intervals become as equal as possible. And a pulse generator.

【００１３】請求項２においては、送信モードになって
受信クロックが断になる前にＣＰＵ等からのホールド信
号によりアップダウンカウンタのカウント値を保持する
ことにより、送信中も受信クロックとほぼ同じ周波数と
位相をもった再生クロックを出力し続けることができる
ため、再び受信モードに切り換わったときに受信データ
の１バイトの区切りがずれることなく、同期パターンを
検出する前でも受信データを復調することができる。According to the present invention, the count value of the up / down counter is held by a hold signal from the CPU or the like before the reception clock is cut off in the transmission mode, so that the frequency of the reception clock is substantially the same as that of the reception clock during transmission. Since the recovered clock having the same phase as that of the received data can be continuously output, the received data can be demodulated even before the synchronization pattern is detected without deviating the 1-byte delimiter of the received data when switching to the reception mode again. Can be.

【００１４】以下、本発明に係るシンプレックスの衛星
通信装置におけるクロック再生装置の実施の形態につい
て、図面に基づいて詳細に説明する。An embodiment of a clock recovery device in a simplex satellite communication device according to the present invention will be described below in detail with reference to the drawings.

【００１５】〔実施の形態１〕図１は本発明の実施の形
態１に係るシンプレックスの衛星通信装置におけるクロ
ック再生装置の構成を示すブロック図である。[First Embodiment] FIG. 1 is a block diagram showing a configuration of a clock recovery device in a simplex satellite communication device according to a first embodiment of the present invention.

【００１６】図１において、１は、復調器（図示せず）
から出力される受信クロックと再生クロックとを入力
し、受信クロックの変化点で第１のパルス信号（図５の
第１のエッジ検出器出力）を発生させるとともに、再生
クロックの変化点で第２のパルス信号（図５の第２のエ
ッジ検出器出力）を発生させ、第１のパルス信号の位相
が第２のパルス信号の位相よりも進んでいるときに進み
位相差の分だけアクティブになるアップイネーブル信号
ＵＰＥＮＢを出力し、逆に第１のパルス信号の位相が第
２のパルス信号の位相よりも遅れているときに遅れ位相
差の分だけアクティブになるダウンイネーブル信号ＤＯ
ＷＮＥＮＢを出力する位相差検出回路である。In FIG. 1, reference numeral 1 denotes a demodulator (not shown).
, A first pulse signal (a first edge detector output in FIG. 5) is generated at a transition point of the reception clock, and a second pulse signal is output at a transition point of the reproduction clock. (The second edge detector output in FIG. 5) is generated, and when the phase of the first pulse signal is ahead of the phase of the second pulse signal, the pulse signal becomes active by the advance phase difference. A down enable signal DO which outputs an up enable signal UPENB and becomes active by the amount of the delay phase difference when the phase of the first pulse signal lags behind the phase of the second pulse signal.
This is a phase difference detection circuit that outputs WNNEB.

【００１７】また、図１において、２は、位相差検出回
路１からのアップイネーブル信号ＵＰＥＮＢとダウンイ
ネーブル信号ＤＯＷＮＥＮＢを入力し、アップイネーブ
ル信号ＵＰＥＮＢがアクティブになっている間だけアッ
プイネーブル信号用カウンタ（図３の第１のカウンタ１
２）がアップカウントし、逆にダウンイネーブル信号Ｄ
ＯＷＮＥＮＢがアクティブになっている間だけダウンイ
ネーブル信号用カウンタ（図３の第２のカウンタ１３）
がアップカウントし、両カウンタのうちアップイネーブ
ル信号用カウンタのカウント値が先にカウントフルの状
態（ＦＵＬＬ）になったときはパルス挿入用制御信号Ｕ
ＰＲＣＯを後述するパルス挿入削除回路３に出力する一
方、ダウンイネーブル信号用カウンタのカウント値が先
にカウントフルの状態になったときはパルス削除用制御
信号ＤＯＷＮＲＣＯをパルス挿入削除回路３に出力し、
その出力の直後に両カウンタをともにリセットし再び０
からアップカウントを開始するランダムウォークフィル
タである。In FIG. 1, reference numeral 2 denotes an up enable signal UPENB and a down enable signal DOWNENB from the phase difference detection circuit 1, and an up enable signal counter (2) only while the up enable signal UPENB is active. First counter 1 in FIG.
2) counts up, and conversely, the down enable signal D
Down enable signal counter (second counter 13 in FIG. 3) only while OWENNB is active
Counts up, and when the count value of the up enable signal counter of both counters reaches the count full state (FULL) first, the pulse insertion control signal U
PRCO is output to a pulse insertion / deletion circuit 3, which will be described later, and when the count value of the down enable signal counter reaches a count full state, a pulse deletion control signal DOWNNRCO is output to the pulse insertion / deletion circuit 3,
Immediately after the output, both counters are reset to 0 again.
This is a random walk filter that starts up-counting from.

【００１８】また、図１において、３は、外部クロック
を分周してパルス信号列を作る一方、パルス挿入用制御
信号ＵＰＲＣＯが入力されたときにはパルス列にパルス
を１個挿入し（図７の「パルス挿入」参照）、逆にパル
ス削除用制御信号ＤＯＷＮＲＣＯが入力されたときには
パルス列からパルスを１個削除する（図７の「パルス削
除」参照）パルス挿入削除回路である。In FIG. 1, reference numeral 3 denotes a pulse signal train formed by dividing the frequency of the external clock. On the other hand, when a pulse insertion control signal UPRCO is input, one pulse is inserted into the pulse train (see "3" in FIG. 7). Conversely, this is a pulse insertion / deletion circuit that deletes one pulse from a pulse train when a pulse deletion control signal DOWNNRCO is input (see “Pulse deletion” in FIG. 7).

【００１９】また、図１において、４は、部分的にパル
スが挿入されたりパルスが削除されたりしているパルス
挿入削除回路３から出力されるパルス信号列を固定の分
周比で分周することにより、微妙な周波数変化をもたせ
た再生クロックを出力する分周器である。In FIG. 1, reference numeral 4 denotes a pulse signal train output from the pulse insertion / deletion circuit 3 in which a pulse is partially inserted or a pulse is deleted, which is divided by a fixed division ratio. This is a frequency divider that outputs a reproduced clock having a delicate frequency change.

【００２０】図２は位相差検出回路１の内部構成を示す
ブロック図である。図２において、８はシステムクロッ
クを入力し、受信クロックの立ち上がりのタイミングで
システムクロック１個分の第１のパルス信号（図５の第
１のエッジ検出器出力）を出力する第１のエッジ検出
器、９はシステムクロックを入力し、再生クロックの立
ち上がりのタイミングでシステムクロック１個分の第２
のパルス信号（図５の第２のエッジ検出器出力）を出力
する第２のエッジ検出器、１０はシステムクロックと第
１のエッジ検出器８からの第１のパルス信号（第１のエ
ッジ検出器出力）と第２のエッジ検出器９からの第２の
パルス信号（第２のエッジ検出器出力）とを入力し、第
１のパルス信号（第１のエッジ検出器出力）すなわち受
信クロックの位相が第２のパルス信号（第２のエッジ検
出器出力）すなわち再生クロックの位相よりも進んでい
る場合にその進み位相差の分だけアクティブになるアッ
プイネーブル信号ＵＰＥＮＢ（図５参照）をランダムウ
ォークフィルタ２に出力する第１のＪＫ−Ｆ／Ｆ（フリ
ップフロップ）、１１はシステムクロックと第１のエッ
ジ検出器８からの第１のパルス信号（第１のエッジ検出
器出力）と第２のエッジ検出器９からの第２のパルス信
号（第２のエッジ検出器出力）とを入力し、第１のパル
ス信号（第１のエッジ検出器出力）すなわち受信クロッ
クの位相が第２のパルス信号（第２のエッジ検出器出
力）すなわち再生クロックの位相よりも遅れている場合
にその遅れ位相差の分だけアクティブになるダウンイネ
ーブル信号ＤＯＷＮＥＮＢ（図６参照）をランダムウォ
ークフィルタ２に出力する第２のＪＫ−Ｆ／Ｆ（フリッ
プフロップ）である。FIG. 2 is a block diagram showing the internal configuration of the phase difference detection circuit 1. In FIG. 2, reference numeral 8 denotes a first edge detection which inputs a system clock and outputs a first pulse signal (a first edge detector output in FIG. 5) corresponding to one system clock at a rising timing of a reception clock. And 9 receives a system clock and outputs a second system clock corresponding to one system clock at the rising edge of the recovered clock.
The second edge detector 10 outputs a pulse signal (the second edge detector output of FIG. 5) and the system clock and the first pulse signal (the first edge detection signal) from the first edge detector 8. Device output) and the second pulse signal (second edge detector output) from the second edge detector 9 and receive the first pulse signal (first edge detector output), that is, the reception clock. When the phase is advanced from the second pulse signal (output of the second edge detector), that is, the phase of the recovered clock, the up enable signal UPENB (see FIG. 5) which is activated by the advanced phase difference is randomly walked. A first JK-F / F (flip-flop) 11 to be output to the filter 2 is a system clock, a first pulse signal (first edge detector output) from the first edge detector 8 and a second JK-F / F (flip-flop). The second pulse signal (output of the second edge detector) from the edge detector 9 is input, and the first pulse signal (output of the first edge detector), that is, the phase of the received clock is changed to the second pulse. A signal (a second edge detector output), that is, a down enable signal DOWNENB (see FIG. 6) which is activated by the delay phase difference when delayed from the phase of the recovered clock, is output to the random walk filter 2. 2 is a JK-F / F (flip-flop).

【００２１】図３はランダムウォークフィルタ２の内部
構成を示すブロック図である。図３において、１２はシ
ステムクロックと位相差検出回路１における第１のＪＫ
−Ｆ／Ｆ１０からのアップイネーブル信号ＵＰＥＮＢと
を入力し、アップイネーブル信号ＵＰＥＮＢがアクティ
ブのときにシステムクロックをアップカウントし、カウ
ント値がカウントフルの状態になったときにパルス挿入
用制御信号ＵＰＲＣＯ（図５参照）をパルス挿入削除回
路３に出力する第１のカウンタ（アップイネーブル信号
用カウンタ）、１３はシステムクロックと位相差検出回
路１における第２のＪＫ−Ｆ／Ｆ１１からのダウンイネ
ーブル信号ＤＯＷＮＥＮＢとを入力し、ダウンイネーブ
ル信号ＤＯＷＮＥＮＢがアクティブのときにシステムク
ロックをアップカウントし、カウント値がカウントフル
の状態になったときにパルス削除用制御信号ＤＯＷＮＲ
ＣＯ（図６参照）をパルス挿入削除回路３に出力する第
２のカウンタ（ダウンイネーブル信号用カウンタ）、１
４は第１のカウンタ１２からのパルス挿入用制御信号Ｕ
ＰＲＣＯを入力したときに第１のカウンタ１２および第
２のカウンタ１３に対してリセット信号を出力するとと
もに、第２のカウンタ１３からのパルス削除用制御信号
ＤＯＷＮＲＣＯを入力したときにも第１のカウンタ１２
および第２のカウンタ１３に対してリセット信号を出力
するＯＲゲートである。FIG. 3 is a block diagram showing the internal configuration of the random walk filter 2. In FIG. 3, reference numeral 12 denotes a first JK in the system clock and phase difference detection circuit 1.
And an up enable signal UPENB from the F / F 10 is input. When the up enable signal UPENB is active, the system clock is up-counted. When the count value becomes full, the pulse insertion control signal UPRCO ( A first counter (up-enable signal counter) 13 for outputting a pulse to the pulse insertion / deletion circuit 3 is a down-enable signal DOWNENB from the second JK-F / F11 in the system clock and phase difference detection circuit 1. When the down enable signal DOWNENB is active, the system clock is counted up, and when the count value becomes a count full state, the pulse deletion control signal DOWNNR
Second counter (down enable signal counter) that outputs CO (see FIG. 6) to pulse insertion / deletion circuit 3, 1
4 is a pulse insertion control signal U from the first counter 12
A reset signal is output to the first counter 12 and the second counter 13 when PRCO is input, and the first counter is also output when a pulse deletion control signal DOWNNRCO from the second counter 13 is input. 12
And an OR gate for outputting a reset signal to the second counter 13.

【００２２】図４はパルス挿入削除回路３の内部構成を
示すブロック図である。図４において、１５は予め値の
異なる大、中、小の３つの初期値（例えば、“１４”，
“１２”，“８”）をもっており、ランダムウォークフ
ィルタ２からのパルス挿入用制御信号ＵＰＲＣＯまたは
パルス削除用制御信号ＤＯＷＮＲＣＯが入力されないと
きには中間の値の初期値２（“１２”）を選択し、パル
ス挿入用制御信号ＵＰＲＣＯが入力されたときには値の
大きい初期値３（“１４”）を選択し、逆にパルス削除
用制御信号ＤＯＷＮＲＣＯが入力されたときには値の小
さい初期値１（“８”）を選択して出力するセレクタ、
１６は外部クロックとセレクタ１５からの初期値とを入
力し、外部クロックをその初期値からカウントしてカウ
ント値がカウントフルの状態になるたびにリップルキャ
リー出力をパルス信号として出力し、そのパルス信号の
出力によってリセットされ、セレクタ１５からの初期値
を入力しなおして再びカウントを開始するカウントであ
る（図７参照）。なお、このカウンタ１６のカウントフ
ルの値（カウントアップ値）を例えば“１５”とする。FIG. 4 is a block diagram showing the internal configuration of the pulse insertion / deletion circuit 3. In FIG. 4, reference numeral 15 denotes three initial values (for example, "14", "14",
When the pulse insertion control signal UPRCO or the pulse deletion control signal DOWNNRCO from the random walk filter 2 is not input, an intermediate value of the initial value 2 (“12”) is selected. When the pulse insertion control signal UPRCO is input, the large initial value 3 (“14”) is selected. Conversely, when the pulse deletion control signal DOWNNRCO is input, the small initial value 1 (“8”) is selected. Selector to select and output
Reference numeral 16 inputs an external clock and an initial value from the selector 15, counts the external clock from the initial value, and outputs a ripple carry output as a pulse signal each time the count value becomes a count full state. Is reset by the output of, and the count is restarted by inputting the initial value from the selector 15 again (see FIG. 7). Note that the count full value (count-up value) of the counter 16 is, for example, “15”.

【００２３】次に、本発明の実施の形態１に係るシンプ
レックスの衛星通信装置におけるクロック再生装置の動
作について説明する。Next, the operation of the clock recovery device in the simplex satellite communication device according to the first embodiment of the present invention will be described.

【００２４】まず、全体の動作を説明する前に、位相差
検出回路１とランダムウォークフィルタ２の動作を図５
および図６のタイミングチャートに基づいて説明する。
図５は受信クロックの位相が再生クロックの位相よりも
進んでいる場合を示し、図６は逆に受信クロックの位相
が再生クロックの位相よりも遅れている場合を示してい
る。Before explaining the overall operation, the operation of the phase difference detection circuit 1 and the random walk filter 2 will be described with reference to FIG.
A description will be given based on the timing chart of FIG.
FIG. 5 shows a case where the phase of the received clock is ahead of the phase of the reproduced clock, and FIG. 6 shows a case where the phase of the received clock is later than the phase of the reproduced clock.

【００２５】図５、図６から分かるように、第１のエッ
ジ検出器８は受信クロックの立ち上がりで第１のパルス
信号（第１のエッジ検出器出力）を出力し、第２のエッ
ジ検出器９は再生クロックの立ち上がりで第２のパルス
信号（第２のエッジ検出器出力）を出力する。第１のＪ
Ｋ−Ｆ／Ｆ１０は、図５に示すように、受信クロックの
位相が再生クロックの位相よりも進んでいる場合にアッ
プイネーブル信号ＵＰＥＮＢを進み位相差の分だけアク
ティブにしてランダムウォークフィルタ２の第１のカウ
ンタ１２に出力する。逆に、第２のＪＫ−Ｆ／Ｆ１１
は、図６に示すように、受信クロックの位相が再生クロ
ックの位相よりも遅れている場合にダウンイネーブル信
号ＤＯＷＮＥＮＢを遅れ位相差の分だけアクティブにし
てランダムウォークフィルタ２の第２のカウンタ１３に
出力する。As can be seen from FIGS. 5 and 6, the first edge detector 8 outputs a first pulse signal (a first edge detector output) at the rising edge of the reception clock, and outputs a second edge detector. Numeral 9 outputs a second pulse signal (output of a second edge detector) at the rising edge of the reproduction clock. 1st J
As shown in FIG. 5, the K-F / F 10 advances the up enable signal UPENB when the phase of the received clock is ahead of the phase of the recovered clock, and activates the UP enable signal UPENB by the amount of the phase difference. 1 is output to the counter 12. Conversely, the second JK-F / F11
As shown in FIG. 6, when the phase of the received clock lags behind the phase of the recovered clock, the down enable signal DOWNENB is activated by the delay phase difference and the second counter 13 of the random walk filter 2 Output.

【００２６】ランダムウォークフィルタ２においては、
図５に示すように、アップイネーブル信号ＵＰＥＮＢが
アクティブのときに第１のカウンタ１２はシステムクロ
ックをアップカウントし、カウント値がカウントフルの
状態になったときにパルス挿入用制御信号ＵＰＲＣＯを
パルス挿入削除回路３のセレクタ１５に出力する。すな
わち、図５の例では、アップイネーブル信号ＵＰＥＮＢ
のアクティブの状態が繰り返し出力されると、第１のカ
ウンタ１２のカウント値は第２のカウンタ１３のカウン
ト値よりも先に進み、カウントフルの状態（カウントア
ップ値は“２５５”）になったときにパルス挿入用制御
信号ＵＰＲＣＯを出力する。このとき、第２のカウンタ
１３のカウント値は例えば“１５４”と小さく、カウン
トフルの状態に達していない。第１のカウンタ１２がパ
ルス挿入用制御信号ＵＰＲＣＯを出力すると、この信号
がＯＲゲート１４を通って第１のカウンタ１２および第
２のカウンタ１３をともにリセットし、カウント値を初
期値の“０”に戻し、ここから再カウントを開始する。In the random walk filter 2,
As shown in FIG. 5, when the up enable signal UPENB is active, the first counter 12 counts up the system clock, and when the count value becomes full, the pulse insertion control signal UPRCO is inserted. The data is output to the selector 15 of the deletion circuit 3. That is, in the example of FIG. 5, the up enable signal UPENB
Is repeatedly output, the count value of the first counter 12 advances ahead of the count value of the second counter 13, and the count value becomes a full state (the count-up value is "255"). Sometimes, a pulse insertion control signal UPRCO is output. At this time, the count value of the second counter 13 is as small as "154", for example, and has not reached the count full state. When the first counter 12 outputs the pulse insertion control signal UPRCO, this signal resets both the first counter 12 and the second counter 13 through the OR gate 14 and resets the count value to the initial value “0”. And start re-counting from here.

【００２７】また、図６に示すように、ダウンイネーブ
ル信号ＤＯＷＮＥＮＢがアクティブのときに第２のカウ
ンタ１３はシステムクロックをアップカウントし、カウ
ント値がカウントフルの状態になったときにパルス削除
用制御信号ＤＯＷＮＲＣＯをパルス挿入削除回路３のセ
レクタ１５に出力する。すなわち、図６の例では、ダウ
ンイネーブル信号ＤＯＷＮＥＮＢのアクティブの状態が
繰り返し出力されると、第２のカウンタ１３のカウント
値は第１のカウンタ１２のカウント値よりも先に進み、
カウントフルの状態（カウントアップ値は“２５５”）
になったときにパルス削除用制御信号ＤＯＷＮＲＣＯを
出力する。このとき、第１のカウンタ１２のカウント値
は例えば“１５４”と小さく、カウントフルの状態に達
していない。第２のカウンタ１３がパルス削除用制御信
号ＤＯＷＮＲＣＯを出力すると、この信号がＯＲゲート
１４を通って第１のカウンタ１２および第２のカウンタ
１３をともにリセットし、カウント値を初期値の“０”
に戻し、ここから再カウントを開始する。As shown in FIG. 6, when the down enable signal DOWNENB is active, the second counter 13 counts up the system clock, and when the count value becomes full, the pulse deletion control is performed. The signal DOWNNRCO is output to the selector 15 of the pulse insertion / deletion circuit 3. That is, in the example of FIG. 6, when the active state of the down enable signal DOWNENB is repeatedly output, the count value of the second counter 13 advances before the count value of the first counter 12, and
Count full status (count up value is "255")
, A pulse deletion control signal DOWNNRCO is output. At this time, the count value of the first counter 12 is as small as "154", for example, and has not reached the count full state. When the second counter 13 outputs the control signal DOWNNRCO for pulse deletion, this signal resets both the first counter 12 and the second counter 13 through the OR gate 14 and resets the count value to the initial value “0”.
And start re-counting from here.

【００２８】次に、図４に示すパルス挿入削除回路３の
動作を図７のタイミングチャートに基づいて説明する。
一例として、セレクタ１５に対する値の小さい初期値１
の値を“８”とし、中間の値の初期値２の値を“１２”
とし、値の大きい初期値３の値を“１４”とする。ま
た、カウンタ１６のカウントアップ値を“１５”とす
る。Next, the operation of the pulse insertion / deletion circuit 3 shown in FIG. 4 will be described with reference to the timing chart of FIG.
As an example, a small initial value 1 for the selector 15
Is set to “8”, and the initial value 2 of the intermediate value is set to “12”.
And the value of the large initial value 3 is “14”. The count-up value of the counter 16 is set to “15”.

【００２９】セレクタ１５は、ランダムウォークフィル
タ２の第１のカウンタ１２からのパルス挿入用制御信号
ＵＰＲＣＯも第２のカウンタ１３からのパルス削除用制
御信号ＤＯＷＮＲＣＯも入力されないときには中間の値
の初期値２（“１２”）を選択する。カウンタ１６は、
初期値２（“１２”）から外部クロックをアップカウン
トし、外部クロックの入力につれて、カウント値“１
２”，“１３”，“１４”を経てカウントアップ値“１
５”に達すると、パルス信号を分周器４に出力する。す
なわち、外部クロックの４クロック毎にパルス信号を出
力する。When neither the pulse insertion control signal UPRCO from the first counter 12 of the random walk filter 2 nor the pulse deletion control signal DOWNNRCO from the second counter 13 is input, the selector 15 sets the intermediate value to the initial value 2. ("12") is selected. The counter 16
The external clock is counted up from the initial value 2 (“12”), and the count value “1” is increased as the external clock is input.
2 ”,“ 13 ”, and“ 14 ”, and the count-up value“ 1 ”
When it reaches 5 ", a pulse signal is output to the frequency divider 4. That is, a pulse signal is output every four external clocks.

【００３０】セレクタ１５は、第１のカウンタ１２から
パルス挿入用制御信号ＵＰＲＣＯを入力したときには、
値の大きい初期値３（“１４”）を選択する。カウンタ
１６は、初期値３（“１４”）から外部クロックをアッ
プカウントし、外部クロックの入力につれて、カウント
値“１４”を経てカウントアップ値“１５”に達する
と、パルス信号を分周器４に出力する。すなわち、外部
クロックの２クロック毎にパルス信号を出力する。When the selector 15 receives the pulse insertion control signal UPRCO from the first counter 12,
An initial value 3 (“14”) having a large value is selected. The counter 16 counts up the external clock from the initial value 3 (“14”). When the count reaches “15” via the count value “14” with the input of the external clock, the counter 16 converts the pulse signal into the frequency divider 4. Output to That is, a pulse signal is output every two external clocks.

【００３１】セレクタ１５は、第２のカウンタ１３から
パルス削除用制御信号ＤＯＷＮＲＣＯを入力したときに
は、値の小さい初期値１（“８”）を選択する。カウン
タ１６は、初期値１（“８”）から外部クロックをアッ
プカウントし、外部クロックの入力につれて、カウント
値“８”，“９”，“１０”，“１１”，“１２”，
“１３”，“１４”を経てカウントアップ値“１５”に
達すると、パルス信号を分周器４に出力する。すなわ
ち、外部クロックの８クロック毎にパルス信号を出力す
る。The selector 15 selects an initial value 1 (“8”) having a small value when receiving the pulse deletion control signal DOWNNRCO from the second counter 13. The counter 16 counts up the external clock from the initial value 1 (“8”), and counts “8”, “9”, “10”, “11”, “12”,
When the count-up value “15” is reached via “13” and “14”, a pulse signal is output to the frequency divider 4. That is, a pulse signal is output every eight external clocks.

【００３２】以上の制御により、通常は外部クロックの
４クロック毎にパルス信号が出力されているのが、パル
ス挿入用制御信号ＵＰＲＣＯが入力されたときにはパル
スが１個挿入され、逆にパルス削除用制御信号ＤＯＷＮ
ＲＣＯが入力されたときにはパルスが１個削除される。With the above control, a pulse signal is normally output every four external clocks. However, when a pulse insertion control signal UPRCO is input, one pulse is inserted, and conversely, a pulse signal is output. Control signal DOWN
When the RCO is input, one pulse is deleted.

【００３３】次に、本発明の実施の形態１に係るシンプ
レックスの衛星通信装置におけるクロック再生装置の全
体的な動作について説明する。Next, the overall operation of the clock recovery device in the simplex satellite communication device according to the first embodiment of the present invention will be described.

【００３４】ある周波数でフリーラン動作している再生
クロックに対して、わずかに周波数または位相が異なる
受信クロックが位相差検出回路１に入力されると、受信
クロックと再生クロックとの位相差に応じてアップイネ
ーブル信号ＵＰＥＮＢまたはダウンイネーブル信号ＤＯ
ＷＮＥＮＢが出力され、ランダムウォークフィルタ２で
平均化されてパルス挿入用制御信号ＵＰＲＣＯまたはパ
ルス削除用制御信号ＤＯＷＮＲＣＯが出力される。パル
ス挿入削除回路３は、通常外部クロックを４分周してパ
ルス信号を出力しているが、受信クロックの位相が再生
クロックの位相に対して進んだ結果、パルス挿入用制御
信号ＵＰＲＣＯが入力されるとパルスが１個挿入され
る。逆に、受信クロックの位相が再生クロックの位相に
対して遅れた結果、パルス削除用制御信号ＤＯＷＮＲＣ
Ｏが入力されるとパルスが１個削除される。これを分周
器４において固定分周比で分周すると、パルスが挿入ま
たは削除された箇所の分周器４の出力信号の周波数が、
通常の再生クロックのフリーラン周波数よりもわずかだ
け周波数が高くなったり低くなったりする。この周波数
変化を利用して再生クロックを受信クロックに同期させ
る。すなわち、分周器４から出力される再生クロックに
微妙な周波数変化をもたせ、受信クロックの位相ジッタ
（時間的な揺らぎ）を平均化して、受信クロックのジッ
タを抑制することができる。When a received clock having a slightly different frequency or phase is input to the phase difference detection circuit 1 with respect to a reproduced clock that is performing a free-run operation at a certain frequency, the received clock is adjusted according to the phase difference between the received clock and the reproduced clock. Up enable signal UPENB or down enable signal DO
WNNEB is output and averaged by the random walk filter 2 to output a pulse insertion control signal UPRCO or a pulse deletion control signal DOWNNRCO. The pulse insertion / deletion circuit 3 normally outputs a pulse signal by dividing the external clock by 4, but as a result of the phase of the received clock being advanced with respect to the phase of the recovered clock, the pulse insertion control signal UPRCO is input. Then, one pulse is inserted. Conversely, as a result of the phase of the received clock being delayed with respect to the phase of the recovered clock, the control signal DOWNRC
When O is input, one pulse is deleted. When this is divided by the frequency divider 4 at a fixed frequency division ratio, the frequency of the output signal of the frequency divider 4 at the position where the pulse is inserted or deleted is
The frequency is slightly higher or lower than the free-run frequency of the normal reproduced clock. Using this frequency change, the reproduction clock is synchronized with the reception clock. That is, the reproduced clock output from the frequency divider 4 has a slight frequency change, and the phase jitter (time fluctuation) of the received clock can be averaged to suppress the jitter of the received clock.

【００３５】ここで、技術的な問題点を整理してみる。Here, technical problems will be summarized.

【００３６】図示しない復調器から出力される受信クロ
ックは受信データに含まれているクロック成分を抽出し
たものであるから、受信データが“１”，“０”，
“１”，“０”と交互に変化していれば、抽出したクロ
ック信号もジッタをもたないきれいな正弦波として得ら
れる。しかし、一般的に受信データは“１”，“０”の
値がランダムに変化するので、受信データから抽出した
クロック信号には本来のクロック信号の周波数成分の１
／ｎ倍（ｎは２以上の整数）の周波数成分も含まれてい
る。また、受信データの波形はデータの内容によって必
ずしも同じ軌跡をたどらないために時間的に見れば波形
にゆらぎがある。したがって、受信データから抽出した
クロック信号はジッタをもった信号となるが、受信デー
タのＣ／Ｎが悪くなったときにはクロック信号のジッタ
が増え、クロック信号で受信データをサンプリングする
ときに受信データを誤ってサンプリングする頻度が増え
る。そのため、クロック再生においてはクロック信号の
ジッタを取り除く必要がある。The received clock output from the demodulator (not shown) is obtained by extracting a clock component included in the received data, so that the received data is "1", "0",
If it alternates between "1" and "0", the extracted clock signal can also be obtained as a clean sine wave having no jitter. However, in general, the value of “1” and “0” of the received data changes at random, so that the clock signal extracted from the received data includes one of the frequency components of the original clock signal.
/ N times (n is an integer of 2 or more) frequency components are also included. Further, the waveform of the received data does not always follow the same locus depending on the content of the data, so that there is a fluctuation in the waveform in terms of time. Therefore, the clock signal extracted from the received data is a signal having jitter. However, when the C / N of the received data is deteriorated, the jitter of the clock signal is increased. The frequency of incorrect sampling increases. Therefore, in clock recovery, it is necessary to remove the jitter of the clock signal.

【００３７】従来のクロック再生装置では、ジッタをも
ったクロック信号にアナログＰＬＬ回路を位相同期させ
ることにより、希望するクロック成分以外の成分を除去
し受信クロックのみを選び出して出力していた。そのた
め、ジッタを取り除くにはＰＬＬループの応答速度をで
きるだけ遅くしてＰＬＬがジッタに追随せずに、希望す
るクロック信号にのみ追随するようにしなければならな
い。それで、ループの応答速度を決めるループフィルタ
の定数を大きくするが、逆に、ＰＬＬループが希望する
クロック信号にロックするまでの引き込み時間がかかり
過ぎるといった問題点も発生するためループフィルタの
定数にも限界があり、また、ループフィルタを構成する
部品自体も大きくなってしまう。In the conventional clock reproducing apparatus, components other than the desired clock component are removed by synchronizing the phase of the analog PLL circuit with the clock signal having jitter, and only the received clock is selected and output. Therefore, in order to remove the jitter, it is necessary to make the response speed of the PLL loop as slow as possible so that the PLL does not follow the jitter but only follows the desired clock signal. Therefore, the constant of the loop filter that determines the response speed of the loop is increased, but conversely, the PLL loop takes too much time to lock in to lock to the desired clock signal. There is a limit, and the components constituting the loop filter themselves become large.

【００３８】これに対し、本発明の実施の形態１に係る
クロック再生装置においては、ランダムウォークフィル
タ２によって一定量毎の受信クロックと再生クロックの
位相差を積分することにより平均化したあと、再生クロ
ックの周波数を変化させる制御信号としてパルス挿入用
制御信号ＵＰＲＣＯまたはパルス削除用制御信号ＤＯＷ
ＮＲＣＯを出力し、分周器４に出力するパルス信号列に
対してパルスを挿入したり削除したりし、微妙な周波数
変化をもたせた再生クロックを出力する。すなわち、ジ
ッタにより受信クロックの位相が再生クロックの位相に
対して位相進みや位相遅れが発生したとしても、ランダ
ムウォークフィルタ２内で位相進みと位相遅れが一定量
積分されたあと制御信号が出力されるので瞬間的な受信
クロックのジッタは取り除くことができる。On the other hand, in the clock recovery apparatus according to the first embodiment of the present invention, the random walk filter 2 integrates the phase difference between the received clock and the recovered clock for each predetermined amount, averages them, and then recovers the data. A pulse insertion control signal UPRCO or a pulse deletion control signal DOW is used as a control signal for changing the clock frequency.
An NRCO is output, and a pulse is inserted or deleted from the pulse signal train output to the frequency divider 4 to output a reproduced clock having a delicate frequency change. That is, even if the phase of the received clock is advanced or delayed with respect to the phase of the recovered clock due to the jitter, the control signal is output after a certain amount of integration of the phase advance and phase delay in the random walk filter 2. Therefore, instantaneous jitter of the received clock can be removed.

【００３９】また、本実施の形態１に係るクロック再生
装置においては、受信クロックが入力されるまでは再生
クロックの周波数は基本的に受信クロックの周波数にほ
ぼ近いものとなる。したがって、受信クロックが入力さ
れると、実質的に位相のみを合わせればよいのでロック
するまでの引き込み時間がかかりすぎるといった問題点
も発生しない。また、装置全体を論理回路で構成できる
ため、ゲートアレイ等で実現することにより、小型化、
低価格化、無調整化を可能にすることができる。In the clock recovery apparatus according to the first embodiment, the frequency of the recovered clock is basically close to the frequency of the received clock until the received clock is input. Therefore, when the receiving clock is input, only the phase needs to be substantially adjusted, so that there is no problem that the pull-in time until locking is too long. In addition, since the entire device can be configured by a logic circuit, the size can be reduced by realizing the device with a gate array or the like.
It is possible to reduce the cost and eliminate adjustment.

【００４０】〔実施の形態２〕図８は本発明の実施の形
態２に係るシンプレックスの衛星通信装置におけるクロ
ック再生装置の構成を示すブロック図である。符号１か
ら４までについては実施の形態１に係る図１の構成と共
通であり、簡単に説明すると、１は受信クロックと再生
クロックを入力してアップイネーブル信号ＵＰＥＮＢま
たはダウンイネーブル信号ＤＯＷＮＥＮＢを出力する位
相差検出回路、２はアップイネーブル信号ＵＰＥＮＢま
たはダウンイネーブル信号ＤＯＷＮＥＮＢを入力して第
１のパルス挿入用制御信号ＵＰＲＣＯまたは第１のパル
ス削除用制御信号ＤＯＷＮＲＣＯを出力する第１のラン
ダムウォークフィルタ、３は第１のパルス挿入用制御信
号ＵＰＲＣＯまたは第１のパルス削除用制御信号ＤＯＷ
ＮＲＣＯに応じてパルス信号列にパルスを挿入したり削
除したりするパルス挿入削除回路、４は分周器である。[Embodiment 2] FIG. 8 is a block diagram showing a configuration of a clock recovery device in a simplex satellite communication device according to Embodiment 2 of the present invention. Reference numerals 1 to 4 are common to the configuration of FIG. 1 according to the first embodiment. Briefly described, 1 receives a reception clock and a reproduction clock and outputs an up enable signal UPENB or a down enable signal DOWNENB. A phase difference detection circuit, a first random walk filter for receiving an up enable signal UPENB or a down enable signal DOWNENB and outputting a first pulse insertion control signal UPRCO or a first pulse deletion control signal DOWNRCO; Is the first pulse insertion control signal UPRCO or the first pulse deletion control signal DOW
A pulse insertion / deletion circuit 4 for inserting or deleting a pulse from the pulse signal train according to the NRCO is a frequency divider.

【００４１】図８において、５は、第１のランダムウォ
ークフィルタ２と同じ機能をもち第１のランダムウォー
クフィルタ２からの第１のパルス挿入用制御信号ＵＰＲ
ＣＯと第１のパルス削除用制御信号ＤＯＷＮＲＣＯを入
力し、第２のパルス挿入用制御信号第１の平均化促進信
号ＵＰＲＣＯ２または第２のパルス削除用制御信号第２
の平均化促進信号ＤＯＷＮＲＣＯ２を出力する第２のラ
ンダムウォークフィルタである。In FIG. 8, reference numeral 5 denotes a first pulse insertion control signal UPR having the same function as that of the first random walk filter 2 and from the first random walk filter 2.
CO and the first pulse deletion control signal DOWNNRCO are input, and the second pulse insertion control signal first averaging promotion signal UPRCO2 or the second pulse deletion control signal second
Is a second random walk filter that outputs an averaging acceleration signal DOWNNRCO2.

【００４２】また、図８において、６は、電源投入時に
はカウントアップ値の半分の値を初期値として取り込
み、第２のランダムウォークフィルタ５からの第２のパ
ルス挿入用制御信号第１の平均化促進信号ＵＰＲＣＯ２
が入力されたときにはカウント値を１つアップさせ、ま
た第２のパルス削除用制御信号第２の平均化促進信号Ｄ
ＯＷＮＲＣＯ２が入力されたときにはカウント値を１つ
ダウンさせる一方、図示しないＣＰＵ（中央演算処理装
置）からのホールド信号ＨＯＬＤがアクティブのときに
カウント値を保持するアップダウンカウンタである。In FIG. 8, reference numeral 6 denotes a value obtained by taking in a half of the count-up value as an initial value when the power is turned on, and a second pulse insertion control signal from the second random walk filter 5 for the first averaging. Promotion signal UPRCO2
Is input, the count value is increased by one, and the second pulse elimination control signal second averaging promotion signal D
This is an up / down counter that decreases the count value by one when OWNRCO2 is input, and holds the count value when a hold signal HOLD from a CPU (Central Processing Unit) not shown is active.

【００４３】また、図８において、７は、アップダウン
カウンタ６からのカウント値を入力し、カウント値がカ
ウンタの初期値よりも大きくなればなるほど第２のパル
ス挿入用制御信号ＵＰＣの発生個数を増やし、逆に、カ
ウント値がカウンタの初期値よりも小さくなればなるほ
ど第２のパルス削除用制御信号ＤＯＷＮＣの発生個数を
増やす一方、パルスの発生間隔ができるだけ等間隔にな
るようにパルスを発生する等間隔パルス発生器である。In FIG. 8, reference numeral 7 designates a count value from the up / down counter 6 and the number of generated second pulse insertion control signals UPC increases as the count value becomes larger than the initial value of the counter. Conversely, as the count value becomes smaller than the initial value of the counter, the number of generated second pulse deletion control signals DOWNNC is increased, while the pulses are generated such that the pulse generation intervals are as even as possible. It is an equally spaced pulse generator.

【００４４】また、２８は、第１のランダムウォークフ
ィルタ２からの第１のパルス挿入用制御信号ＵＰＲＣＯ
と等間隔パルス発生器７からの第２のパルス挿入用制御
信号ＵＰＣを２入力として論理和をとり、その結果をパ
ルス挿入削除回路３に出力するＯＲゲート、２９は、第
１のランダムウォークフィルタ２からの第１のパルス削
除用制御信号ＤＯＷＮＲＣＯと等間隔パルス発生器７か
らの第２のパルス削除用制御信号ＤＯＷＮＣを２入力と
して論理和をとり、その結果をパルス挿入削除回路３に
出力するＯＲゲートである。Reference numeral 28 denotes a first pulse insertion control signal UPRCO from the first random walk filter 2.
An OR gate 29 which takes the logical sum of the second pulse insertion control signal UPC from the equally-spaced pulse generator 7 as two inputs and outputs the result to the pulse insertion / deletion circuit 3, 29 is a first random walk filter. The first pulse deletion control signal DOWNNRCO from the second pulse generator 2 and the second pulse deletion control signal DOWNNC from the equally-spaced pulse generator 7 are taken as a logical sum of two inputs, and the result is output to the pulse insertion / deletion circuit 3. It is an OR gate.

【００４５】図９は等間隔パルス発生器７の内部構成を
示すブロック図である。図９において、１７はアップダ
ウンカウンタ６から出力されるカウント値のＭＳＢ（最
上位桁）以外のビットの補数をとって出力する補数回
路、１８はアップダウンカウンタ６から出力されるカウ
ント値のＭＳＢが“１”のときにはＭＳＢ以外のビット
をそのまま入力してＡＮＤゲート２１に出力し、ＭＳＢ
が“０”のときには補数回路１７からのＭＳＢ以外のビ
ットの補数を入力してＡＮＤゲート２１に出力するセレ
クタ、１９は分周器４からの再生クロックをアップカウ
ントするカウンタ、２０はカウンタ１９の各出力信号の
立ち上がりエッジを検出し、その各立ち上がりエッジで
出力端子Ｑ０〜Ｑ４からパルスを発生させるエッジ検出
器（図１２参照）、２１はエッジ検出器２０からのパル
ス信号とセレクタ１８からの各出力信号とについて各ビ
ットごとに論理積をとって出力するＡＮＤゲート、２２
はＡＮＤゲート２１の各論理積出力の論理和をとって出
力するＯＲゲート、２３はアップダウンカウンタ６から
出力されるカウント値のＭＳＢが“１”のときにはＯＲ
ゲート２２の出力パルスを第２のパルス挿入用制御信号
ＵＰＣとしてＯＲゲート２８に出力し、ＭＳＢが“０”
のときにはＯＲゲート２２の出力パルスを第２のパルス
削除用制御信号ＤＯＷＮＣとしてＯＲゲート２９に出力
するマルチプレクサである。FIG. 9 is a block diagram showing the internal configuration of the equally-spaced pulse generator 7. In FIG. 9, reference numeral 17 denotes a complement circuit which takes the complement of bits other than the MSB (most significant digit) of the count value output from the up / down counter 6 and outputs the result. 18 denotes the MSB of the count value output from the up / down counter 6 Is "1", bits other than the MSB are directly input and output to the AND gate 21.
Is "0", a selector for inputting the complement of bits other than the MSB from the complement circuit 17 and outputting the complement to the AND gate 21; 19, a counter for up-counting the reproduction clock from the frequency divider 4; An edge detector (see FIG. 12) detects a rising edge of each output signal and generates a pulse from output terminals Q0 to Q4 at each rising edge. Reference numeral 21 denotes a pulse signal from the edge detector 20 and a signal from the selector 18. AND gate 22 for taking a logical product for each bit with respect to the output signal and outputting the result
Is an OR gate that takes the logical sum of each logical product output of the AND gate 21 and outputs the result. 23 is an OR gate when the MSB of the count value output from the up / down counter 6 is “1”.
The output pulse of the gate 22 is output to the OR gate 28 as the second pulse insertion control signal UPC, and the MSB is set to “0”.
In this case, the multiplexer outputs the output pulse of the OR gate 22 to the OR gate 29 as the second pulse deletion control signal DOWNC.

【００４６】次に、本発明の実施の形態２に係るシンプ
レックスの衛星通信装置におけるクロック再生装置の動
作について説明する。Next, the operation of the clock recovery device in the simplex satellite communication device according to the second embodiment of the present invention will be described.

【００４７】全体の動作を説明する前に、まず、等間隔
パルス発生器７の動作について説明する。最初に、補数
回路１７とセレクタ１８の動作を説明する。図１０
（ａ），（ｂ）は補数回路１７の動作説明図である。一
例として、アップダウンカウンタ６の段数が８ビットの
場合を考えると、そのカウントアップ値は“２５５”
で、電源投入時のアップダウンカウンタ６の初期値はそ
の半分の“１２８”となる。図１０（ａ）に示すよう
に、アップダウンカウンタ６の各ビットの出力信号Ｑ７
〜Ｑ０が「０１１１１１１１」であって１０進数で“１
２７”のとき、補数回路１７はＭＳＢ以外のビットの極
性反転を行うので、「００００００００」となる。これ
のＬＳＢ（最下位桁）に“１”を加算した結果は、「０
００００００１」となり、１０進数で“１”となる。す
なわち、“１２７”の補数が“１”として得られる。ま
た、図１０（ｂ）に示すように、アップダウンカウンタ
６の各ビットの出力信号Ｑ７〜Ｑ０が「０００００００
１」であって１０進数で“１”のとき、補数回路１７は
ＭＳＢ以外のビットの極性反転を行うので、「０１１１
１１１０」となる。これのＬＳＢに“１”を加算した結
果は、「０１１１１１１１」となり、１０進数で“１２
７”となる。すなわち、“１”の補数が“１２７”とし
て得られる。Before describing the overall operation, the operation of the equally-spaced pulse generator 7 will be described first. First, the operation of the complement circuit 17 and the selector 18 will be described. FIG.
(A), (b) is an explanatory view of the operation of the complement circuit 17. As an example, when the number of stages of the up / down counter 6 is 8 bits, the count up value is “255”.
Thus, the initial value of the up / down counter 6 when the power is turned on is "128", which is half of the initial value. As shown in FIG. 10A, the output signal Q7 of each bit of the up / down counter 6
Q0 is “01111111” and “1” in decimal
In the case of 27 ", the complement circuit 17 inverts the polarity of bits other than the MSB, so that it becomes" 00000000 ". The result of adding “1” to this LSB (least significant digit) is “0”
0000001 ", which is" 1 "in decimal. That is, the complement of “127” is obtained as “1”. Further, as shown in FIG. 10B, the output signals Q7 to Q0 of each bit of the up / down counter 6 are "00000000".
When the value is "1" and the decimal number is "1", the complement circuit 17 inverts the polarity of bits other than the MSB.
1110 ". The result of adding “1” to this LSB is “01111111”, which is “12” in decimal.
7 ”, that is, the complement of“ 1 ”is obtained as“ 127 ”.

【００４８】図１１は補数回路１７とセレクタ１８の動
作説明図である。アップダウンカウンタ６が出力するカ
ウント値が、その初期値“１２８”よりも小さい“１”
〜“１２７”のとき、カウント値のＭＳＢは“０”であ
り、ＭＳＢ以外のビット“１”〜“１２７”については
それぞれ補数がとられて“１２７”〜“１”となり、ア
ップダウンカウンタ６のカウント値に対するセレクタ１
８の出力の関係については、カウント値と初期値“１２
８”との差が大きくなるほどセレクタ１８の出力値も大
きくなる。また、アップダウンカウンタ６が出力するカ
ウント値が、その初期値“１２８”よりも大きい“１２
９”〜“２５５”のとき、カウント値のＭＳＢは“１”
であり、ＭＳＢ以外のビット“１”〜“１２７”につい
てはそのまま出力されて“１”〜“１２７”となり、ア
ップダウンカウンタ６のカウント値に対するセレクタ１
８の出力の関係については、上記の場合と同様に、カウ
ント値と初期値“１２８”との差が大きくなるほどセレ
クタ１８の出力値も大きくなる。FIG. 11 is a diagram for explaining the operation of the complement circuit 17 and the selector 18. The count value output by the up / down counter 6 is "1" smaller than the initial value "128".
In the case of "1" to "127", the MSB of the count value is "0", and the bits "1" to "127" other than the MSB are complemented to "127" to "1", respectively. Selector 1 for the count value of
8, the count value and the initial value "12"
8 ", the output value of the selector 18 increases. The count value output from the up / down counter 6 is" 12 "which is larger than the initial value" 128 ".
9 ”to“ 255 ”, the MSB of the count value is“ 1 ”.
Bits “1” to “127” other than the MSB are output as they are to become “1” to “127”, and the selector 1 for the count value of the up / down counter 6
Regarding the relationship between the outputs of 8, the output value of the selector 18 increases as the difference between the count value and the initial value “128” increases as in the case described above.

【００４９】次に、カウンタ１９とエッジ検出器２０の
動作を説明する。図１２はカウンタ１９とエッジ検出器
２０の動作を説明するためのタイミングチャートであ
る。カウンタ１９は再生クロックをアップカウントし、
エッジ検出器２０はそのときのカウンタ１９の各出力信
号の立ち上がりエッジでパルスを発生するから、図１２
に示すようにすべてのビットのパルス信号の発生箇所は
必ず一致しない状態で、かつ、各ビットのパルス信号の
発生箇所は等間隔となる。Next, the operation of the counter 19 and the edge detector 20 will be described. FIG. 12 is a timing chart for explaining the operation of the counter 19 and the edge detector 20. The counter 19 counts up the reproduction clock,
Since the edge detector 20 generates a pulse at the rising edge of each output signal of the counter 19 at that time, FIG.
As shown in (1), the positions where the pulse signals of all the bits are generated do not always match, and the positions where the pulse signals of the respective bits are generated are equally spaced.

【００５０】ＡＮＤゲート２１においてエッジ検出器２
０からのパルス信号の各ビットとセレクタ１８からの出
力信号の各ビットの論理積をとり、さらにＯＲゲート２
２においてＡＮＤゲート２１の出力信号の各ビットごと
の論理和をとると、セレクタ１８の出力値に従ってパル
スの発生間隔を等間隔に保ちながらパルスの発生個数が
変化するようになる。そして、マルチプレクサ２３はア
ップダウンカウンタ６から出力されるカウント値のうち
ＭＳＢが“１”のときにはＯＲゲート２２の出力パルス
を第２のパルス挿入用制御信号ＵＰＣとしてＯＲゲート
２８に出力し、ＭＳＢが“０”のときにはＯＲゲート２
２の出力パルスを第２のパルス削除用制御信号ＤＯＷＮ
ＣとしてＯＲゲート２９に出力する。これにより、アッ
プダウンカウンタ６によるカウント値が初期値の“１２
８”に比べて大きくなればなるほど第２のパルス挿入用
制御信号ＵＰＣが等間隔の状態でより多く出力され、逆
に、アップダウンカウンタ６によるカウント値が初期値
の“１２８”に比べてて小さくなればなるほど第２のパ
ルス削除用制御信号ＤＯＷＮＣが等間隔の状態でより多
く出力される。In the AND gate 21, the edge detector 2
The logical product of each bit of the pulse signal from 0 and each bit of the output signal from the selector 18 is calculated.
When the logical sum of each bit of the output signal of the AND gate 21 is calculated in 2, the number of generated pulses changes while keeping the pulse generation intervals at equal intervals according to the output value of the selector 18. When the MSB of the count value output from the up / down counter 6 is "1", the multiplexer 23 outputs the output pulse of the OR gate 22 to the OR gate 28 as the second pulse insertion control signal UPC, and the MSB is OR gate 2 when "0"
2 output pulse to the second pulse deletion control signal DOWN.
Output to the OR gate 29 as C. As a result, the count value of the up / down counter 6 becomes “12” of the initial value.
8 ", the second pulse insertion control signal UPC is output more at equal intervals, and conversely, the count value of the up / down counter 6 is smaller than the initial value of" 128 ". The smaller the pulse width becomes, the more the second pulse deletion control signal DOWNC is output at a regular interval.

【００５１】次に、本発明の実施の形態２に係るシンプ
レックスの衛星通信装置におけるクロック再生装置の全
体的な動作について説明する。図８から分かるように、
本実施の形態２に係るクロック再生装置は、ブロック番
号１−２−３−４−１の１次ループと、ブロック番号１
−２−５−６−７−３−４−１の２次ループの２つのル
ープから構成される。２次ループは第１のランダムウォ
ークフィルタ２からのパルス挿入用制御信号ＵＰＲＣＯ
またはパルス削除用制御信号ＤＯＷＮＲＣＯが第２のラ
ンダムウォークフィルタ５でさらに平均化され、その出
力結果によりアップダウンカウンタ６のカウント値が初
期値“１２８”よりアップカウントまたはダウンカウン
トする。等間隔パルス発生器７はアップダウンカウンタ
６のカウント値が初期値“１２８”より大きいときは第
２のパルス挿入用制御信号ＵＰＣを出力し、カウント値
が初期値“１２８”より小さいときは第２のパルス削除
用制御信号ＤＯＷＮＣを出力する。いずれも、カウント
値が初期値“１２８”との差が大きくなるほどパルス数
は多くなる。そして、これらの第２のパルス挿入用制御
信号ＵＰＣも第２のパルス削除用制御信号ＤＯＷＮＣも
それぞれＯＲゲート２８，２９を介して１次ループのパ
ルス挿入削除回路３に制御信号として入力されるため、
パルス挿入削除回路３において、第２のパルス挿入用制
御信号ＵＰＣがアクティブのときにパルスが１個挿入さ
れ、第２のパルス削除用制御信号ＤＯＷＮＣがアクティ
ブのときにパルスが１個削除される。この結果、分周器
４の出力信号の周波数が高くなったり低くなったりす
る。Next, the overall operation of the clock recovery device in the simplex satellite communication device according to the second embodiment of the present invention will be described. As can be seen from FIG.
The clock recovery device according to the second embodiment includes a primary loop of block number 1-2-3-4-1,
-2-5-6-7-3-4-1 is composed of two secondary loops. The secondary loop is a control signal UPRCO for pulse insertion from the first random walk filter 2.
Alternatively, the control signal DOWNNRCO for pulse deletion is further averaged by the second random walk filter 5, and the count value of the up / down counter 6 counts up or down from the initial value "128" according to the output result. The equal interval pulse generator 7 outputs the second pulse insertion control signal UPC when the count value of the up / down counter 6 is larger than the initial value "128", and outputs the second pulse insertion control signal UPC when the count value is smaller than the initial value "128". 2 is output. In any case, the pulse number increases as the difference between the count value and the initial value “128” increases. Since both the second pulse insertion control signal UPC and the second pulse deletion control signal DOWNC are input as control signals to the pulse insertion / deletion circuit 3 of the primary loop via the OR gates 28 and 29, respectively. ,
In the pulse insertion / deletion circuit 3, one pulse is inserted when the second pulse insertion control signal UPC is active, and one pulse is deleted when the second pulse deletion control signal DOWNC is active. As a result, the frequency of the output signal of the frequency divider 4 increases or decreases.

【００５２】したがって、本実施の形態２に係るクロッ
ク再生装置では、受信クロックが入力された直後は、１
次ループからの第１のパルス挿入用制御信号ＵＰＲＣＯ
または第１のパルス削除用制御信号ＤＯＷＮＲＣＯによ
り再生クロックの周波数を変化させることで再生クロッ
クの位相を受信クロックの位相に合わせるように動く
が、次第に、２次ループからの第２のパルス挿入用制御
信号ＵＰＣまたは第２のパルス削除用制御信号ＤＯＷＮ
Ｃが入力され始めると、１次ループからの第１のパルス
挿入用制御信号ＵＰＲＣＯまたは第１のパルス削除用制
御信号ＤＯＷＮＲＣＯの数を減らすように動き、最終的
には受信クロックと再生クロックの位相差の平均値に応
じて、２次ループからの第２のパルス挿入用制御信号Ｕ
ＰＣまたは第２のパルス削除用制御信号ＤＯＷＮＣの数
が決まり、１次ループからの挿入または削除用の制御信
号の数は受信クロックがもつ位相ジッタ成分のみを打ち
消すように動く。そして、受信モードから送信モードに
なって復調器からの受信クロックが断になる前に、ＣＰ
Ｕからのホールド信号ＨＯＬＤでアップダウンカウンタ
６のカウント値を保持することにより２次ループからの
挿入または削除用の制御信号の数が固定され、分周器４
からの再生クロックの周波数や位相は受信クロックに同
期した状態の周波数と位相で一定となる。Therefore, in the clock recovery apparatus according to the second embodiment, immediately after the reception clock is input, 1
First pulse insertion control signal UPRCO from next loop
Alternatively, the phase of the reproduced clock is adjusted to match the phase of the received clock by changing the frequency of the reproduced clock by the first pulse deletion control signal DOWNNRCO, but gradually the control for inserting the second pulse from the secondary loop is performed. The signal UPC or the second pulse deletion control signal DOWN
When C starts to be input, the operation is started to reduce the number of the first pulse insertion control signal UPRCO or the first pulse deletion control signal DOWNNRCO from the primary loop, and finally the positions of the reception clock and the reproduction clock are reduced. In accordance with the average value of the phase difference, the second pulse insertion control signal U from the secondary loop
The number of PCs or the second control signals DOWNNC for pulse deletion is determined, and the number of control signals for insertion or deletion from the primary loop moves so as to cancel only the phase jitter component of the received clock. Then, before the reception mode is switched from the reception mode to the transmission mode and the reception clock from the demodulator is cut off, the CP
By holding the count value of the up / down counter 6 with the hold signal HOLD from U, the number of control signals for insertion or deletion from the secondary loop is fixed, and the frequency divider 4
The frequency and phase of the reproduced clock from the receiver are constant at the frequency and phase synchronized with the received clock.

【００５３】従来のクロック再生装置は、送信モードか
ら受信モードに切り換わったときに、同期パターンを検
出するまでは８ビット毎のデータの区切りが確定せず
に、ＣＰＵで受信データを処理できないといった問題点
がある。In the conventional clock recovery apparatus, when the mode is switched from the transmission mode to the reception mode, until the synchronization pattern is detected, the division of data in units of 8 bits is not determined and the CPU cannot process the received data. There is a problem.

【００５４】この問題を解決するためには、第１のラン
ダムウォークフィルタ２からの挿入または削除用の制御
信号の数を単に保持するのではなく、常に変動している
位相差を平均化し、その平均化した位相差に対する等間
隔パルス発生器７からの挿入または削除用の制御信号の
数をＣＰＵからのホールド信号ＨＯＬＤにより保持すれ
ばよい。本実施の形態２に係るクロック再生装置で追加
した構成要素は上記の常に変動している位相差を平均化
するための回路である。以下にその平均化のための回路
の動作を説明する。In order to solve this problem, instead of simply holding the number of control signals for insertion or deletion from the first random walk filter 2, the constantly varying phase difference is averaged, The number of control signals for insertion or deletion from the equally-spaced pulse generator 7 with respect to the averaged phase difference may be held by the hold signal HOLD from the CPU. A component added in the clock recovery device according to the second embodiment is a circuit for averaging the constantly changing phase difference. The operation of the circuit for averaging will be described below.

【００５５】図１３は受信クロックと再生クロックの位
相差の変化を示した図である。図１３（ａ）は電源立ち
上げ時で受信クロックの位相が再生クロックの位相より
も進んでいる状態を示し、縦縞の部分は受信クロックの
位相が再生クロックの位相よりも進んでいる時間帯を表
し、横縞の部分は受信クロックの位相が再生クロックの
位相よりも遅れている時間帯を表す。図１３（ｂ）は位
相差が平均化され縦縞の部分の面積と横縞の部分の面積
がほぼ等しくなった状態を示している。FIG. 13 is a diagram showing a change in the phase difference between the received clock and the reproduced clock. FIG. 13A shows a state in which the phase of the received clock is ahead of the phase of the reproduced clock when the power is turned on, and the vertical stripes indicate the time zone in which the phase of the received clock is ahead of the phase of the reproduced clock. The horizontal stripes indicate time periods in which the phase of the received clock is behind the phase of the recovered clock. FIG. 13B shows a state in which the phase difference is averaged and the area of the vertical stripes is almost equal to the area of the horizontal stripes.

【００５６】位相差を平均化するためには縦縞の部分の
面積と横縞の部分の面積を全て積算すればよい。具体的
には、縦縞の部分の面積は位相差検出回路１内の第１の
ＪＫ−Ｆ／Ｆ１０の出力であるアップイネーブル信号Ｕ
ＰＥＮＢがアクティブになっている時間帯である。アッ
プイネーブル信号ＵＰＥＮＢ信号は受信クロックの位相
が再生クロックの位相よりも進んでいる場合に進み位相
差の分だけアクティブになる。逆に、横縞の部分の面積
は位相差検出回路１内の第２のＪＫ−Ｆ／Ｆ１１の出力
であるダウンイネーブル信号ＤＯＷＮＥＮＢ信号がアク
ティブになっている時間帯である。ダウンイネーブル信
号ＤＯＷＮＥＮＢ信号は受信クロックの位相が再生クロ
ックの位相よりも遅れている場合に遅れ位相差の分だけ
アクティブになる。さらに、第１のランダムウォークフ
ィルタ２からの第１のパルス挿入用制御信号ＵＰＲＣＯ
または第１のパルス削除用制御信号ＤＯＷＮＲＣＯと等
間隔パルス発生器７からの第２のパルス挿入用制御信号
ＵＰＣまたは第２のパルス削除用制御信号ＤＯＷＮＣと
をＯＲゲート２８またはＯＲゲート２９において論理和
した結果をパルス挿入削除回路３の挿入または削除用の
制御信号としている。これにより、電源投入時にはルー
プ遅延の少ない第１のランダムウォークフィルタ２から
の挿入または削除用の制御信号がほとんどを占める。し
かし、時間の経過とともに受信クロックと再生クロック
の位相差が平均されるに従って、第１のランダムウォー
クフィルタ２からの挿入または削除用の制御信号の数が
少なくなる一方、等間隔パルス発生器７からの挿入また
は削除用の制御信号の数が増えてくるため、第１のラン
ダムウォークフィルタ２からの挿入または削除用の制御
信号は最小限の変化しかしなくなる。このため、本実施
の形態２に係るクロック再生装置の位相差の変化は図１
３（ｂ）に示すように小さくなる。そして、等間隔パル
ス発生器７からの挿入または削除用の制御信号の数はそ
れ以前の平均した位相差を意味するので、受信モードか
ら送信モードになって復調器からの受信クロックが断に
なる前にＣＰＵからのホールド信号ＨＯＬＤによりアッ
プダウンカウンタ６のカウント値を保持すれば、等間隔
パルス発生器７からの挿入または削除用の制御信号の数
が固定されるため、送信中も受信クロックとほぼ同じ周
波数と位相をもった再生クロックを出力し続けることが
できる。したがって、再び受信モードに切り換わったと
きに受信データの１バイトの区切りがずれることなく、
同期パターンを検出する前でも受信データを復調するこ
とができる。In order to average the phase difference, the area of the vertical stripes and the area of the horizontal stripes are all integrated. Specifically, the area of the vertical stripe portion is the up enable signal U which is the output of the first JK-F / F10 in the phase difference detection circuit 1.
This is a time zone in which PENB is active. The up enable signal UPENB signal advances when the phase of the received clock is ahead of the phase of the recovered clock, and becomes active by the amount of the phase difference. Conversely, the area of the horizontal stripe portion is a time period during which the down enable signal DOWNENB signal, which is the output of the second JK-F / F11 in the phase difference detection circuit 1, is active. The down enable signal DOWNENB signal becomes active by an amount corresponding to the delay phase difference when the phase of the received clock is behind the phase of the recovered clock. Furthermore, the first pulse insertion control signal UPRCO from the first random walk filter 2
Alternatively, OR gate 28 or OR gate 29 of first pulse deletion control signal DOWNNRCO and second pulse insertion control signal UPC or second pulse deletion control signal DOWNNC from equidistant pulse generator 7. The result is used as a control signal for insertion or deletion of the pulse insertion / deletion circuit 3. Thus, when the power is turned on, the control signal for insertion or deletion from the first random walk filter 2 having a small loop delay occupies most. However, as the phase difference between the received clock and the recovered clock is averaged over time, the number of control signals for insertion or deletion from the first random walk filter 2 decreases, Since the number of control signals for insertion or deletion increases, the control signal for insertion or deletion from the first random walk filter 2 has only a minimal change. For this reason, the change in the phase difference of the clock recovery device according to the second embodiment is the same as that in FIG.
It becomes smaller as shown in FIG. Since the number of control signals for insertion or deletion from the equally-spaced pulse generator 7 means an average phase difference before that, the mode is changed from the reception mode to the transmission mode, and the reception clock from the demodulator is cut off. If the count value of the up / down counter 6 is previously held by the hold signal HOLD from the CPU, the number of control signals for insertion or deletion from the equally-spaced pulse generator 7 is fixed. It is possible to continuously output a reproduced clock having substantially the same frequency and phase. Therefore, when the mode is switched to the reception mode again, the delimiter of one byte of the reception data is not shifted,
The received data can be demodulated even before detecting the synchronization pattern.

【００５７】[0057]

【発明の効果】本発明に係るシンプレックス衛星通信に
おけるクロック再生装置によれば、受信中はロックアッ
プタイムを犠牲にすることなく従来のアナログＰＬＬ以
上にジッタの少ない受信クロックを再生でき、送信中も
受信クロックと同じ周波数と位相をもった再生クロック
を出力し続けることができる。According to the clock recovery apparatus for simplex satellite communication according to the present invention, a reception clock having less jitter than that of the conventional analog PLL can be recovered during reception without sacrificing lock-up time. The reproduction clock having the same frequency and phase as the reception clock can be continuously output.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の実施の形態１に係るシンプレックスの
衛星通信装置におけるクロック再生装置の構成を示すブ
ロック図である。FIG. 1 is a block diagram showing a configuration of a clock recovery device in a simplex satellite communication device according to Embodiment 1 of the present invention.

【図２】実施の形態１における位相差検出回路の内部構
成を示すブロック図である。FIG. 2 is a block diagram illustrating an internal configuration of a phase difference detection circuit according to the first embodiment.

【図３】実施の形態１におけるランダムウォークフィル
タの内部構成を示すブロック図である。FIG. 3 is a block diagram showing an internal configuration of a random walk filter according to the first embodiment.

【図４】実施の形態１におけるパルス挿入削除回路の内
部構成を示すブロック図である。FIG. 4 is a block diagram showing an internal configuration of a pulse insertion / deletion circuit according to the first embodiment;

【図５】実施の形態１において受信クロックの位相が再
生クロックの位相よりも進んでいる場合のタイミングチ
ャートである。FIG. 5 is a timing chart in the case where the phase of the received clock is ahead of the phase of the reproduced clock in the first embodiment.

【図６】実施の形態１において受信クロックの位相が再
生クロックの位相よりも遅れている場合のタイミングチ
ャートである。FIG. 6 is a timing chart in the case where the phase of the received clock lags behind the phase of the reproduced clock in the first embodiment.

【図７】実施の形態１におけるパルス挿入削除回路の動
作説明に供するタイミングチャートである。FIG. 7 is a timing chart for explaining the operation of the pulse insertion / deletion circuit according to the first embodiment;

【図８】本発明の実施の形態２に係るシンプレックスの
衛星通信装置におけるクロック再生装置の構成を示すブ
ロック図である。FIG. 8 is a block diagram showing a configuration of a clock recovery device in a simplex satellite communication device according to Embodiment 2 of the present invention.

【図９】実施の形態２における等間隔パルス発生器の内
部構成を示すブロック図である。FIG. 9 is a block diagram showing an internal configuration of an equally-spaced pulse generator according to the second embodiment.

【図１０】実施の形態２における補数回路の動作説明図
である。FIG. 10 is an explanatory diagram of the operation of the complement circuit in the second embodiment.

【図１１】実施の形態２における等間隔パルス発生器の
補数回路とセレクタの動作説明図である。FIG. 11 is a diagram illustrating the operation of the complement circuit and the selector of the equally-spaced pulse generator according to the second embodiment.

【図１２】実施の形態２における等間隔パルス発生器の
カウンタとエッジ検出器の動作を説明するためのタイミ
ングチャートである。FIG. 12 is a timing chart for explaining operations of a counter and an edge detector of the equally-spaced pulse generator according to the second embodiment.

【図１３】実施の形態２における受信クロックと再生ク
ロックの位相差の変化を示す図である。FIG. 13 is a diagram showing a change in a phase difference between a reception clock and a reproduction clock in the second embodiment.

【図１４】従来のデュプレックスの衛星通信装置におけ
るクロック再生装置の概略構成を示すブロック図であ
る。FIG. 14 is a block diagram showing a schematic configuration of a clock recovery device in a conventional duplex satellite communication device.

【図１５】従来のクロック再生装置における動作説明に
供する波形図である。FIG. 15 is a waveform chart for explaining the operation of the conventional clock recovery device.

【符号の説明】[Explanation of symbols]

１……位相差検出回路 ２……ランダムウォークフィルタ（第１のランダムウォ
ークフィルタ） ３……パルス挿入削除回路 ４……分周器 ５……第２のランダムウォークフィルタ ６……アップダウンカウンタ ７……等間隔パルス発生器 ８……第１のエッジ検出器 ９……第２のエッジ検出器 １０……第１のＪＫ−Ｆ／Ｆ １１……第２のＪＫ−Ｆ／Ｆ １２……第１のカウンタ（アップイネーブル信号用カウ
ンタ） １３……第２のカウンタ（ダウンイネーブル信号用カウ
ンタ） １４……ＯＲゲート １５……セレクタ １６……カウンタ １７……補数回路 １８……セレクタ １９……カウンタ ２０……エッジ検出器 ２１……ＡＮＤゲート ２２……ＯＲゲート ２３……マルチプレクサ ２８……ＯＲゲート ２９……ＯＲゲート ＵＰＥＮＢ……アップイネーブル信号 ＤＯＷＮＥＮＢ……ダウンイネーブル信号 ＵＰＲＣＯ……パルス挿入用制御信号（第１のパルス挿
入用制御信号） ＤＯＷＮＲＣＯ……パルス削除用制御信号（第１のパル
ス削除用制御信号） ＵＰＲＣＯ２……第１の平均化促進信号 ＤＯＷＮＲＣＯ２……第２の平均化促進信号 ＵＰＣ……第２のパルス挿入用制御信号 ＤＯＷＮＣ……第２のパルス削除用制御信号DESCRIPTION OF SYMBOLS 1 ... Phase difference detection circuit 2 ... Random walk filter (first random walk filter) 3 ... Pulse insertion / deletion circuit 4 ... Divider 5 ... Second random walk filter 6 ... Up / down counter 7 ...... Equally spaced pulse generator 8 ...... First edge detector 9 ... Second edge detector 10 ... First JK-F / F 11 ... Second JK-F / F 12 ... First counter (up enable signal counter) 13 Second counter (down enable signal counter) 14 OR gate 15 Selector 16 Counter 17 Complement circuit 18 Selector 19 Counter 20: Edge detector 21: AND gate 22: OR gate 23: Multiplexer 28: OR gate 29: OR gate UPENB: Up DOWNENB ...... Down enable signal UPRCO ...... Pulse insertion control signal (first pulse insertion control signal) DOWNNRCO ...... Pulse deletion control signal (first pulse deletion control signal) UPRCO2 ... first ... Second averaging promotion signal UPC... Second pulse insertion control signal DOWNC... Second pulse deletion control signal

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 復調器から出力される受信クロックとこ
の受信クロックから再生された再生クロックとを入力
し、受信クロックの変化点で第１のパルス信号を発生し
再生クロックの変化点で第２のパルス信号を発生し、第
１のパルス信号の位相が第２のパルス信号の位相よりも
進んでいるときに進み位相差の分だけアクティブになる
アップイネーブル信号を出力し、逆に第１のパルス信号
の位相が第２のパルス信号の位相よりも遅れているとき
に遅れ位相差の分だけアクティブになるダウンイネーブ
ル信号を出力する位相差検出回路と、 前記位相差検出回路からのアップイネーブル信号とダウ
ンイネーブル信号を入力し、アップイネーブル信号がア
クティブになっている間だけアップイネーブル信号用カ
ウンタをアップカウントし、逆にダウンイネーブル信号
がアクティブになっている間だけダウンイネーブル信号
用カウンタをアップカウントし、前記両カウンタのうち
アップイネーブル信号用カウンタが先にカウントフルの
状態になったときにはパルス挿入用制御信号を出力する
とともに前記両カウントともリセットし、前記両カウン
トのちうダウンイネーブル信号用カウンタが先にカウン
トフルの状態になったときにはパルス削除用制御信号を
出力するとともに前記両カウントともリセットするラン
ダムウォークフィルタと、 外部クロックを分周してパルス信号列を作る一方、前記
パルス挿入用制御信号が入力されたときには前記パルス
信号列にパルスを１個挿入し、逆に前記パルス削除用制
御信号が入力されたときには前記パルス信号列からパル
スを１個削除して出力するパルス挿入削除回路と、 部分的にパルスが挿入されたりパルスが削除されたりし
ている前記パルス挿入削除回路からの出力信号を固定の
分周比で分周することにより微妙な周波数変化をもたせ
た再生クロックを出力する分周器とを備えていることを
特徴とするシンプレックス衛星通信におけるクロック再
生装置。1. A reception clock output from a demodulator and a reproduction clock reproduced from the reception clock are input, a first pulse signal is generated at a change point of the reception clock, and a second pulse signal is generated at a change point of the reproduction clock. And outputs an up-enable signal that is activated by an amount corresponding to the advance phase difference when the phase of the first pulse signal is ahead of the phase of the second pulse signal. A phase difference detection circuit that outputs a down enable signal that is activated by an amount corresponding to the delay phase difference when the phase of the pulse signal is behind the phase of the second pulse signal; and an up enable signal from the phase difference detection circuit. And the down enable signal, and count up the up enable signal counter only while the up enable signal is active. The counter for the down enable signal is counted up only while the enable signal is active, and when the counter for the up enable signal of the two counters first becomes full, a control signal for pulse insertion is output. A random walk filter that resets both the counts and outputs a pulse deletion control signal when the down enable signal counter after the two counts first reaches the full state and resets both counts; and an external clock. Is divided to generate a pulse signal train. On the other hand, when the pulse insertion control signal is input, one pulse is inserted into the pulse signal train. Conversely, when the pulse deletion control signal is input, the pulse is inserted. A pulse that deletes one pulse from the signal train and outputs it. And a subtle frequency change by dividing the output signal from the pulse insertion / deletion circuit in which a pulse is partially inserted or the pulse is deleted by a fixed frequency division ratio. A clock reproducing apparatus for simplex satellite communication, comprising: a frequency divider for outputting a reproduced clock. 【請求項２】 ランダムウォークフィルタ（第１のラン
ダムウォークフィルタ）と同じ機能をもち、この第１の
ランダムウォークフィルタからの第１のパルス挿入用制
御信号と第１のパルス削除用制御信号を入力してそれぞ
れ第１の平均化促進信号と第２の平均化促進信号とを出
力する第２のランダムウォークフィルタと、 電源投入時にはカウントアップ値の半分の値を初期値と
して取り込み、前記第２のランダムウォークフィルタか
らの第１の平均化促進信号が入力されたときにはカウン
ト値を１つアップさせ、また第２の平均化促進信号が入
力されたときにはカウント値を１つダウンさせる一方、
ホールド信号がアクティブのときカウント値を保持する
アップダウンカウンタと、 前記アップダウンカウンタからのカウント値を入力し、
カウント値がカウンタの初期値よりも大きくなればなる
ほど第２のパルス挿入用制御信号の発生個数を増やし、
逆に、カウント値がカウンタの初期値よりも小さくなれ
ばなるほど第２のパルス削除用制御信号の発生個数を増
やす一方、パルスの発生間隔ができるだけ等間隔になる
ようにパルス信号列を発生する等間隔パルス発生器とを
備えていることを特徴とする請求項１に記載のシンプレ
ックス衛星通信におけるクロック再生装置。2. It has the same function as a random walk filter (first random walk filter), and receives a first pulse insertion control signal and a first pulse deletion control signal from the first random walk filter. A second random walk filter for outputting a first averaging promotion signal and a second averaging promotion signal, respectively, and taking in a half of the count-up value as an initial value when power is turned on. When the first averaging promotion signal from the random walk filter is input, the count value is increased by one, and when the second averaging promotion signal is input, the count value is decreased by one,
An up-down counter that holds a count value when a hold signal is active, and a count value from the up-down counter,
As the count value becomes larger than the initial value of the counter, the number of generated second pulse insertion control signals is increased,
Conversely, as the count value becomes smaller than the initial value of the counter, the number of generated second pulse elimination control signals is increased, and a pulse signal train is generated such that the pulse generation intervals are as even as possible. The clock recovery device for simplex satellite communication according to claim 1, further comprising an interval pulse generator.