JPH05175844A - A/d conversion circuit - Google Patents
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- JPH05175844A JPH05175844A JP33835591A JP33835591A JPH05175844A JP H05175844 A JPH05175844 A JP H05175844A JP 33835591 A JP33835591 A JP 33835591A JP 33835591 A JP33835591 A JP 33835591A JP H05175844 A JPH05175844 A JP H05175844A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はアナログ信号をディジタ
ル信号に変換するＡ／Ｄ変換回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an A / D conversion circuit for converting an analog signal into a digital signal.
【０００２】[0002]
【従来の技術】従来よりアナログ信号をディジタル信号
に変換するＡ／Ｄ変換回路が多用されている。図５は、
フラッシュ型と呼ばれる従来のＡ／Ｄ変換回路の一例を
示した図である。ここでは４桁のディジタル信号を得る
Ａ／Ｄ変換回路の例について説明する。2. Description of the Related Art Conventionally, an A / D conversion circuit for converting an analog signal into a digital signal has been widely used. Figure 5
It is the figure which showed an example of the conventional A / D conversion circuit called flash type. Here, an example of an A / D conversion circuit that obtains a 4-digit digital signal will be described.
【０００３】多数配列されたコンパレータ１の一方の入
力端子に外部から入力されたアナログ電圧信号ＶINが入
力される。また、この入力可能な最大電圧範囲ＶR+〜Ｖ
R-のうちの一方の電圧ＶR+が印加された一方の端子と他
方の電圧ＶR-が印加された他方の端子との間に直列に接
続された多数の分割抵抗２の各接続点が各コンパレータ
１の他方の入力端子に接続されている。したがって、あ
るアナログ電圧信号Ｖ INが入力されると、多数のコンパ
レータ１のうち図の下側のコンパレータからアナログ電
圧信号ＶINに対応するコンパレータまでが’Ｈレベル’
の信号を出力し、それより図の上側のコンパレータは’
Ｌレベル’の信号を出力することになる。これらの各コ
ンパレータ１の出力信号はエンコーダ３に入力される。
このエンコーダ３では、このエンコーダ３の多数の入力
端子Ｉ1 ，Ｉ2 ，…，Ｉ15のうち図の下方からどこま
で’Ｈレベル’の信号が入力され、どこから’Ｌレベ
ル’の信号が入力されるかに応じて４本の出力端子に’
Ｈレベル’，’Ｌレベル’の信号を出力し、この４桁の
ディジタル信号が外部に出力され、これによりＡ／Ｄ変
換が行なわれることになる。One of the plurality of arranged comparators 1 is input.
Analog voltage signal V input from the outside to the input terminalINEnters
I will be forced. The maximum voltage range V that can be input isR +~ V
R-One of the voltage VR +Is applied to one terminal and the other
One voltage VR-Is connected in series with the other terminal to which
Each connection point of a large number of division resistors 2 connected to each other is a comparator.
1 is connected to the other input terminal. Therefore,
Analog voltage signal V INIs entered, a large number of
From the comparator on the bottom of the figure in
Pressure signal VINUp to the comparator corresponding to "H level"
The signal on the upper side of the figure
An L level 'signal will be output. Each of these
The output signal of the comparator 1 is input to the encoder 3.
In this encoder 3, many inputs of this encoder 3
Terminal I1 , I2 ,…, I15From the bottom of the figure
The signal of'H level 'is input at
To the four output terminals depending on whether the signal of
Output the signals of H level 'and'L level', and
A digital signal is output to the outside, which causes A / D conversion.
Exchange will be performed.
【０００４】図６は、逐次比較型と呼ばれる従来のＡ／
Ｄ変換回路の構成を示した回路ブロック図である。この
逐次比較型Ａ／Ｄ変換回路では、いわゆるバイナリーサ
ーチ法により、入力されたアナログ電圧信号に対応する
ディジタルのビットパターンが定められる。外部から入
力されたアナログ電圧信号ＶINはサンプルホールド回路
４に所定のクロックφのタイミングでサンプルホールド
され、そのサンプルホールドされた信号がコンパレータ
５の一方の入力端子から該コンパレータ５に入力され
る。またこのＡ／Ｄ変換回路には４ビットのディジタル
信号をアナログ信号に変換するＤ／Ａ変換回路７が備え
られており、このＤ／Ａ変換回路７に向けて逐次比較レ
ジスタ６から最上位ビットＤ3 に’Ｈレベル’他の各ビ
ットＤ2 ，Ｄ1 ，Ｄ0 に’Ｌレベル’の信号が出力され
Ｄ／Ａ変換回路７でアナログの参照電圧信号ＶRに変換
されてコンパレータ５に入力される。このときＤ／Ａ変
換回路７から出力される参照電圧信号ＶR は、入力電圧
信号ＶINの最大許容電圧範囲をＶR+〜ＶR-としたとき、 ＶR ＝（ＶR+＋ＶR-）／２ となる。FIG. 6 shows a conventional A / called a successive approximation type.
It is a circuit block diagram showing a configuration of a D conversion circuit. In this successive approximation A / D conversion circuit, a digital bit pattern corresponding to the input analog voltage signal is determined by the so-called binary search method. The analog voltage signal V IN input from the outside is sampled and held by the sample and hold circuit 4 at a timing of a predetermined clock φ, and the sampled and held signal is input to the comparator 5 from one input terminal of the comparator 5. Further, this A / D conversion circuit is provided with a D / A conversion circuit 7 for converting a 4-bit digital signal into an analog signal. To the D / A conversion circuit 7, the most significant bit from the successive approximation register 6 is provided. D 3 to "H level" each of the other bits D 2, D 1, is converted by a signal to the D 0 'L level' is output D / a conversion circuit 7 into an analog reference voltage signal V R to a comparator 5 Is entered. At this time, the reference voltage signal V R output from the D / A conversion circuit 7 is V R = (V R + + V R- ) when the maximum allowable voltage range of the input voltage signal V IN is V R + to V R- It becomes / 2.
【０００５】コンパレータ５では、上記のように入力さ
れた入力電圧信号ＶINと参照電圧信号ＶR の大小が比較
されてＶIN＞ＶR の場合に’Ｈレベル’、ＶIN＜ＶR の
場合に’Ｌレベル’の比較信号Ｖc が出力され、逐次比
較レジスタ６に入力される。逐次比較レジスタ６ではこ
の入力された比較信号Ｖc の論理レベルが最上位ビット
Ｄ3 の論理レベルであると認識され、Ｄ3 がその論理レ
ベルに固定される。次に最上位ビットＤ3 のすぐ下位側
のビットＤ2 に’Ｈレベル’、Ｄ1 、Ｄ0 に’Ｌレベ
ル’の信号が出力されて同様に比較され、これによりビ
ットＤ2 の論理レベルが定められ、以下同様にしてビッ
トＤ1 、ビットＤ0 の論理レベルが逐次定められる。こ
のように、この逐次比較型Ａ／Ｄ変換回路では、ビット
の数（この例では４）だけ逐次比較することにより、デ
ィジタルビットパターンＤ3 ，Ｄ2，Ｄ1 ，Ｄ0 が定め
られる。In the comparator 5, the magnitudes of the input voltage signal V IN and the reference voltage signal V R input as described above are compared, and when V IN > V R , it is'H level 'and V IN <V R In this case, the “L level” comparison signal V c is output and input to the successive approximation register 6. The successive approximation register 6 recognizes that the logic level of the inputted comparison signal V c is the logic level of the most significant bit D 3 , and D 3 is fixed to that logic level. Then immediately lower bit D 2 to "H level" of the most significant bit D 3, are compared similarly signals the D 1, D 0 'L level' is outputted, thereby the logic level of the bit D 2 And the logical levels of the bits D 1 and D 0 are sequentially determined in the same manner. In this way, in this successive approximation type A / D conversion circuit, the digital bit patterns D 3 , D 2 , D 1 and D 0 are determined by successive comparison by the number of bits (4 in this example).
【０００６】[0006]
【発明が解決しようとする課題】上記のように従来の主
なＡ／Ｄ変換の方式としてフラッシュ型と逐次比較型が
あるが、フラッシュ型では、そのＡ／Ｄ変換速度はコン
パレータ１により１回比較する速度とエンコーダ３の速
度で定まり、非常に高速であるが、並列に配列されるコ
ンパレータ１の数は、４ビットのディジタル信号を得る
場合は図５に示すように１５個、８ビットのディジタル
信号を得る場合は２５５個等、ビット数をｎとした場合
に（２n −１）個必要となり、高分解能のＡ／Ｄ変換器
を構成する程極端にその数が多くなり、回路規模の増大
化、消費電力の増大化を招き、高分解能のＡ／Ｄ変換器
には不向きである。As described above, there are a flash type and a successive approximation type as the conventional main A / D conversion systems. In the flash type, the A / D conversion speed is once by the comparator 1. It is very fast because it is determined by the speed of comparison and the speed of the encoder 3, but the number of comparators 1 arranged in parallel is 15 when the 4-bit digital signal is obtained, as shown in FIG. When the number of bits is n, (2 n -1) are required to obtain a digital signal, such as 255, and the number becomes extremely large as a high-resolution A / D converter is configured. Is increased and the power consumption is increased, which is not suitable for a high-resolution A / D converter.
【０００７】また、逐次比較型では、ｎビットのディジ
タル信号を得るためにはｎ個のクロックパルスを必要と
し、したがって変換速度が遅く、またこの逐次比較型は
Ｄ／Ａ変換回路７を備えているため、Ａ／Ｄ変換速度を
犠牲にした割にはその回路規模は小規模とはならない。
本発明は、上記事情に鑑み、Ａ／Ｄ変換速度の犠牲を最
小限にとどめ、かつ回路規模の削減化を図ったＡ／Ｄ変
換回路を提供することを目的とする。Further, the successive approximation type requires n clock pulses to obtain an n-bit digital signal, and therefore the conversion speed is slow, and the successive approximation type has a D / A conversion circuit 7. Therefore, the circuit scale is not small at the expense of the A / D conversion speed.
In view of the above circumstances, it is an object of the present invention to provide an A / D conversion circuit in which the sacrifice of the A / D conversion speed is minimized and the circuit scale is reduced.
【０００８】[0008]
【課題を解決するための手段】上記目的を達成するため
の本発明のＡ／Ｄ変換回路は、各入力信号と、互いに同
一の基準電圧とが入力され、順次上位桁側から下位桁側
の論理を表わす各信号を出力するように配列された複数
のコンパレータと、前段の前記コンパレータの入力信号
と出力信号とに基づいて、前記基準信号との比較によ
り、次段の前記コンパレータから、前段の前記コンパレ
ータの出力信号が表わす所定桁の論理よりも１段だけ下
位側の論理が出力されるように次段の前記コンパレータ
の入力信号を生成する、前記コンパレータの数よりも１
つだけ少ない数の演算回路とを備えたものである。In the A / D conversion circuit of the present invention for achieving the above object, each input signal and the same reference voltage are input, and the upper digit side to the lower digit side are sequentially input. Based on a plurality of comparators arranged to output each signal representing the logic, and the input signal and the output signal of the comparator of the previous stage, by comparison with the reference signal, from the comparator of the next stage, The input signal of the comparator of the next stage is generated so that the logic lower by one stage than the logic of the predetermined digit represented by the output signal of the comparator is output.
It is provided with only a small number of arithmetic circuits.
【０００９】[0009]
【作用】上記本発明のＡ／Ｄ変換回路は、変換されるデ
ィジタル信号のビット数（桁数）がｎの場合、コンパレ
ータと演算回路の回路規模をそれぞれ１つと数えると、
（２n −１）で済み、例えば８ビットで１５で済み、上
記フラッシュ型の場合の２５５と比べその回路規模は極
端に小さく、また逐次比較型のようにＤ／Ａ変換回路を
備える必要がないため、この逐次比較型と比べても回路
規模の小さいＡ／Ｄ変換回路が実現される。また、上記
本発明のＡ／Ｄ変換回路は、前段側のコンパレータにお
ける比較結果が対応する演算回路に入力され、その演算
出力が次段のコンパレータに入力されるように縦続的に
接続されているため、１つのコンパレータないし演算回
路の比較速度、演算速度を１としたとき、２ｎ−１の速
度となり、上記フラッシュ型と比べると劣るが、クロッ
クを入力して逐次比較する逐次比較型と比べ高速であ
る。In the A / D conversion circuit of the present invention, when the number of bits (digit number) of the digital signal to be converted is n, the circuit scales of the comparator and the arithmetic circuit are counted as one, respectively.
(2 n −1), for example, 15 with 8 bits, the circuit scale is extremely small compared to 255 in the case of the flash type, and it is necessary to provide a D / A conversion circuit like the successive approximation type. Since it does not exist, an A / D conversion circuit having a smaller circuit scale than the successive approximation type can be realized. Further, the A / D conversion circuits of the present invention are connected in series so that the comparison result of the comparator on the preceding stage side is input to the corresponding arithmetic circuit and the arithmetic output thereof is input to the comparator on the next stage. Therefore, when the comparison speed and operation speed of one comparator or operation circuit is 1, the speed is 2n−1, which is inferior to the flash type, but faster than the successive approximation type in which a clock is input and successive comparison is performed. Is.
【００１０】[0010]
【実施例】以下、本発明の実施例について説明する。図
１は、本発明の一実施例に係るＡ／Ｄ変換回路の回路ブ
ロック図である。各コンパレータＣ3 ，Ｃ2 ，Ｃ1 ，Ｃ
0 の各マイナス入力端子からは基準電圧ＶR が入力され
る。この基準電圧ＶR は、このＡ／Ｄ変換回路に入力さ
れるアナログ電圧信号ＶINのＡ／Ｄ変換可能な最大許容
電圧範囲をＶR+〜ＶR-としたとき、 ＶR ＝（ＶR+＋ＶR-）／２ …（１） で定められる定電圧である。EXAMPLES Examples of the present invention will be described below. FIG. 1 is a circuit block diagram of an A / D conversion circuit according to an embodiment of the present invention. Each comparator C 3 , C 2 , C 1 , C
The reference voltage V R is input from each negative input terminal of 0 . When the reference voltage V R is obtained by the maximum allowable voltage range A / D convertible in the A / D converter analog voltage signal V IN input to the V R + ~V R-, V R = (V R + + V R− ) / 2 (1) A constant voltage determined by
【００１１】外部から入力される、Ａ／Ｄ変換すべきア
ナログ電圧信号ＶINは、コンパレータＣ3 のプラス入力
端子と演算回路Ａ3 のプラス入力端子に入力される。コ
ンパレータＣ3 ではＶR とＶINとを比較した結果、出力
信号としてのＶc3が生成され、演算回路Ａ3 のマイナス
入力端子から該演算回路Ａ3 に入力される。演算回路Ａ
3 では入力されたＶINとＶc3とに基づいて後述する演算
が行なわれ、その演算結果を表わす信号ＶA3が出力さ
れ、コンパレータＣ2 のプラス入力端子から該コンパレ
ータＣ2 に入力されると共に演算回路Ａ2 のプラス入力
端子から該演算回路Ａ2 に入力される。以下同様の構成
が繰り返される。Ａ／Ｄ変換された結果としての各ビッ
トの論理は各コンパレータＣ3 ，Ｃ2 ，Ｃ1 ，Ｃ0 の出
力で表わされる。An analog voltage signal V IN to be A / D converted, which is input from the outside, is input to the positive input terminal of the comparator C 3 and the positive input terminal of the arithmetic circuit A 3 . Comparator C 3 results of the comparison between V R and V IN In and V c3 as an output signal is generated and input to the arithmetic circuit A 3 from the minus input terminal of the operational circuit A 3. Arithmetic circuit A
At 3 , an operation described later is performed based on the input V IN and V c3 , a signal V A3 representing the operation result is output, and is input to the comparator C 2 from the plus input terminal of the comparator C 2. is input to the arithmetic circuit a 2 from the positive input terminal of the operational circuit a 2. The same configuration is repeated thereafter. Logic of each bit as a result of A / D conversion is represented by the output of the comparators C 3, C 2, C 1 , C 0.
【００１２】図２は図１に示す各コンパレータＣ3 ，Ｃ
2 ，Ｃ1 ，Ｃ0 の構成を表わす回路図である。このコン
パレータのマイナス入力端子、プラス入力端子からそれ
ぞれ電圧信号ＶIN- ，ＶIN+ が入力されたとき、その出
力信号Ｖout は、 ＶIN+ ≧ＶIN- のときＶout ＝ＶR+ …（２） ＶIN+ ＜ＶIN- のときＶout ＝ＶR- …（３） となる。FIG. 2 shows each of the comparators C 3 and C shown in FIG.
2 is a circuit diagram showing the configuration of the C 1, C 0. When voltage signals V IN− and V IN + are input from the negative input terminal and the positive input terminal of this comparator, respectively, the output signal V out is V out = V R + (2) when V IN + ≧ V IN− When V IN + <V IN- , V out = V R- (3).
【００１３】図３は、図１に示す各演算回路Ａ3 ，Ａ
2 ，Ａ1 の構成を表わす回路図である。この演算回路の
マイナス側，プラス側の入力端子の入力信号をそれぞれ
ＶIN-，ＶIN+ とし、出力信号をＶout としたとき、２
つの抵抗の抵抗値が等しい（Ｒ 1 ＝Ｒ2 ）場合、 Ｖout ＝２ＶIN+ −ＶIN- …（４） となる。FIG. 3 shows each arithmetic circuit A shown in FIG.3 , A
2 , A1 3 is a circuit diagram showing the configuration of FIG. This arithmetic circuit
Input signals from the negative and positive input terminals respectively
VIN-, VIN + And the output signal is Vout And then 2
The resistances of the two resistors are equal (R 1 = R2 ) If Vout = 2VIN + -VIN- … (4).
【００１４】次に上記のように構成されたＡ／Ｄ変換回
路の動作について説明する。図４は図１に示すＡ／Ｄ変
換回路の動作説明図である。ＶR+〜ＶR-の入力レンジ内
の入力電圧信号ＶINが０〜Ｆの１６段階（４桁）に分解
される。ここでは、入力電圧信号ＶINは、図４（ａ）に
示すように、’Ｄレンジ’内にあるものとする。Next, the operation of the A / D conversion circuit configured as described above will be described. FIG. 4 is an operation explanatory diagram of the A / D conversion circuit shown in FIG. The input voltage signal V IN within the input range of V R + to V R- is decomposed into 16 stages (4 digits) of 0 to F. Here, it is assumed that the input voltage signal V IN is in the'D range 'as shown in FIG.
【００１５】このときＶIN＞ＶR であるため、コンパレ
ータＣ3 の出力信号Ｖc3はＶR+となり、したがって最上
位ビットＤ3 は’Ｈレベル’となる。演算回路Ａ3 で
は、 ＶA3＝２ＶIN−Ｖc3＝ＶR+−２（Ｖc3−ＶIN） …（５） の演算が行われ、図４（ａ）に示す信号値の差ΔＶ1 の
２倍ΔＶ2 だけＶR+から下がった点としてＶA3が求めら
れる。このＶA3がコンパレータＣ2 に入力されＶ R と比
較されるが、これは相対的には、ＶR とＶR+との中央値
Ｖ2 （図４（ａ）参照）を比較値として入力信号ＶINと
比較することを意味している。At this time, VIN> VR Because it is
Data C3 Output signal Vc3Is VR +And therefore the best
Bit D3 Becomes'H level '. Arithmetic circuit A3 so
Is VA3= 2VIN-Vc3= VR +-2 (Vc3-VIN) (5) is calculated and the signal value difference ΔV shown in FIG.1 of
2 times ΔV2 Only VR +V as a point dropped fromA3Is sought
Be done. This VA3Is the comparator C2 Input to V R And ratio
Compared, this is relativelyR And VR +Median of and
V2 (See FIG. 4A) The input signal VINWhen
Meaning to compare.
【００１６】この例では図４（ｂ）に示すようにＶA3＞
ＶR であり、これは図４（ａ）においてＶIN＞Ｖ2 であ
ることに相当し、コンパレータＣ2 の出力信号ＶC2はＶ
C2＝ＶR+となり、したがって、上位側から２番目のビッ
トＤ2 も’Ｈレベル’となる。演算回路Ａ2 には、演算
回路Ａ3 の出力信号ＶA3（（５）式参照）とコンパレー
タＣ2 の出力信号ＶC2＝ＶR+が入力され、その出力信号
ＶA2は、 ＶA2＝２ＶA3−ＶC2 ＝ＶR+−２（ＶC2−ＶA3） …（６） となり、図４（ｂ）に示す信号値の差ΔＶ2 の２倍ΔＶ
3 だけＶR+から下がった点としてＶA2が求められる（図
４（ｃ）参照）。このＶA2がコンパレータＣ1 に入力さ
れ、ＶR と比較されるが、これは、相対的には図４
（ａ）に示すＶ2 と、ＶR+との中央値Ｖ1 を比較値とし
て入力信号ＶINと比較することを意味する。この例では
図４（ｃ）に示すようにＶA2＜ＶR であり、これは、図
４（ａ）においてＶIN＜Ｖ1 であることに相当し、コン
パレータＣ1 の出力信号ＶC1はＶC1＝Ｖ R-となり、した
がって上位側から３番目のビットＤ1 は’Ｌレベル’と
なる。In this example, as shown in FIG.A3>
VR Which is V in FIG.IN> V2 And
Corresponding to that, comparator C2 Output signal VC2Is V
C2= VR +Therefore, the second bit from the top is
To D2 Also becomes'H level '. Arithmetic circuit A2 The operation
Circuit A3 Output signal VA3(See formula (5))
Ta C2 Output signal VC2= VR +Is input and its output signal
VA2Is VA2= 2VA3-VC2 = VR +-2 (VC2-VA3) (6) and the difference ΔV between the signal values shown in FIG.2 2 times ΔV
3 Only VR +V as a point dropped fromA2Is required (Fig.
4 (c)). This VA2Is the comparator C1 Entered in
And VR Compared with FIG.
V shown in (a)2 And VR +Median V with1 Is the comparison value
Input signal VINMeans to compare with. In this example
As shown in FIG. 4C, VA2<VR And this is the figure
V in 4 (a)IN<V1 Is equivalent to
Parator C1 Output signal VC1Is VC1= V R-Became
Therefore, the third bit D from the upper side1 Is'L level '
Become.
【００１７】さらに、演算回路Ａ1 には、演算回路Ａ2
の出力信号ＶA2（（６）式参照）とコンパレータＣ1 の
出力信号ＶC1＝ＶR-が入力され、その出力信号ＶA1は、 ＶA1＝２ＶA2−ＶC1 ＝ＶR-＋２（ＶA2−ＶC1） …（７） となり、図４（ｃ）に示す信号値の差ΔＶ3 ’の２倍Δ
Ｖ4 ’だけＶR-から上がった点としてＶA1が求められ
る。このＶA1がコンパレータＣ0 に入力されてＶRと比
較されるが、これは相対的には、図４（ａ）に示すＶ1
とＶ2 との中央の電圧Ｖ0 を比較値として入力信号ＶIN
と比較することを意味している。この例では、図４
（ｄ）に示すようにＶA1＞ＶR であり、これは図４
（ａ）においてＶIN＞Ｖ0 であることに相当し、コンパ
レータＣ0 の出力信号Ｖc0＝ＶR+となり、したがって最
下位ビットＤ0 は’Ｈレベル’となる。Further, the arithmetic circuit A 1 includes an arithmetic circuit A 2
Output signal V A2 (see equation (6)) and the output signal V C1 = V R− of the comparator C 1 are input, and the output signal V A1 is V A1 = 2V A2 −V C1 = V R− +2 ( V A2 −V C1 ) (7), which is twice the difference ΔV 3 ′ between the signal values shown in FIG.
V A1 is obtained as a point that rises from V R− by V 4 ′. This V A1 is input to the comparator C 0 and compared with V R , which is relatively V 1 shown in FIG.
Input signal V IN voltage V 0 which center between V 2 and the comparison value
Means to compare with. In this example, FIG.
As shown in (d), V A1 > V R , which is shown in FIG.
This corresponds to V IN > V 0 in (a), and the output signal V c0 = V R + of the comparator C 0 is obtained. Therefore, the least significant bit D 0 becomes “H level”.
【００１８】このように上記実施例では、コンパレータ
Ｃ3 の比較結果Ｖc3を受けて演算回路Ａ3 の演算が行な
われ、その演算結果ＶA3を受けてコンパレータＣ2 が動
作するように上位桁側から下位桁側に向かって順次比
較，演算が行なわれるが、クロックと同期した演算より
はその速度は速く、したがって前述したフラッシュ型の
Ａ／Ｄ変換回路（図５参照）と逐次変換型のＡ／Ｄ変換
回路との中間的な演算速度をもったＡ／Ｄ変換回路とな
るが、一方この変換速度を多少犠牲にした分回路規模が
大きく削減されることになる。As described above, in the above embodiment, the operation circuit A 3 receives the comparison result V c3 of the comparator C 3 and the upper digit of the comparator C 2 operates so as to receive the operation result V A3. From the side to the lower digit side, the comparison and the calculation are sequentially performed, but the speed is higher than the calculation synchronized with the clock, and therefore the flash type A / D conversion circuit (see FIG. 5) and the sequential conversion type are described. The A / D conversion circuit has an intermediate calculation speed with respect to the A / D conversion circuit, but on the other hand, the circuit scale is greatly reduced due to the sacrifice of the conversion speed.
【００１９】なお、上記実施例は、４桁のディジタル信
号を得る例であるが、本発明は任意桁数のディジタル信
号を得るＡ／Ｄ変換回路として構成できるものであるこ
とは言うまでもない。また、図２，図３にコンパレー
タ，演算回路の回路図を示したが、本発明に言うコンパ
レータ，演算回路は、図２，図３に示した回路に限定さ
れるものではなく、その機能を実現するように種々に構
成できるものであることもいうまでもない。Although the above embodiment is an example of obtaining a 4-digit digital signal, it goes without saying that the present invention can be configured as an A / D conversion circuit for obtaining a digital signal of an arbitrary digit number. Although circuit diagrams of the comparator and the arithmetic circuit are shown in FIGS. 2 and 3, the comparator and arithmetic circuit according to the present invention are not limited to the circuits shown in FIGS. It goes without saying that it can be variously configured to realize it.
【００２０】[0020]
【発明の効果】以上詳細に説明したように、本発明のＡ
／Ｄ変換回路は、各入力信号と互いに同一の基準信号と
が入力され、順次上位桁側から下位桁側の論理を表わす
各信号を出力するように配列された複数のコンパレータ
と、前段のコンパレータの入力信号と出力信号とに基づ
いて、上記基準信号との比較により、次段のコンパレー
タから、前段のコンパレータの出力信号が表わす所定桁
の論理よりも１段だけ下位側の論理が出力されるように
次段のコンパレータの入力信号を生成する、上記コンパ
レータの数よりも１つだけ少ない数の演算回路とを備え
たため、Ａ／Ｄ変換速度の犠牲を最小限にとどめ、かつ
回路規模の小さなＡ／Ｄ変換回路が実現される。As described above in detail, the A of the present invention
The / D conversion circuit receives a plurality of comparators which are arranged so as to sequentially input respective input signals and the same reference signal, and sequentially output respective signals representing the logic from the upper digit side to the lower digit side, and a preceding comparator. On the basis of the input signal and the output signal of, the comparator of the next stage outputs the logic one stage lower than the logic of a predetermined digit represented by the output signal of the comparator of the previous stage. As described above, the number of arithmetic circuits for generating the input signal of the comparator in the next stage is smaller by one than the number of the comparators, so that the sacrifice of the A / D conversion speed is minimized and the circuit scale is small. An A / D conversion circuit is realized.
【図１】本発明の一実施例に係るＡ／Ｄ変換回路の回路
ブロック図である。FIG. 1 is a circuit block diagram of an A / D conversion circuit according to an embodiment of the present invention.
【図２】図１に示す各コンパレータＣ3 ，Ｃ2 ，Ｃ1 ，
Ｃ0 の構成を表わす回路図である。FIG. 2 is a diagram showing the comparators C 3 , C 2 , C 1 shown in FIG.
Is a circuit diagram showing the configuration of C 0.
【図３】図１に示す各演算回路Ａ3 ，Ａ2 ，Ａ1 の構成
を表わす回路図である。FIG. 3 is a circuit diagram showing a configuration of each arithmetic circuit A 3 , A 2 , A 1 shown in FIG.
【図４】図１に示すＡ／Ｄ変換回路の動作説明図であ
る。FIG. 4 is an operation explanatory diagram of the A / D conversion circuit shown in FIG. 1.
【図５】従来のフラッシュ型Ａ／Ｄ変換回路の一例を示
した図である。FIG. 5 is a diagram showing an example of a conventional flash type A / D conversion circuit.
【図６】従来の逐次比較型Ａ／Ｄ変換回路の構成を示し
た回路ブロック図である。FIG. 6 is a circuit block diagram showing a configuration of a conventional successive approximation A / D conversion circuit.
１，５，Ｃ3 ，Ｃ2 ，Ｃ1 ，Ｃ0 コンパレータ ２ 抵抗 ３ エンコーダ ４ サンプルホールド回路 ６ 逐次比較レジスタ ７ Ｄ／Ａ変換回路 Ａ3 ，Ａ2 ，Ａ1 演算回路1, 5, C 3 , C 2 , C 1 , C 0 Comparator 2 Resistance 3 Encoder 4 Sample and hold circuit 6 Successive approximation register 7 D / A conversion circuit A 3 , A 2 , A 1 Arithmetic circuit
Claims (1)
が入力され、順次上位桁側から下位桁側の論理を表わす
各信号を出力するように配列された複数のコンパレータ
と、 前段の前記コンパレータの入力信号と出力信号とに基づ
いて、前記基準信号との比較により、次段の前記コンパ
レータから、前段の前記コンパレータの出力信号が表わ
す所定桁の論理よりも１段だけ下位側の論理が出力され
るように次段の前記コンパレータの入力信号を生成す
る、前記コンパレータの数よりも１つだけ少ない数の演
算回路とを備えたことを特徴とするＡ／Ｄ変換回路。1. A plurality of comparators, each of which is inputted with each input signal and a reference signal which is the same as each other, and which is arranged so as to sequentially output each signal representing the logic from the upper digit side to the lower digit side, and the preceding stage. Based on the input signal and the output signal of the comparator, by comparing with the reference signal, the logic at the stage lower than the logic of the predetermined digit represented by the output signal of the comparator at the previous stage is lower than that of the comparator at the next stage. An A / D conversion circuit comprising a number of arithmetic circuits that is one less than the number of the comparators and that generates an input signal of the comparator at the next stage so as to be output.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33835591A JPH05175844A (en) | 1991-12-20 | 1991-12-20 | A/d conversion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33835591A JPH05175844A (en) | 1991-12-20 | 1991-12-20 | A/d conversion circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05175844A true JPH05175844A (en) | 1993-07-13 |
Family
ID=18317376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33835591A Pending JPH05175844A (en) | 1991-12-20 | 1991-12-20 | A/d conversion circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05175844A (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5153445A (en) * | 1974-11-06 | 1976-05-11 | Japan Broadcasting Corp | |
| JPS6079827A (en) * | 1983-10-07 | 1985-05-07 | Matsushita Electric Ind Co Ltd | Cascade type ad converter |
| JPH01189230A (en) * | 1988-01-22 | 1989-07-28 | Matsushita Electric Ind Co Ltd | Cascade type analog/digital converter |
-
1991
- 1991-12-20 JP JP33835591A patent/JPH05175844A/en active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5153445A (en) * | 1974-11-06 | 1976-05-11 | Japan Broadcasting Corp | |
| JPS6079827A (en) * | 1983-10-07 | 1985-05-07 | Matsushita Electric Ind Co Ltd | Cascade type ad converter |
| JPH01189230A (en) * | 1988-01-22 | 1989-07-28 | Matsushita Electric Ind Co Ltd | Cascade type analog/digital converter |
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| A02 | Decision of refusal |
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