JPH05175444A - Ｍｏｓ出力回路 - Google Patents
Ｍｏｓ出力回路Info
- Publication number
- JPH05175444A JPH05175444A JP3345078A JP34507891A JPH05175444A JP H05175444 A JPH05175444 A JP H05175444A JP 3345078 A JP3345078 A JP 3345078A JP 34507891 A JP34507891 A JP 34507891A JP H05175444 A JPH05175444 A JP H05175444A
- Authority
- JP
- Japan
- Prior art keywords
- output
- transistors
- output circuit
- resistance value
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Electronic Switches (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】ＭＯＳ出力トランジスタの出力オン抵抗値を可
変にする。 【構成】Ｐチャネル出力トランジスタＰ０〜Ｐ３とＮチ
ャネル出力トランジスタＮ０〜Ｎ３はチャネルの幅Ｂと
長さＬの比率Ｗ／ＬがＰ０（Ｎ０）：Ｐ１（Ｎ１）：Ｐ
２（Ｎ２）：Ｐ３（Ｎ３）＝１：２：４：８となるよう
に設定されている。また論理ゲート１２は各制御端子ａ
０〜ａ３，ｂ０〜ｂ３に印加される４ビットの制御信号
で任意のものが選定される。入力信号は選択された論理
ゲート１２を経て出力トランジスタＰｎ，Ｎｎのゲート
に印加される。これによってこの出力回路の出力オン抵
抗値が決定される。この出力回路の立ち上がり特性ｔｒ
および立ち下がり特性ｔｆは出力オン抵抗値に比例する
ので、制御信号を適宜設定することによりこれを任意に
変更することができる。本例ではｔｒ，ｔｆをそれぞれ
２4＝１６通りに変えることができる。
変にする。 【構成】Ｐチャネル出力トランジスタＰ０〜Ｐ３とＮチ
ャネル出力トランジスタＮ０〜Ｎ３はチャネルの幅Ｂと
長さＬの比率Ｗ／ＬがＰ０（Ｎ０）：Ｐ１（Ｎ１）：Ｐ
２（Ｎ２）：Ｐ３（Ｎ３）＝１：２：４：８となるよう
に設定されている。また論理ゲート１２は各制御端子ａ
０〜ａ３，ｂ０〜ｂ３に印加される４ビットの制御信号
で任意のものが選定される。入力信号は選択された論理
ゲート１２を経て出力トランジスタＰｎ，Ｎｎのゲート
に印加される。これによってこの出力回路の出力オン抵
抗値が決定される。この出力回路の立ち上がり特性ｔｒ
および立ち下がり特性ｔｆは出力オン抵抗値に比例する
ので、制御信号を適宜設定することによりこれを任意に
変更することができる。本例ではｔｒ，ｔｆをそれぞれ
２4＝１６通りに変えることができる。
Description
【０００１】
【産業上の利用分野】この発明は、出力特性が可変のＭ
ＯＳ出力回路に関する。
ＯＳ出力回路に関する。
【０００２】
【従来の技術】ＭＯＳ集積回路の出力特性は、チャネル
の幅Ｗと長さＬ（ソースとドレインの間隔）との比率Ｗ
／Ｌによって決定される。従来はＭＯＳ集積回路に接続
される負荷を設計時に想定し、これに合うように比率Ｗ
／Ｌを決めてから製造していた。
の幅Ｗと長さＬ（ソースとドレインの間隔）との比率Ｗ
／Ｌによって決定される。従来はＭＯＳ集積回路に接続
される負荷を設計時に想定し、これに合うように比率Ｗ
／Ｌを決めてから製造していた。
【０００３】
【発明が解決しようとする課題】上述のＭＯＳ集積回路
では、実際に接続される負荷が想定した負荷と異なって
いて所定の出力特性を得られなかった場合にはマスクの
修正が必要となり、この修正期間だけ装置本体の製造が
遅れるという問題があった。
では、実際に接続される負荷が想定した負荷と異なって
いて所定の出力特性を得られなかった場合にはマスクの
修正が必要となり、この修正期間だけ装置本体の製造が
遅れるという問題があった。
【０００４】またこのようなＭＯＳ集積回路では１種類
の負荷にだけ最適な出力特性が設定されるので、これと
異なる負荷には適用することができないという問題があ
った。
の負荷にだけ最適な出力特性が設定されるので、これと
異なる負荷には適用することができないという問題があ
った。
【０００５】さらに接続される負荷が例えば駆動デバイ
スの場合、図４に示すような駆動デバイスが要求する信
号の立ち上がり特性ｔｒもしくは立ち下がり特性ｔｆが
変化することがあり、従来のＭＯＳ集積回路ではこれに
対応することができなかった。
スの場合、図４に示すような駆動デバイスが要求する信
号の立ち上がり特性ｔｒもしくは立ち下がり特性ｔｆが
変化することがあり、従来のＭＯＳ集積回路ではこれに
対応することができなかった。
【０００６】そこでこの発明は、上述したような課題を
解決したものであって、出力特性を任意に変えることが
可能なＭＯＳ出力回路を提案するものである。
解決したものであって、出力特性を任意に変えることが
可能なＭＯＳ出力回路を提案するものである。
【０００７】
【課題を解決するための手段】上述の課題を解決するた
め、本発明においては、チャネルの幅と長さの比率が異
なる複数のトランジスタを並列に接続し、これらのトラ
ンジスタを適宜組み合わせることにより、出力特性を可
変にしたことを特徴とするものである。
め、本発明においては、チャネルの幅と長さの比率が異
なる複数のトランジスタを並列に接続し、これらのトラ
ンジスタを適宜組み合わせることにより、出力特性を可
変にしたことを特徴とするものである。
【０００８】これらのトランジスタに１対１で対応する
制御信号によって、任意のトランジスタを選択して組み
合わせるようにすることができる。
制御信号によって、任意のトランジスタを選択して組み
合わせるようにすることができる。
【０００９】
【作用】図１において、入力信号は各論理ゲート１２に
印加される。この論理ゲートにはそれぞれ１ビットの制
御信号も印加される。この制御信号を適宜設定すること
により、選択された任意の論理ゲート１２から入力信号
が出力され、これがバッファアンプ１１を経て出力トラ
ンジスタＰｎ（本例ではｎ＝０〜３）、Ｎｎのゲートに
印加されてオン状態となるる。
印加される。この論理ゲートにはそれぞれ１ビットの制
御信号も印加される。この制御信号を適宜設定すること
により、選択された任意の論理ゲート１２から入力信号
が出力され、これがバッファアンプ１１を経て出力トラ
ンジスタＰｎ（本例ではｎ＝０〜３）、Ｎｎのゲートに
印加されてオン状態となるる。
【００１０】選択されなかった出力トランジスタＰｎ，
Ｎｎにはこれをオフにするためのバイアスが印加され
る。
Ｎｎにはこれをオフにするためのバイアスが印加され
る。
【００１１】各出力トランジスタＰｎ，Ｎｎのチャネル
の幅Ｗと長さＬの比率Ｗ／Ｌはそれぞれ重み付けされて
おり、本例では Ｐ０（Ｎ０）：Ｐ１（Ｎ１）：Ｐ２（Ｎ２）：Ｐ３（Ｎ
３）＝１：２：４：８ となるように設定されている。
の幅Ｗと長さＬの比率Ｗ／Ｌはそれぞれ重み付けされて
おり、本例では Ｐ０（Ｎ０）：Ｐ１（Ｎ１）：Ｐ２（Ｎ２）：Ｐ３（Ｎ
３）＝１：２：４：８ となるように設定されている。
【００１２】また各出力トランジスタＰｎ，Ｎｎの出力
オン抵抗値はこの比率Ｗ／Ｌに比例し、出力回路１全体
の出力オン抵抗値はオン状態の出力トランジスタＰｎ，
Ｎｎの出力オン抵抗値を加算したものとなる。
オン抵抗値はこの比率Ｗ／Ｌに比例し、出力回路１全体
の出力オン抵抗値はオン状態の出力トランジスタＰｎ，
Ｎｎの出力オン抵抗値を加算したものとなる。
【００１３】したがって出力トランジスタＰ０〜Ｐ３側
の出力オン抵抗値は図２に示すように２n＝２4＝１６通
り設定することが可能であり、出力トランジスタＮ０〜
Ｎ３側の出力オン抵抗値も同様に１６通り設定可能にな
る。
の出力オン抵抗値は図２に示すように２n＝２4＝１６通
り設定することが可能であり、出力トランジスタＮ０〜
Ｎ３側の出力オン抵抗値も同様に１６通り設定可能にな
る。
【００１４】このようにして適宜設定された出力オン抵
抗値によって、入力信号の立ち上がり特性ｔｒ（出力ト
ランジスタＰｎ側、図４）と立ち下がり特性ｔｆが設定
され、これが外部に出力される。
抗値によって、入力信号の立ち上がり特性ｔｒ（出力ト
ランジスタＰｎ側、図４）と立ち下がり特性ｔｆが設定
され、これが外部に出力される。
【００１５】
【実施例】続いて、本発明に係わるＭＯＳ出力回路をＣ
ＭＯＳ（コンプリメンタリＭＯＳ）に適用した場合の実
施例について、図面を参照して詳細に説明する。
ＭＯＳ（コンプリメンタリＭＯＳ）に適用した場合の実
施例について、図面を参照して詳細に説明する。
【００１６】図１は本発明を適用したＣＭＯＳ出力回路
１の構成を示す。同図においてＰｎ（ここではｎ＝０〜
３）はＰチャネル出力トランジスタで、ＮｎはＮチャネ
ル出力トランジスタである。
１の構成を示す。同図においてＰｎ（ここではｎ＝０〜
３）はＰチャネル出力トランジスタで、ＮｎはＮチャネ
ル出力トランジスタである。
【００１７】この出力回路１における出力の立ち上がり
特性ｔｒはＰチャネル出力トランジスタＰｎ側の出力オ
ン抵抗値に比例し、立ち下がり特性ｔｆはＮチャネル出
力トランジスタＮｎ側の出力オン抵抗値に比例する。ま
たこれらの出力オン抵抗値は、各出力トランジスタＰ
ｎ，Ｎｎのチャネルの幅Ｗと長さＬとの比率Ｗ／Ｌに比
例する。
特性ｔｒはＰチャネル出力トランジスタＰｎ側の出力オ
ン抵抗値に比例し、立ち下がり特性ｔｆはＮチャネル出
力トランジスタＮｎ側の出力オン抵抗値に比例する。ま
たこれらの出力オン抵抗値は、各出力トランジスタＰ
ｎ，Ｎｎのチャネルの幅Ｗと長さＬとの比率Ｗ／Ｌに比
例する。
【００１８】そして各出力トランジスタＰｎ，Ｎｎの比
率Ｗ／Ｌをその符号と同一とすると、本例では比率Ｗ／
Ｌの関係が次式となるように設定されている。 Ｐ０：０１：Ｐ２：Ｐ３＝２0：２1：２2：２3＝１：
２：４：８ Ｎ０：Ｎ１：Ｎ２：Ｎ３＝２0：２1：２2：２3＝１：
２：４：８ すなわちこれらの出力トランジスタＰｎ，Ｎｎの出力オ
ン抵抗値は、比率Ｗ／Ｌと同様に２nの重み付けがなさ
れている。
率Ｗ／Ｌをその符号と同一とすると、本例では比率Ｗ／
Ｌの関係が次式となるように設定されている。 Ｐ０：０１：Ｐ２：Ｐ３＝２0：２1：２2：２3＝１：
２：４：８ Ｎ０：Ｎ１：Ｎ２：Ｎ３＝２0：２1：２2：２3＝１：
２：４：８ すなわちこれらの出力トランジスタＰｎ，Ｎｎの出力オ
ン抵抗値は、比率Ｗ／Ｌと同様に２nの重み付けがなさ
れている。
【００１９】各出力トランジスタＰｎ，Ｎｎのゲートは
それぞれバッファアンプ１１を介して論理ゲート１２に
接続されている。各論理ゲート１２の制御端子ａｎ，ｂ
ｎにはそれぞれＮチャネル出力トランジスタＮｎと、Ｐ
チャネル出力トランジスタＰｎに対応する１ビットの制
御信号が入力される。
それぞれバッファアンプ１１を介して論理ゲート１２に
接続されている。各論理ゲート１２の制御端子ａｎ，ｂ
ｎにはそれぞれＮチャネル出力トランジスタＮｎと、Ｐ
チャネル出力トランジスタＰｎに対応する１ビットの制
御信号が入力される。
【００２０】このＣＭＯＳ出力回路１に入力された入力
信号は制御端子ａｎ，ｂｎに加えられる制御信号によっ
て、各出力トランジスタＮｎ，Ｐｎのゲートへ選択的に
加えられてオン状態になる。ここで選択されなかった出
力トランジスタＮｎ，Ｐｎのゲートにはこれをオフにす
るためのバイアスが印加される。
信号は制御端子ａｎ，ｂｎに加えられる制御信号によっ
て、各出力トランジスタＮｎ，Ｐｎのゲートへ選択的に
加えられてオン状態になる。ここで選択されなかった出
力トランジスタＮｎ，Ｐｎのゲートにはこれをオフにす
るためのバイアスが印加される。
【００２１】このＣＭＯＳ出力回路１では、制御信号を
適宜設定することにより任意の出力トランジスタＰｎ，
Ｎｎを選択してこれをオンさせることにより、出力トラ
ンジスタＰｎ．Ｎｎの組合せ数の種類だけ出力オン抵抗
値を得ることが可能になる。
適宜設定することにより任意の出力トランジスタＰｎ，
Ｎｎを選択してこれをオンさせることにより、出力トラ
ンジスタＰｎ．Ｎｎの組合せ数の種類だけ出力オン抵抗
値を得ることが可能になる。
【００２２】本例では出力トランジスタＰｎ，Ｎｎがそ
れぞれ４個ずつ並列接続されており、図２に示すように
制御信号を設定することによってそれぞれについて２4
＝１６通りの組合せが可能である。そして全体では１６
2＝２５６通りの組合せが可能になる。
れぞれ４個ずつ並列接続されており、図２に示すように
制御信号を設定することによってそれぞれについて２4
＝１６通りの組合せが可能である。そして全体では１６
2＝２５６通りの組合せが可能になる。
【００２３】またこのＣＭＯＳ出力回路１では複数の制
御端子ａｎ，ｂｎに制御信号を供給する必要があるが、
図３に示すように外部インタフェイス２を設けることに
よって、制御信号をシリアル入力とすれば、外部の接続
ピン数を少なくすることが可能になる。
御端子ａｎ，ｂｎに制御信号を供給する必要があるが、
図３に示すように外部インタフェイス２を設けることに
よって、制御信号をシリアル入力とすれば、外部の接続
ピン数を少なくすることが可能になる。
【００２４】この駆動回路では、入力信号が入力バッフ
ァアンプ３を経てＣＭＯＳ出力回路１に供給される。ま
た例えば４ビットの制御信号は外部インタフェイス２を
経てラッチ４Ａ，４Ｂに供給され、ここからパラレルに
ＣＭＯＳ出力回路１に供給される。そして上述したよう
な処理で入力信号の出力特性ｔｒ，ｔｆが設定されて出
力される。
ァアンプ３を経てＣＭＯＳ出力回路１に供給される。ま
た例えば４ビットの制御信号は外部インタフェイス２を
経てラッチ４Ａ，４Ｂに供給され、ここからパラレルに
ＣＭＯＳ出力回路１に供給される。そして上述したよう
な処理で入力信号の出力特性ｔｒ，ｔｆが設定されて出
力される。
【００２５】このＣＭＯＳ出力回路は例えばＣＣＤの駆
動中にその転送波形の立ち上がり特性ｔｒ、立ち下がり
特性ｔｆを可変可能なドライバとして適用することがで
きる。また発光色によって駆動電流の値が異なるＬＥＤ
のドライバに適用することができる。
動中にその転送波形の立ち上がり特性ｔｒ、立ち下がり
特性ｔｆを可変可能なドライバとして適用することがで
きる。また発光色によって駆動電流の値が異なるＬＥＤ
のドライバに適用することができる。
【００２６】
【発明の効果】以上説明したように、本発明はチャネル
の幅Ｗと長さＬの比率Ｗ／Ｌが異なる複数のトランジス
タを並列に接続し、これらのトランジスタを適宜組み合
わせることにより、出力特性を可変にしたものである。
の幅Ｗと長さＬの比率Ｗ／Ｌが異なる複数のトランジス
タを並列に接続し、これらのトランジスタを適宜組み合
わせることにより、出力特性を可変にしたものである。
【００２７】したがって本発明によれば、異なる負荷も
しくは異なる駆動条件に即時対応可能になる。また、出
力特性はｎ（全トランジスタ数の１／２）ビットの制御
信号で制御できるため動作中であっても出力抵抗値を変
えることが可能になるなどの効果がある。
しくは異なる駆動条件に即時対応可能になる。また、出
力特性はｎ（全トランジスタ数の１／２）ビットの制御
信号で制御できるため動作中であっても出力抵抗値を変
えることが可能になるなどの効果がある。
【図１】本発明に係わるＭＯＳ出力回路を適用したＣＭ
ＯＳ出力回路の構成図である。
ＯＳ出力回路の構成図である。
【図２】制御信号と出力オン抵抗値の関係を説明する説
明図である。
明図である。
【図３】制御信号の入力方法を説明する説明図である。
【図４】出力特性を説明する説明図である。
１ ＣＭＯＳ出力回路 ２ 外部インタフェイス ３ バッファアンプ ４Ａ，４Ｂ ラッチ １１ 入力バッファアンプ １２ 論理ゲート Ｐ０〜Ｐ３，Ｐｎ Ｐチャネル出力トランジスタ Ｎ０〜Ｎ３，Ｍｎ Ｎチャネル出力トランジスタ
Claims (2)
- 【請求項１】 チャネルの幅と長さの比率が異なる複数
のトランジスタを並列に接続し、これらのトランジスタ
を適宜組み合わせることにより、出力特性を可変にした
ことを特徴とするＭＯＳ出力回路。 - 【請求項２】 上記トランジスタに１対１で対応する制
御信号によって、任意の上記トランジスタが選択されて
組み合わせられるようにしたことを特徴とする請求項１
記載のＭＯＳ出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3345078A JPH05175444A (ja) | 1991-12-26 | 1991-12-26 | Ｍｏｓ出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3345078A JPH05175444A (ja) | 1991-12-26 | 1991-12-26 | Ｍｏｓ出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05175444A true JPH05175444A (ja) | 1993-07-13 |
Family
ID=18374138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3345078A Pending JPH05175444A (ja) | 1991-12-26 | 1991-12-26 | Ｍｏｓ出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05175444A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10136266A (ja) * | 1996-10-31 | 1998-05-22 | Olympus Optical Co Ltd | 固体撮像装置 |
| JP2003134803A (ja) * | 2001-10-23 | 2003-05-09 | Fuji Electric Co Ltd | スイッチングレギュレータ |
| US6894547B2 (en) | 2001-12-19 | 2005-05-17 | Elpida Memory, Inc. | Output buffer circuit and integrated semiconductor circuit device with such output buffer circuit |
| US12021516B2 (en) | 2020-05-01 | 2024-06-25 | Rohm Co., Ltd. | Semiconductor device |
-
1991
- 1991-12-26 JP JP3345078A patent/JPH05175444A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10136266A (ja) * | 1996-10-31 | 1998-05-22 | Olympus Optical Co Ltd | 固体撮像装置 |
| JP2003134803A (ja) * | 2001-10-23 | 2003-05-09 | Fuji Electric Co Ltd | スイッチングレギュレータ |
| US6894547B2 (en) | 2001-12-19 | 2005-05-17 | Elpida Memory, Inc. | Output buffer circuit and integrated semiconductor circuit device with such output buffer circuit |
| USRE43539E1 (en) | 2001-12-19 | 2012-07-24 | Elpida Memory, Inc. | Output buffer circuit and integrated semiconductor circuit device with such output buffer circuit |
| US12021516B2 (en) | 2020-05-01 | 2024-06-25 | Rohm Co., Ltd. | Semiconductor device |
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