JPH05175242A - 電界効果型トランジスタおよびその製造方法 - Google Patents
電界効果型トランジスタおよびその製造方法Info
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- JPH05175242A JPH05175242A JP34126891A JP34126891A JPH05175242A JP H05175242 A JPH05175242 A JP H05175242A JP 34126891 A JP34126891 A JP 34126891A JP 34126891 A JP34126891 A JP 34126891A JP H05175242 A JPH05175242 A JP H05175242A
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Abstract
(57)【要約】
【構成】GaAs活性層2の表面にショットキゲート電
極3が形成されている。このショットキゲート電極3の
側壁にはSiN膜4が被着されている。ソース側のSi
N膜4に対して自己整合的にソース側低抵抗領域6Sが
形成されており、これによりソース抵抗の低減が図られ
ている。ショットキゲート電極3およびSiN膜4から
離間した位置にドレイン側低抵抗領域6Dが形成されて
おり、これによりドレイン耐圧の向上が図られている。
SiN膜4とドレイン側低抵抗領域6Dとの間の領域な
どの活性層2の表面は、不純物を添加していないGaA
s層7で被覆されている。 【効果】活性層2の表面を被覆するGaAs層7は長ゲ
ート効果を防止し、これにより、高速動作が可能とな
る。また、素子の形成過程で活性層2をエッチングする
必要がないから、素子特性を容易に均一化することがで
きる。
極3が形成されている。このショットキゲート電極3の
側壁にはSiN膜4が被着されている。ソース側のSi
N膜4に対して自己整合的にソース側低抵抗領域6Sが
形成されており、これによりソース抵抗の低減が図られ
ている。ショットキゲート電極3およびSiN膜4から
離間した位置にドレイン側低抵抗領域6Dが形成されて
おり、これによりドレイン耐圧の向上が図られている。
SiN膜4とドレイン側低抵抗領域6Dとの間の領域な
どの活性層2の表面は、不純物を添加していないGaA
s層7で被覆されている。 【効果】活性層2の表面を被覆するGaAs層7は長ゲ
ート効果を防止し、これにより、高速動作が可能とな
る。また、素子の形成過程で活性層2をエッチングする
必要がないから、素子特性を容易に均一化することがで
きる。
Description
【0001】
【産業上の利用分野】本発明は、GaAs電界効果型ト
ランジスタのような高速動作可能な電界効果型トランジ
スタの製造方法に関するものである。
ランジスタのような高速動作可能な電界効果型トランジ
スタの製造方法に関するものである。
【0002】
【従来の技術】GaAs化合物半導体は、電子の移動度
やドリフト速度がSiの数倍大きいため、高速スイッチ
ングデバイスの材料に適している。このGaAs化合物
半導体を用いたデバイスのうちで、現在最も研究が進ん
でおり、実用に供されているのは、ショットキゲート型
の電界効果型トランジスタ(MESFET:MEtal Semi
conductor Field Effect Transistor )である。
やドリフト速度がSiの数倍大きいため、高速スイッチ
ングデバイスの材料に適している。このGaAs化合物
半導体を用いたデバイスのうちで、現在最も研究が進ん
でおり、実用に供されているのは、ショットキゲート型
の電界効果型トランジスタ(MESFET:MEtal Semi
conductor Field Effect Transistor )である。
【0003】たとえば、マイクロ波帯での高周波動作を
目的としたGaAsMMIC(モノリシックマイクロ波
集積回路)やMIC(マイクロ波集積回路)は、電界効
果型トランジスタなどの能動素子と、抵抗、容量および
インダクタなどの受動素子とを組み合わせて形成され
る。このようなマイクロ波帯の集積回路に適用される電
界効果型トランジスタには、数GHz以上の高周波動作が
要求されるため、高速性を表す電流遮断周波数fT を向
上させるように工夫されている。
目的としたGaAsMMIC(モノリシックマイクロ波
集積回路)やMIC(マイクロ波集積回路)は、電界効
果型トランジスタなどの能動素子と、抵抗、容量および
インダクタなどの受動素子とを組み合わせて形成され
る。このようなマイクロ波帯の集積回路に適用される電
界効果型トランジスタには、数GHz以上の高周波動作が
要求されるため、高速性を表す電流遮断周波数fT を向
上させるように工夫されている。
【0004】具体的にはトランスコンダクタンスgmを
向上させるとともにゲート容量を低減するために、通常
0.5μm以下の短ゲート構造がとられる。さらに、ソ
ース抵抗を低減するために、ゲート電極をマスクとした
イオン注入、および注入イオンの活性化により、ゲート
電極に対して自己整合的に低抵抗領域が設けられ、この
低抵抗領域にソース・ドレイン電極がオーミック接触さ
せられる。
向上させるとともにゲート容量を低減するために、通常
0.5μm以下の短ゲート構造がとられる。さらに、ソ
ース抵抗を低減するために、ゲート電極をマスクとした
イオン注入、および注入イオンの活性化により、ゲート
電極に対して自己整合的に低抵抗領域が設けられ、この
低抵抗領域にソース・ドレイン電極がオーミック接触さ
せられる。
【0005】ところが、このようにゲート電極に対して
自己整合的に低抵抗領域を設けると、ドレイン耐圧が約
5V程度にまで低下するため、大振幅動作を行う大電力
用電界効果型トランジスタには使用することができない
という問題がある。この問題を解決するために、ソース
側の低抵抗領域をゲート電極に対して自己整合的に形成
する一方で、ドレイン側の低抵抗領域をゲート電極から
離間させてオフセット配置する構成が採られる。こうす
れば、ドレイン耐圧は、ゲート電極とドレイン側の低抵
抗領域との間の距離にほぼ比例して向上する。
自己整合的に低抵抗領域を設けると、ドレイン耐圧が約
5V程度にまで低下するため、大振幅動作を行う大電力
用電界効果型トランジスタには使用することができない
という問題がある。この問題を解決するために、ソース
側の低抵抗領域をゲート電極に対して自己整合的に形成
する一方で、ドレイン側の低抵抗領域をゲート電極から
離間させてオフセット配置する構成が採られる。こうす
れば、ドレイン耐圧は、ゲート電極とドレイン側の低抵
抗領域との間の距離にほぼ比例して向上する。
【0006】しかし、この構成では、ゲート電極直下の
空乏層がゲート電極と低抵抗領域との間の基板表面に形
成される表面空乏層とつながり、空乏層がゲート電極か
らドレイン側の低抵抗領域の方向に延びて長く形成され
る。このため、実効的なゲート長が長くなる、いわゆる
長ゲート効果が生じることになり、ゲート長を短く形成
しても電流遮断周波数fT を向上することができないと
いう新たな問題が生じる。
空乏層がゲート電極と低抵抗領域との間の基板表面に形
成される表面空乏層とつながり、空乏層がゲート電極か
らドレイン側の低抵抗領域の方向に延びて長く形成され
る。このため、実効的なゲート長が長くなる、いわゆる
長ゲート効果が生じることになり、ゲート長を短く形成
しても電流遮断周波数fT を向上することができないと
いう新たな問題が生じる。
【0007】一方、通常の大電力用電界効果型トランジ
スタは、エピタキシャル成長で活性層や低抵抗層(オー
ミック電極接触層)などを形成するとともに、ゲート領
域を1段リセス構造や2段リセス構造などのリセス構造
としている。すなわち、基板上に活性層および低抵抗層
を積層して形成し、ソース電極の近傍の低抵抗層および
活性層の表面部分を選択的にエッチング除去して活性層
を露出させる溝を形成し、この溝の底部に活性層に接触
するショットキゲート電極が形成される。この構成で
は、ゲート電極からドレイン電極の近傍に至る活性層の
表面が低抵抗層で被覆されているため、表面空乏層の発
生を防止して、長ゲート効果を抑制することができる。
しかも、ゲート電極が形成される溝をソース電極側に偏
在させて、オフセットゲート構造を採用することによ
り、ドレイン耐圧を向上できる。
スタは、エピタキシャル成長で活性層や低抵抗層(オー
ミック電極接触層)などを形成するとともに、ゲート領
域を1段リセス構造や2段リセス構造などのリセス構造
としている。すなわち、基板上に活性層および低抵抗層
を積層して形成し、ソース電極の近傍の低抵抗層および
活性層の表面部分を選択的にエッチング除去して活性層
を露出させる溝を形成し、この溝の底部に活性層に接触
するショットキゲート電極が形成される。この構成で
は、ゲート電極からドレイン電極の近傍に至る活性層の
表面が低抵抗層で被覆されているため、表面空乏層の発
生を防止して、長ゲート効果を抑制することができる。
しかも、ゲート電極が形成される溝をソース電極側に偏
在させて、オフセットゲート構造を採用することによ
り、ドレイン耐圧を向上できる。
【0008】
【発明が解決しようとする課題】しかしながら、上記の
ようなリセス構造では、低抵抗層および活性層の表面を
選択的にエッチングする工程では、不可避的にばらつき
が生じる。このため複数の素子間でトランジスタの閾値
にばらつきが生じるなど、素子の均一性が損なわれると
いう問題がある。特に、集積回路を形成する際には、歩
留りの低下という問題が生じることになる。
ようなリセス構造では、低抵抗層および活性層の表面を
選択的にエッチングする工程では、不可避的にばらつき
が生じる。このため複数の素子間でトランジスタの閾値
にばらつきが生じるなど、素子の均一性が損なわれると
いう問題がある。特に、集積回路を形成する際には、歩
留りの低下という問題が生じることになる。
【0009】そこで、本発明の目的は、上述の技術的課
題を解決し、ドレイン耐圧が高く、長ゲート効果を抑制
して高速動作を実現し、しかも素子間の特性の均一性を
向上することができる電界効果型トランジスタおよびそ
の製造方法を提供することである。
題を解決し、ドレイン耐圧が高く、長ゲート効果を抑制
して高速動作を実現し、しかも素子間の特性の均一性を
向上することができる電界効果型トランジスタおよびそ
の製造方法を提供することである。
【0010】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の電界効果型トランジスタは、活性層に接触
するゲート電極と、このゲート電極の側壁に被着した絶
縁膜と、上記活性層中に、上記ゲート電極のソース側の
側壁の絶縁膜に対して自己整合的に形成されたソース側
低抵抗領域と、上記ゲート電極および絶縁膜から離間し
た位置の上記活性層中に形成されたドレイン側低抵抗領
域と、上記ソース側低抵抗領域にオーミック接触するソ
ース電極と、上記ドレイン側低抵抗領域にオーミック接
触するドレイン電極と、少なくとも上記ゲート電極から
ドレイン電極に至る活性層の表面を被覆するように形成
された半導体層とを含むものである。
めの本発明の電界効果型トランジスタは、活性層に接触
するゲート電極と、このゲート電極の側壁に被着した絶
縁膜と、上記活性層中に、上記ゲート電極のソース側の
側壁の絶縁膜に対して自己整合的に形成されたソース側
低抵抗領域と、上記ゲート電極および絶縁膜から離間し
た位置の上記活性層中に形成されたドレイン側低抵抗領
域と、上記ソース側低抵抗領域にオーミック接触するソ
ース電極と、上記ドレイン側低抵抗領域にオーミック接
触するドレイン電極と、少なくとも上記ゲート電極から
ドレイン電極に至る活性層の表面を被覆するように形成
された半導体層とを含むものである。
【0011】また、本発明の電界効果型トランジスタの
製造方法は、基板表面に活性層を形成する工程と、この
活性層上にゲート電極を形成する工程と、このゲート電
極の側壁に絶縁膜を被着させる工程と、上記活性層中
に、上記ゲート電極のソース側の側壁の絶縁膜に対して
自己整合的にソース側低抵抗領域を形成する工程と、上
記ゲート電極および絶縁膜から離間した位置の上記活性
層中に、ドレイン側低抵抗領域を形成する工程と、上記
活性層の表面を被覆するように半導体層を形成する工程
と、上記ソース側低抵抗領域上およびドレイン側低抵抗
領域上の上記半導体層を選択的にエッチング除去して、
コンタクト孔を形成する工程と、上記コンタクト孔を介
して上記ソース側低抵抗領域およびドレイン側低抵抗領
域にそれぞれオーミック接触するソース・ドレイン電極
を形成する工程とを含むことを特徴とする。
製造方法は、基板表面に活性層を形成する工程と、この
活性層上にゲート電極を形成する工程と、このゲート電
極の側壁に絶縁膜を被着させる工程と、上記活性層中
に、上記ゲート電極のソース側の側壁の絶縁膜に対して
自己整合的にソース側低抵抗領域を形成する工程と、上
記ゲート電極および絶縁膜から離間した位置の上記活性
層中に、ドレイン側低抵抗領域を形成する工程と、上記
活性層の表面を被覆するように半導体層を形成する工程
と、上記ソース側低抵抗領域上およびドレイン側低抵抗
領域上の上記半導体層を選択的にエッチング除去して、
コンタクト孔を形成する工程と、上記コンタクト孔を介
して上記ソース側低抵抗領域およびドレイン側低抵抗領
域にそれぞれオーミック接触するソース・ドレイン電極
を形成する工程とを含むことを特徴とする。
【0012】
【作用】上記の構成によれば、ゲート電極の側壁に被着
した絶縁膜に対してソース側低抵抗領域が自己整合的に
形成されるから、ソース抵抗の低下が図られる。また、
ドレイン側低抵抗領域は、ゲート電極から離間した位置
に形成されるので、これによりドレイン耐圧の向上が図
られる。
した絶縁膜に対してソース側低抵抗領域が自己整合的に
形成されるから、ソース抵抗の低下が図られる。また、
ドレイン側低抵抗領域は、ゲート電極から離間した位置
に形成されるので、これによりドレイン耐圧の向上が図
られる。
【0013】さらに、ゲート電極からドレイン側低抵抗
領域に至る活性層の表面は半導体層により被覆されるの
で、この領域の活性層表面で表面空乏層が形成されるこ
とを防止できる。これにより、長ゲート効果を有効に防
止することができる。しかも、上述のリセス構造の場合
のように活性層のエッチングを伴わずに素子を形成でき
るから、素子間の特性のばらつきを抑制できる。
領域に至る活性層の表面は半導体層により被覆されるの
で、この領域の活性層表面で表面空乏層が形成されるこ
とを防止できる。これにより、長ゲート効果を有効に防
止することができる。しかも、上述のリセス構造の場合
のように活性層のエッチングを伴わずに素子を形成でき
るから、素子間の特性のばらつきを抑制できる。
【0014】
【実施例】以下では、本発明の実施例を、添付図面を参
照して詳細に説明する。図1は、本発明の一実施例の電
界効果型トランジスタの構成を示す断面図である。この
電界効果型トランジスタは、GaAsを用いたショット
キゲート型の電界効果型トランジスタである。半絶縁性
GaAs基板1の表面に、GaAs活性層2が形成され
ている。このGaAs活性層2の表面には、ショットキ
ゲート電極3が形成されている。このショットキゲート
電極3は、GaAs活性層2に接触している断面積の小
さな第1ゲート部分3aと、この第1ゲート部分3aの
上部に形成された断面積の大きな第2ゲート部分3bと
を有し、全体として断面がマッシュルーム形となってい
る。そして、第1ゲート部分3aの側壁には、絶縁膜で
あるSiN膜4が被着されている。たとえば、第1ゲー
ト部分3aはWSiなどの耐熱金属で構成されており、
第2ゲート部分3bは金などの低抵抗金属で構成されて
いる。
照して詳細に説明する。図1は、本発明の一実施例の電
界効果型トランジスタの構成を示す断面図である。この
電界効果型トランジスタは、GaAsを用いたショット
キゲート型の電界効果型トランジスタである。半絶縁性
GaAs基板1の表面に、GaAs活性層2が形成され
ている。このGaAs活性層2の表面には、ショットキ
ゲート電極3が形成されている。このショットキゲート
電極3は、GaAs活性層2に接触している断面積の小
さな第1ゲート部分3aと、この第1ゲート部分3aの
上部に形成された断面積の大きな第2ゲート部分3bと
を有し、全体として断面がマッシュルーム形となってい
る。そして、第1ゲート部分3aの側壁には、絶縁膜で
あるSiN膜4が被着されている。たとえば、第1ゲー
ト部分3aはWSiなどの耐熱金属で構成されており、
第2ゲート部分3bは金などの低抵抗金属で構成されて
いる。
【0015】ショットキゲート電極3の一方側のGaA
s活性層2には、イオン注入により形成したソース側低
抵抗領域6Sが、ゲート電極3のソース側の側壁に被着
したSiN膜4に対して自己整合的に形成されている。
また、ショットキゲート電極3の他方側の活性領域2に
は、所定の間隔D1を開けてイオン注入により形成した
ドレイン側低抵抗領域6Dが形成されている。
s活性層2には、イオン注入により形成したソース側低
抵抗領域6Sが、ゲート電極3のソース側の側壁に被着
したSiN膜4に対して自己整合的に形成されている。
また、ショットキゲート電極3の他方側の活性領域2に
は、所定の間隔D1を開けてイオン注入により形成した
ドレイン側低抵抗領域6Dが形成されている。
【0016】ショットキゲート電極3の周囲のGaAs
活性領域2の表面は、半導体層である不純物を添加して
いないGaAs層7で被覆されている。このGaAs層
7において、上記のソース側低抵抗領域6Sの上部およ
びドレイン側低抵抗領域6Dの上部には、それぞれコン
タクト孔8S,8Dが形成されており、このコンタクト
孔8S,8D内に、ソース側低抵抗領域6Sおよびドレ
イン側低抵抗領域6Dにそれぞれオーミック接触するソ
ース電極9Sおよびドレイン電極9Dが形成されてい
る。
活性領域2の表面は、半導体層である不純物を添加して
いないGaAs層7で被覆されている。このGaAs層
7において、上記のソース側低抵抗領域6Sの上部およ
びドレイン側低抵抗領域6Dの上部には、それぞれコン
タクト孔8S,8Dが形成されており、このコンタクト
孔8S,8D内に、ソース側低抵抗領域6Sおよびドレ
イン側低抵抗領域6Dにそれぞれオーミック接触するソ
ース電極9Sおよびドレイン電極9Dが形成されてい
る。
【0017】この構成によれば、ショットキゲート3お
よびSiN膜4に自己整合的に形成したソース側低抵抗
領域6Dによりソース抵抗の低減が達成され、またショ
ットキゲート電極3とドレイン側低抵抗領域6Dとの間
を所定の間隔D1だけ開けることによりドレイン耐圧の
向上が図られている。さらに、ショットキゲート電極3
からドレイン電極9Dに至るGaAs活性層2の表面は
GaAs層7で被覆されているので、この領域の活性層
2における表面空乏層の発生を防止して、いわゆる長ゲ
ート効果を抑制することができる。
よびSiN膜4に自己整合的に形成したソース側低抵抗
領域6Dによりソース抵抗の低減が達成され、またショ
ットキゲート電極3とドレイン側低抵抗領域6Dとの間
を所定の間隔D1だけ開けることによりドレイン耐圧の
向上が図られている。さらに、ショットキゲート電極3
からドレイン電極9Dに至るGaAs活性層2の表面は
GaAs層7で被覆されているので、この領域の活性層
2における表面空乏層の発生を防止して、いわゆる長ゲ
ート効果を抑制することができる。
【0018】このようにして、ソース抵抗が低く、しか
も長ゲート効果が生じないので、電流遮断周波数fT を
高くすることができ、高速動作が可能となる。しかも、
ゲート電極3は断面積の大きな第2ゲート部分3bを含
むマッシュルーム形に形成されており、全体として大き
な断面積を有しているから、十分に低い抵抗値を有する
ことができる。これにより、一層の高速化が図られる。
も長ゲート効果が生じないので、電流遮断周波数fT を
高くすることができ、高速動作が可能となる。しかも、
ゲート電極3は断面積の大きな第2ゲート部分3bを含
むマッシュルーム形に形成されており、全体として大き
な断面積を有しているから、十分に低い抵抗値を有する
ことができる。これにより、一層の高速化が図られる。
【0019】図2は、上記のショットキゲート電界効果
型トランジスタの製造方法を工程順に示す断面図であ
る。まず、図2(a) に示すように、半絶縁性GaAs基
板1の表面に、GaAs活性層2が形成される。このG
aAs活性層2は、不純物を添加しないGaAs層の形
成の後に、Siイオンを注入することにより形成しても
よく、また、SiイオンをドープしながらGaAs層を
エピタキシャル成長させるようにして形成してもよい。
たとえば、活性層2をGaAs層のエピタキシャル成長
時にSiイオンをドープしながら形成した場合におい
て、層厚が400Å程度であって、ドーピング濃度が4
×1018cm-3であれば、トランジスタを導通させるため
の閾値電圧は、3Vとなる。なお、大電力用電界効果型
トランジスタを作成する場合には、単位ゲート当たりの
電流密度を大きくするために、GaAs活性層2の層厚
を厚くする必要がある(たとえば300Å以上)。
型トランジスタの製造方法を工程順に示す断面図であ
る。まず、図2(a) に示すように、半絶縁性GaAs基
板1の表面に、GaAs活性層2が形成される。このG
aAs活性層2は、不純物を添加しないGaAs層の形
成の後に、Siイオンを注入することにより形成しても
よく、また、SiイオンをドープしながらGaAs層を
エピタキシャル成長させるようにして形成してもよい。
たとえば、活性層2をGaAs層のエピタキシャル成長
時にSiイオンをドープしながら形成した場合におい
て、層厚が400Å程度であって、ドーピング濃度が4
×1018cm-3であれば、トランジスタを導通させるため
の閾値電圧は、3Vとなる。なお、大電力用電界効果型
トランジスタを作成する場合には、単位ゲート当たりの
電流密度を大きくするために、GaAs活性層2の層厚
を厚くする必要がある(たとえば300Å以上)。
【0020】図2(a) の状態から、次に、スパッタ法に
より第1ゲート部分3aの材料であるたとえばWSi金
属膜3Aが形成され、この金属膜3Aがフォトリソグラ
フィ技術によりパターニングされる。この状態が、図2
(b) に示されている。次に、SF6 ガスなどを用いた反
応性イオンエッチングによって、パターニング後の膜3
Aが等方的にエッチングされ、図2(c) に示すようにゲ
ート長を細くした第1ゲート部分3aが形成されること
になる。この状態から、プラズマCVD(化学的気相成
長)法やECR(電子サイクロトロン共鳴)CVD法な
どによって、SiN膜が基板全面に堆積される。このS
iN膜の膜厚はたとえば5000Å程度とされる。この
SiN膜は、CF4 ガスなどを用いた反応性イオンエッ
チングによって、エッチバックされ、このようにして、
第1ゲート部分3aの側壁部のみに被着されたSiN膜
4が形成されることになる。このようにして、図2(c)
の状態になる。
より第1ゲート部分3aの材料であるたとえばWSi金
属膜3Aが形成され、この金属膜3Aがフォトリソグラ
フィ技術によりパターニングされる。この状態が、図2
(b) に示されている。次に、SF6 ガスなどを用いた反
応性イオンエッチングによって、パターニング後の膜3
Aが等方的にエッチングされ、図2(c) に示すようにゲ
ート長を細くした第1ゲート部分3aが形成されること
になる。この状態から、プラズマCVD(化学的気相成
長)法やECR(電子サイクロトロン共鳴)CVD法な
どによって、SiN膜が基板全面に堆積される。このS
iN膜の膜厚はたとえば5000Å程度とされる。この
SiN膜は、CF4 ガスなどを用いた反応性イオンエッ
チングによって、エッチバックされ、このようにして、
第1ゲート部分3aの側壁部のみに被着されたSiN膜
4が形成されることになる。このようにして、図2(c)
の状態になる。
【0021】次に、図2(d) に示すように、ソース側低
抵抗領域6Sおよびドレイン側低抵抗領域6Dを形成す
べき位置に対応した窓10S,10Dを有するレジスト
膜11がフォトレソグラフィ技術の適用によってパター
ン形成される。なお、窓10Sは、ソース側低抵抗領域
6Sを形成すべき領域側のSiN膜4が露出するように
形成される。これにより、ソース側低抵抗領域6Sを、
第1ゲート部分3aのソース側の側壁に被着したSiN
膜4に対して自己整合的に形成することが可能となる。
なお、第1ゲート部分3aとSiN膜4とを合わせたゲ
ート長方向の長さD2(図2(c) 参照。)は、たとえば
1μm程度であり、この程度の精度でレジスト膜11を
位置合わせして形成することは十分に可能である。
抵抗領域6Sおよびドレイン側低抵抗領域6Dを形成す
べき位置に対応した窓10S,10Dを有するレジスト
膜11がフォトレソグラフィ技術の適用によってパター
ン形成される。なお、窓10Sは、ソース側低抵抗領域
6Sを形成すべき領域側のSiN膜4が露出するように
形成される。これにより、ソース側低抵抗領域6Sを、
第1ゲート部分3aのソース側の側壁に被着したSiN
膜4に対して自己整合的に形成することが可能となる。
なお、第1ゲート部分3aとSiN膜4とを合わせたゲ
ート長方向の長さD2(図2(c) 参照。)は、たとえば
1μm程度であり、この程度の精度でレジスト膜11を
位置合わせして形成することは十分に可能である。
【0022】レジスト膜11の形成後には、Siイオン
が注入され、次いでアニールによって注入イオンが活性
化される。この活性化後の状態が、図2(d) の状態であ
る。なお、GaAs活性層2をエピタキシャル成長によ
り形成した場合には、活性層2への影響を少なくするた
めに、ランプアニール(RTA;Rapid Thermal Annea
l)などの方法で短時間で熱処理することが好ましい。
が注入され、次いでアニールによって注入イオンが活性
化される。この活性化後の状態が、図2(d) の状態であ
る。なお、GaAs活性層2をエピタキシャル成長によ
り形成した場合には、活性層2への影響を少なくするた
めに、ランプアニール(RTA;Rapid Thermal Annea
l)などの方法で短時間で熱処理することが好ましい。
【0023】図2(d) の状態から、レジスト膜11が除
去され、さらにOMVPE(有機金属気相成長法)など
の技術によって、第1ゲート部分3aおよびその側壁に
被着されたSiN膜4の形成領域以外の部分のGaAs
活性層2上に、GaAs層7が再成長させられる。この
状態が図2(e) に示されている。このGaAs層7は、
不純物を添加しないものである。なお、このGaAs層
7の層厚は、表面空乏層の厚みと同程度とすればよく、
500Å程度あれば十分である。なお、GaAs層7の
形成時には、基板1の温度は約600℃程度になるが、
第1ゲート部分3aを耐熱金属で形成しているので問題
は生じない。
去され、さらにOMVPE(有機金属気相成長法)など
の技術によって、第1ゲート部分3aおよびその側壁に
被着されたSiN膜4の形成領域以外の部分のGaAs
活性層2上に、GaAs層7が再成長させられる。この
状態が図2(e) に示されている。このGaAs層7は、
不純物を添加しないものである。なお、このGaAs層
7の層厚は、表面空乏層の厚みと同程度とすればよく、
500Å程度あれば十分である。なお、GaAs層7の
形成時には、基板1の温度は約600℃程度になるが、
第1ゲート部分3aを耐熱金属で形成しているので問題
は生じない。
【0024】次に、ソース・ドレイン電極9S,9Dに
対応した窓を有するレジスト膜15をフォトリソグラフ
ィ技術により形成し、このレジスト膜15をマスクとし
てGaAs層7を選択的にエッチングすることにより、
図2(f) に示すように窓8S,8Dが形成される。な
お、GaAs層7のエッチングには、アンモニア系また
は硫酸系のエッチャントが用いられる。
対応した窓を有するレジスト膜15をフォトリソグラフ
ィ技術により形成し、このレジスト膜15をマスクとし
てGaAs層7を選択的にエッチングすることにより、
図2(f) に示すように窓8S,8Dが形成される。な
お、GaAs層7のエッチングには、アンモニア系また
は硫酸系のエッチャントが用いられる。
【0025】この状態から、窓8S,8Dの形成に用い
たレジスト膜15をマスクとして、蒸着法によって、ソ
ース・ドレイン電極9S,9Dが形成される。この電極
9S,9Dには、たとえばAuGe/Niなどが用いら
れる。この電極9S,9Dの形成の後には、400℃の
雰囲気中に1分間曝され、電極9S,9Dの合金化が行
われる。これにより、低抵抗領域6S,6Dと電極9
S,9Dとの良好なオーミック接合が達成される。
たレジスト膜15をマスクとして、蒸着法によって、ソ
ース・ドレイン電極9S,9Dが形成される。この電極
9S,9Dには、たとえばAuGe/Niなどが用いら
れる。この電極9S,9Dの形成の後には、400℃の
雰囲気中に1分間曝され、電極9S,9Dの合金化が行
われる。これにより、低抵抗領域6S,6Dと電極9
S,9Dとの良好なオーミック接合が達成される。
【0026】次に、図2(h) に示すように、基板表面に
レジスト膜12が形成され、さらにこのレジスト膜12
がO2 ガスを用いた反応性イオンエッチングによってエ
ッチバックされて、第1ゲート部分3aおよびSiN膜
4の頂部が露出させられる。この状態から、図2(i) に
示すように、第1ゲート部分3aおよびSiN膜4の上
部に窓13を有するレジスト膜14がパターン形成され
る。そして、図2(j) に示すように、蒸着法などによっ
て金などの低抵抗金属からなる第2ゲート部分3bを形
成してマッシュルーム型のショットキゲート電極3を形
成し、最後にレジスト膜14を除去する。このようにし
て、図1に示すショットキゲート型の電界効果型トラン
ジスタが作成されることになる。
レジスト膜12が形成され、さらにこのレジスト膜12
がO2 ガスを用いた反応性イオンエッチングによってエ
ッチバックされて、第1ゲート部分3aおよびSiN膜
4の頂部が露出させられる。この状態から、図2(i) に
示すように、第1ゲート部分3aおよびSiN膜4の上
部に窓13を有するレジスト膜14がパターン形成され
る。そして、図2(j) に示すように、蒸着法などによっ
て金などの低抵抗金属からなる第2ゲート部分3bを形
成してマッシュルーム型のショットキゲート電極3を形
成し、最後にレジスト膜14を除去する。このようにし
て、図1に示すショットキゲート型の電界効果型トラン
ジスタが作成されることになる。
【0027】上記のような製造方法では、大電力用の電
界効果型トランジスタに従来から採用されてきたリセス
構造のように、活性層などのエッチング工程が含まれて
いない。このため、エッチングのばらつきに起因して、
素子の閾値にばらつきが生じるなどということがなく、
複数の素子特性を容易に均一化することができる。これ
により、特に、電界効果型トランジスタを複数個含む集
積回路などを製造する場合に、歩留りを大幅に向上する
ことができる。
界効果型トランジスタに従来から採用されてきたリセス
構造のように、活性層などのエッチング工程が含まれて
いない。このため、エッチングのばらつきに起因して、
素子の閾値にばらつきが生じるなどということがなく、
複数の素子特性を容易に均一化することができる。これ
により、特に、電界効果型トランジスタを複数個含む集
積回路などを製造する場合に、歩留りを大幅に向上する
ことができる。
【0028】また、GaAs活性層2に接触する第1ゲ
ート部分3aは、通常の光学露光と、等方的なエッチン
グによって細く形成されるので、電子ビーム露光などを
適用することなくサブミクロンのゲートを形成すること
ができる。しかも、上述のように長ゲート効果が防止で
きるので、ショットキゲート電極3とGaAs活性層2
との接触部分を過度に微細に形成しなくても、実効的な
ゲート長を十分に短くすることができ、遮断周波数fT
を大きくすることができる。これにより、高速動作が可
能な電界効果型トランジスタを安価に製造できる。
ート部分3aは、通常の光学露光と、等方的なエッチン
グによって細く形成されるので、電子ビーム露光などを
適用することなくサブミクロンのゲートを形成すること
ができる。しかも、上述のように長ゲート効果が防止で
きるので、ショットキゲート電極3とGaAs活性層2
との接触部分を過度に微細に形成しなくても、実効的な
ゲート長を十分に短くすることができ、遮断周波数fT
を大きくすることができる。これにより、高速動作が可
能な電界効果型トランジスタを安価に製造できる。
【0029】なお、本発明は上記の実施例に限定される
ものではない。たとえば、上記の実施例では、ショット
キゲート電極3の周囲の活性層2の表面をGaAs層7
で被覆しているが、少なくともショットキゲート電極3
からドレイン側低抵抗領域6Dに至る領域の活性層2の
表面を被覆するようにすれば、長ゲート効果を有効に防
止することができる。
ものではない。たとえば、上記の実施例では、ショット
キゲート電極3の周囲の活性層2の表面をGaAs層7
で被覆しているが、少なくともショットキゲート電極3
からドレイン側低抵抗領域6Dに至る領域の活性層2の
表面を被覆するようにすれば、長ゲート効果を有効に防
止することができる。
【0030】その他、本発明の要旨を変更しない範囲で
種々の設計変更を施すことが可能である。
種々の設計変更を施すことが可能である。
【0031】
【発明の効果】以上のように本発明によれば、ソース抵
抗が小さく、また長ゲート効果を防止できるから、高速
動作が可能な電界効果型トランジスタが実現されること
になる。また、長ゲート効果が防止されるため、ゲート
長が比較的大きい場合でも、実効的なゲート長を十分に
短くすることができるので、過度に微細な加工が必要と
されることもない。このため、生産コストを低減できる
という利点がある。
抗が小さく、また長ゲート効果を防止できるから、高速
動作が可能な電界効果型トランジスタが実現されること
になる。また、長ゲート効果が防止されるため、ゲート
長が比較的大きい場合でも、実効的なゲート長を十分に
短くすることができるので、過度に微細な加工が必要と
されることもない。このため、生産コストを低減できる
という利点がある。
【0032】また、ドレイン側低抵抗領域は、ゲート電
極から離間した位置に形成されるので、十分に高いドレ
イン耐圧を得ることができる。さらに、上述のリセス構
造の場合のように活性層などのエッチングを伴わずに素
子を形成できるから、素子間の特性のばらつきを抑制で
きる。このため、特に複数の電界効果型トランジスタを
備えた集積回路などの製造において、歩留りを格段に向
上することができるようになる。
極から離間した位置に形成されるので、十分に高いドレ
イン耐圧を得ることができる。さらに、上述のリセス構
造の場合のように活性層などのエッチングを伴わずに素
子を形成できるから、素子間の特性のばらつきを抑制で
きる。このため、特に複数の電界効果型トランジスタを
備えた集積回路などの製造において、歩留りを格段に向
上することができるようになる。
【図1】本発明の一実施例の電界効果型トランジスタの
構成を示す断面図である。
構成を示す断面図である。
【図2】その製造方法を工程順に示す断面図である。
1 半絶縁性GaAs基板 2 GaAs活性層 3 ショットキゲート電極 4 SiN膜(絶縁膜) 6S ソース側低抵抗領域 6D ドレイン側低抵抗領域 7 GaAs層(半導体層) 9S ソース電極 9D ドレイン電極
Claims (2)
- 【請求項1】活性層に接触するゲート電極と、 このゲート電極の側壁に被着した絶縁膜と、 上記活性層中に、上記ゲート電極のソース側の側壁の絶
縁膜に対して自己整合的に形成されたソース側低抵抗領
域と、 上記ゲート電極および絶縁膜から離間した位置の上記活
性層中に形成されたドレイン側低抵抗領域と、 上記ソース側低抵抗領域にオーミック接触するソース電
極と、 上記ドレイン側低抵抗領域にオーミック接触するドレイ
ン電極と、 少なくとも上記ゲート電極からドレイン電極に至る活性
層の表面を被覆するように形成された半導体層とを含む
ことを特徴とする電界効果型トランジスタ。 - 【請求項2】基板表面に活性層を形成する工程と、 この活性層上にゲート電極を形成する工程と、 このゲート電極の側壁に絶縁膜を被着させる工程と、 上記活性層中に、上記ゲート電極のソース側の側壁の絶
縁膜に対して自己整合的にソース側低抵抗領域を形成す
る工程と、 上記ゲート電極および絶縁膜から離間した位置の上記活
性層中に、ドレイン側低抵抗領域を形成する工程と、 上記活性層の表面を被覆するように半導体層を形成する
工程と、 上記ソース側低抵抗領域上およびドレイン側低抵抗領域
上の上記半導体層を選択的にエッチング除去して、コン
タクト孔を形成する工程と、 上記コンタクト孔を介して上記ソース側低抵抗領域およ
びドレイン側低抵抗領域にそれぞれオーミック接触する
ソース・ドレイン電極を形成する工程とを含むことを特
徴とする電界効果型トランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34126891A JPH05175242A (ja) | 1991-12-24 | 1991-12-24 | 電界効果型トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34126891A JPH05175242A (ja) | 1991-12-24 | 1991-12-24 | 電界効果型トランジスタおよびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05175242A true JPH05175242A (ja) | 1993-07-13 |
Family
ID=18344737
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP34126891A Pending JPH05175242A (ja) | 1991-12-24 | 1991-12-24 | 電界効果型トランジスタおよびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05175242A (ja) |
-
1991
- 1991-12-24 JP JP34126891A patent/JPH05175242A/ja active Pending
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