JPH05175242A - 電界効果型トランジスタおよびその製造方法 - Google Patents

Abstract

(57)【要約】 【構成】ＧａＡｓ活性層２の表面にショットキゲート電
極３が形成されている。このショットキゲート電極３の
側壁にはＳｉＮ膜４が被着されている。ソース側のＳｉ
Ｎ膜４に対して自己整合的にソース側低抵抗領域６Ｓが
形成されており、これによりソース抵抗の低減が図られ
ている。ショットキゲート電極３およびＳｉＮ膜４から
離間した位置にドレイン側低抵抗領域６Ｄが形成されて
おり、これによりドレイン耐圧の向上が図られている。
ＳｉＮ膜４とドレイン側低抵抗領域６Ｄとの間の領域な
どの活性層２の表面は、不純物を添加していないＧａＡ
ｓ層７で被覆されている。 【効果】活性層２の表面を被覆するＧａＡｓ層７は長ゲ
ート効果を防止し、これにより、高速動作が可能とな
る。また、素子の形成過程で活性層２をエッチングする
必要がないから、素子特性を容易に均一化することがで
きる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＧａＡｓ電界効果型ト
ランジスタのような高速動作可能な電界効果型トランジ
スタの製造方法に関するものである。

【０００２】

【従来の技術】ＧａＡｓ化合物半導体は、電子の移動度
やドリフト速度がＳｉの数倍大きいため、高速スイッチ
ングデバイスの材料に適している。このＧａＡｓ化合物
半導体を用いたデバイスのうちで、現在最も研究が進ん
でおり、実用に供されているのは、ショットキゲート型
の電界効果型トランジスタ（ＭＥＳＦＥＴ：MEtal Semi
conductor Field Effect Transistor ）である。

【０００３】たとえば、マイクロ波帯での高周波動作を
目的としたＧａＡｓＭＭＩＣ（モノリシックマイクロ波
集積回路）やＭＩＣ（マイクロ波集積回路）は、電界効
果型トランジスタなどの能動素子と、抵抗、容量および
インダクタなどの受動素子とを組み合わせて形成され
る。このようなマイクロ波帯の集積回路に適用される電
界効果型トランジスタには、数ＧHz以上の高周波動作が
要求されるため、高速性を表す電流遮断周波数ｆ_T を向
上させるように工夫されている。

【０００４】具体的にはトランスコンダクタンスｇｍを
向上させるとともにゲート容量を低減するために、通常
０．５μｍ以下の短ゲート構造がとられる。さらに、ソ
ース抵抗を低減するために、ゲート電極をマスクとした
イオン注入、および注入イオンの活性化により、ゲート
電極に対して自己整合的に低抵抗領域が設けられ、この
低抵抗領域にソース・ドレイン電極がオーミック接触さ
せられる。

【０００５】ところが、このようにゲート電極に対して
自己整合的に低抵抗領域を設けると、ドレイン耐圧が約
５Ｖ程度にまで低下するため、大振幅動作を行う大電力
用電界効果型トランジスタには使用することができない
という問題がある。この問題を解決するために、ソース
側の低抵抗領域をゲート電極に対して自己整合的に形成
する一方で、ドレイン側の低抵抗領域をゲート電極から
離間させてオフセット配置する構成が採られる。こうす
れば、ドレイン耐圧は、ゲート電極とドレイン側の低抵
抗領域との間の距離にほぼ比例して向上する。

【０００６】しかし、この構成では、ゲート電極直下の
空乏層がゲート電極と低抵抗領域との間の基板表面に形
成される表面空乏層とつながり、空乏層がゲート電極か
らドレイン側の低抵抗領域の方向に延びて長く形成され
る。このため、実効的なゲート長が長くなる、いわゆる
長ゲート効果が生じることになり、ゲート長を短く形成
しても電流遮断周波数ｆ_T を向上することができないと
いう新たな問題が生じる。

【０００７】一方、通常の大電力用電界効果型トランジ
スタは、エピタキシャル成長で活性層や低抵抗層（オー
ミック電極接触層）などを形成するとともに、ゲート領
域を１段リセス構造や２段リセス構造などのリセス構造
としている。すなわち、基板上に活性層および低抵抗層
を積層して形成し、ソース電極の近傍の低抵抗層および
活性層の表面部分を選択的にエッチング除去して活性層
を露出させる溝を形成し、この溝の底部に活性層に接触
するショットキゲート電極が形成される。この構成で
は、ゲート電極からドレイン電極の近傍に至る活性層の
表面が低抵抗層で被覆されているため、表面空乏層の発
生を防止して、長ゲート効果を抑制することができる。
しかも、ゲート電極が形成される溝をソース電極側に偏
在させて、オフセットゲート構造を採用することによ
り、ドレイン耐圧を向上できる。

【０００８】

【発明が解決しようとする課題】しかしながら、上記の
ようなリセス構造では、低抵抗層および活性層の表面を
選択的にエッチングする工程では、不可避的にばらつき
が生じる。このため複数の素子間でトランジスタの閾値
にばらつきが生じるなど、素子の均一性が損なわれると
いう問題がある。特に、集積回路を形成する際には、歩
留りの低下という問題が生じることになる。

【０００９】そこで、本発明の目的は、上述の技術的課
題を解決し、ドレイン耐圧が高く、長ゲート効果を抑制
して高速動作を実現し、しかも素子間の特性の均一性を
向上することができる電界効果型トランジスタおよびそ
の製造方法を提供することである。

【００１０】

【課題を解決するための手段】上記の目的を達成するた
めの本発明の電界効果型トランジスタは、活性層に接触
するゲート電極と、このゲート電極の側壁に被着した絶
縁膜と、上記活性層中に、上記ゲート電極のソース側の
側壁の絶縁膜に対して自己整合的に形成されたソース側
低抵抗領域と、上記ゲート電極および絶縁膜から離間し
た位置の上記活性層中に形成されたドレイン側低抵抗領
域と、上記ソース側低抵抗領域にオーミック接触するソ
ース電極と、上記ドレイン側低抵抗領域にオーミック接
触するドレイン電極と、少なくとも上記ゲート電極から
ドレイン電極に至る活性層の表面を被覆するように形成
された半導体層とを含むものである。

【００１１】また、本発明の電界効果型トランジスタの
製造方法は、基板表面に活性層を形成する工程と、この
活性層上にゲート電極を形成する工程と、このゲート電
極の側壁に絶縁膜を被着させる工程と、上記活性層中
に、上記ゲート電極のソース側の側壁の絶縁膜に対して
自己整合的にソース側低抵抗領域を形成する工程と、上
記ゲート電極および絶縁膜から離間した位置の上記活性
層中に、ドレイン側低抵抗領域を形成する工程と、上記
活性層の表面を被覆するように半導体層を形成する工程
と、上記ソース側低抵抗領域上およびドレイン側低抵抗
領域上の上記半導体層を選択的にエッチング除去して、
コンタクト孔を形成する工程と、上記コンタクト孔を介
して上記ソース側低抵抗領域およびドレイン側低抵抗領
域にそれぞれオーミック接触するソース・ドレイン電極
を形成する工程とを含むことを特徴とする。

【００１２】

【作用】上記の構成によれば、ゲート電極の側壁に被着
した絶縁膜に対してソース側低抵抗領域が自己整合的に
形成されるから、ソース抵抗の低下が図られる。また、
ドレイン側低抵抗領域は、ゲート電極から離間した位置
に形成されるので、これによりドレイン耐圧の向上が図
られる。

【００１３】さらに、ゲート電極からドレイン側低抵抗
領域に至る活性層の表面は半導体層により被覆されるの
で、この領域の活性層表面で表面空乏層が形成されるこ
とを防止できる。これにより、長ゲート効果を有効に防
止することができる。しかも、上述のリセス構造の場合
のように活性層のエッチングを伴わずに素子を形成でき
るから、素子間の特性のばらつきを抑制できる。

【００１４】

【実施例】以下では、本発明の実施例を、添付図面を参
照して詳細に説明する。図１は、本発明の一実施例の電
界効果型トランジスタの構成を示す断面図である。この
電界効果型トランジスタは、ＧａＡｓを用いたショット
キゲート型の電界効果型トランジスタである。半絶縁性
ＧａＡｓ基板１の表面に、ＧａＡｓ活性層２が形成され
ている。このＧａＡｓ活性層２の表面には、ショットキ
ゲート電極３が形成されている。このショットキゲート
電極３は、ＧａＡｓ活性層２に接触している断面積の小
さな第１ゲート部分３ａと、この第１ゲート部分３ａの
上部に形成された断面積の大きな第２ゲート部分３ｂと
を有し、全体として断面がマッシュルーム形となってい
る。そして、第１ゲート部分３ａの側壁には、絶縁膜で
あるＳｉＮ膜４が被着されている。たとえば、第１ゲー
ト部分３ａはＷＳｉなどの耐熱金属で構成されており、
第２ゲート部分３ｂは金などの低抵抗金属で構成されて
いる。

【００１５】ショットキゲート電極３の一方側のＧａＡ
ｓ活性層２には、イオン注入により形成したソース側低
抵抗領域６Ｓが、ゲート電極３のソース側の側壁に被着
したＳｉＮ膜４に対して自己整合的に形成されている。
また、ショットキゲート電極３の他方側の活性領域２に
は、所定の間隔Ｄ１を開けてイオン注入により形成した
ドレイン側低抵抗領域６Ｄが形成されている。

【００１６】ショットキゲート電極３の周囲のＧａＡｓ
活性領域２の表面は、半導体層である不純物を添加して
いないＧａＡｓ層７で被覆されている。このＧａＡｓ層
７において、上記のソース側低抵抗領域６Ｓの上部およ
びドレイン側低抵抗領域６Ｄの上部には、それぞれコン
タクト孔８Ｓ，８Ｄが形成されており、このコンタクト
孔８Ｓ，８Ｄ内に、ソース側低抵抗領域６Ｓおよびドレ
イン側低抵抗領域６Ｄにそれぞれオーミック接触するソ
ース電極９Ｓおよびドレイン電極９Ｄが形成されてい
る。

【００１７】この構成によれば、ショットキゲート３お
よびＳｉＮ膜４に自己整合的に形成したソース側低抵抗
領域６Ｄによりソース抵抗の低減が達成され、またショ
ットキゲート電極３とドレイン側低抵抗領域６Ｄとの間
を所定の間隔Ｄ１だけ開けることによりドレイン耐圧の
向上が図られている。さらに、ショットキゲート電極３
からドレイン電極９Ｄに至るＧａＡｓ活性層２の表面は
ＧａＡｓ層７で被覆されているので、この領域の活性層
２における表面空乏層の発生を防止して、いわゆる長ゲ
ート効果を抑制することができる。

【００１８】このようにして、ソース抵抗が低く、しか
も長ゲート効果が生じないので、電流遮断周波数ｆ_T を
高くすることができ、高速動作が可能となる。しかも、
ゲート電極３は断面積の大きな第２ゲート部分３ｂを含
むマッシュルーム形に形成されており、全体として大き
な断面積を有しているから、十分に低い抵抗値を有する
ことができる。これにより、一層の高速化が図られる。

【００１９】図２は、上記のショットキゲート電界効果
型トランジスタの製造方法を工程順に示す断面図であ
る。まず、図２(a) に示すように、半絶縁性ＧａＡｓ基
板１の表面に、ＧａＡｓ活性層２が形成される。このＧ
ａＡｓ活性層２は、不純物を添加しないＧａＡｓ層の形
成の後に、Ｓｉイオンを注入することにより形成しても
よく、また、ＳｉイオンをドープしながらＧａＡｓ層を
エピタキシャル成長させるようにして形成してもよい。
たとえば、活性層２をＧａＡｓ層のエピタキシャル成長
時にＳｉイオンをドープしながら形成した場合におい
て、層厚が４００Å程度であって、ドーピング濃度が４
×１０¹⁸cm^-3であれば、トランジスタを導通させるため
の閾値電圧は、３Ｖとなる。なお、大電力用電界効果型
トランジスタを作成する場合には、単位ゲート当たりの
電流密度を大きくするために、ＧａＡｓ活性層２の層厚
を厚くする必要がある（たとえば３００Å以上）。

【００２０】図２(a) の状態から、次に、スパッタ法に
より第１ゲート部分３ａの材料であるたとえばＷＳｉ金
属膜３Ａが形成され、この金属膜３Ａがフォトリソグラ
フィ技術によりパターニングされる。この状態が、図２
(b) に示されている。次に、ＳＦ₆ ガスなどを用いた反
応性イオンエッチングによって、パターニング後の膜３
Ａが等方的にエッチングされ、図２(c) に示すようにゲ
ート長を細くした第１ゲート部分３ａが形成されること
になる。この状態から、プラズマＣＶＤ（化学的気相成
長）法やＥＣＲ（電子サイクロトロン共鳴）ＣＶＤ法な
どによって、ＳｉＮ膜が基板全面に堆積される。このＳ
ｉＮ膜の膜厚はたとえば５０００Å程度とされる。この
ＳｉＮ膜は、ＣＦ₄ ガスなどを用いた反応性イオンエッ
チングによって、エッチバックされ、このようにして、
第１ゲート部分３ａの側壁部のみに被着されたＳｉＮ膜
４が形成されることになる。このようにして、図２(c)
の状態になる。

【００２１】次に、図２(d) に示すように、ソース側低
抵抗領域６Ｓおよびドレイン側低抵抗領域６Ｄを形成す
べき位置に対応した窓１０Ｓ，１０Ｄを有するレジスト
膜１１がフォトレソグラフィ技術の適用によってパター
ン形成される。なお、窓１０Ｓは、ソース側低抵抗領域
６Ｓを形成すべき領域側のＳｉＮ膜４が露出するように
形成される。これにより、ソース側低抵抗領域６Ｓを、
第１ゲート部分３ａのソース側の側壁に被着したＳｉＮ
膜４に対して自己整合的に形成することが可能となる。
なお、第１ゲート部分３ａとＳｉＮ膜４とを合わせたゲ
ート長方向の長さＤ２（図２(c) 参照。）は、たとえば
１μｍ程度であり、この程度の精度でレジスト膜１１を
位置合わせして形成することは十分に可能である。

【００２２】レジスト膜１１の形成後には、Ｓｉイオン
が注入され、次いでアニールによって注入イオンが活性
化される。この活性化後の状態が、図２(d) の状態であ
る。なお、ＧａＡｓ活性層２をエピタキシャル成長によ
り形成した場合には、活性層２への影響を少なくするた
めに、ランプアニール（ＲＴＡ；Rapid Thermal Annea
l）などの方法で短時間で熱処理することが好ましい。

【００２３】図２(d) の状態から、レジスト膜１１が除
去され、さらにＯＭＶＰＥ（有機金属気相成長法）など
の技術によって、第１ゲート部分３ａおよびその側壁に
被着されたＳｉＮ膜４の形成領域以外の部分のＧａＡｓ
活性層２上に、ＧａＡｓ層７が再成長させられる。この
状態が図２(e) に示されている。このＧａＡｓ層７は、
不純物を添加しないものである。なお、このＧａＡｓ層
７の層厚は、表面空乏層の厚みと同程度とすればよく、
５００Å程度あれば十分である。なお、ＧａＡｓ層７の
形成時には、基板１の温度は約６００℃程度になるが、
第１ゲート部分３ａを耐熱金属で形成しているので問題
は生じない。

【００２４】次に、ソース・ドレイン電極９Ｓ，９Ｄに
対応した窓を有するレジスト膜１５をフォトリソグラフ
ィ技術により形成し、このレジスト膜１５をマスクとし
てＧａＡｓ層７を選択的にエッチングすることにより、
図２(f) に示すように窓８Ｓ，８Ｄが形成される。な
お、ＧａＡｓ層７のエッチングには、アンモニア系また
は硫酸系のエッチャントが用いられる。

【００２５】この状態から、窓８Ｓ，８Ｄの形成に用い
たレジスト膜１５をマスクとして、蒸着法によって、ソ
ース・ドレイン電極９Ｓ，９Ｄが形成される。この電極
９Ｓ，９Ｄには、たとえばＡｕＧｅ／Ｎｉなどが用いら
れる。この電極９Ｓ，９Ｄの形成の後には、４００℃の
雰囲気中に１分間曝され、電極９Ｓ，９Ｄの合金化が行
われる。これにより、低抵抗領域６Ｓ，６Ｄと電極９
Ｓ，９Ｄとの良好なオーミック接合が達成される。

【００２６】次に、図２(h) に示すように、基板表面に
レジスト膜１２が形成され、さらにこのレジスト膜１２
がＯ₂ ガスを用いた反応性イオンエッチングによってエ
ッチバックされて、第１ゲート部分３ａおよびＳｉＮ膜
４の頂部が露出させられる。この状態から、図２(i) に
示すように、第１ゲート部分３ａおよびＳｉＮ膜４の上
部に窓１３を有するレジスト膜１４がパターン形成され
る。そして、図２(j) に示すように、蒸着法などによっ
て金などの低抵抗金属からなる第２ゲート部分３ｂを形
成してマッシュルーム型のショットキゲート電極３を形
成し、最後にレジスト膜１４を除去する。このようにし
て、図１に示すショットキゲート型の電界効果型トラン
ジスタが作成されることになる。

【００２７】上記のような製造方法では、大電力用の電
界効果型トランジスタに従来から採用されてきたリセス
構造のように、活性層などのエッチング工程が含まれて
いない。このため、エッチングのばらつきに起因して、
素子の閾値にばらつきが生じるなどということがなく、
複数の素子特性を容易に均一化することができる。これ
により、特に、電界効果型トランジスタを複数個含む集
積回路などを製造する場合に、歩留りを大幅に向上する
ことができる。

【００２８】また、ＧａＡｓ活性層２に接触する第１ゲ
ート部分３ａは、通常の光学露光と、等方的なエッチン
グによって細く形成されるので、電子ビーム露光などを
適用することなくサブミクロンのゲートを形成すること
ができる。しかも、上述のように長ゲート効果が防止で
きるので、ショットキゲート電極３とＧａＡｓ活性層２
との接触部分を過度に微細に形成しなくても、実効的な
ゲート長を十分に短くすることができ、遮断周波数ｆ_T
を大きくすることができる。これにより、高速動作が可
能な電界効果型トランジスタを安価に製造できる。

【００２９】なお、本発明は上記の実施例に限定される
ものではない。たとえば、上記の実施例では、ショット
キゲート電極３の周囲の活性層２の表面をＧａＡｓ層７
で被覆しているが、少なくともショットキゲート電極３
からドレイン側低抵抗領域６Ｄに至る領域の活性層２の
表面を被覆するようにすれば、長ゲート効果を有効に防
止することができる。

【００３０】その他、本発明の要旨を変更しない範囲で
種々の設計変更を施すことが可能である。

【００３１】

【発明の効果】以上のように本発明によれば、ソース抵
抗が小さく、また長ゲート効果を防止できるから、高速
動作が可能な電界効果型トランジスタが実現されること
になる。また、長ゲート効果が防止されるため、ゲート
長が比較的大きい場合でも、実効的なゲート長を十分に
短くすることができるので、過度に微細な加工が必要と
されることもない。このため、生産コストを低減できる
という利点がある。

【００３２】また、ドレイン側低抵抗領域は、ゲート電
極から離間した位置に形成されるので、十分に高いドレ
イン耐圧を得ることができる。さらに、上述のリセス構
造の場合のように活性層などのエッチングを伴わずに素
子を形成できるから、素子間の特性のばらつきを抑制で
きる。このため、特に複数の電界効果型トランジスタを
備えた集積回路などの製造において、歩留りを格段に向
上することができるようになる。

【図面の簡単な説明】

【図１】本発明の一実施例の電界効果型トランジスタの
構成を示す断面図である。

【図２】その製造方法を工程順に示す断面図である。

【符号の説明】

１ 半絶縁性ＧａＡｓ基板 ２ ＧａＡｓ活性層 ３ ショットキゲート電極 ４ ＳｉＮ膜（絶縁膜） ６Ｓ ソース側低抵抗領域 ６Ｄ ドレイン側低抵抗領域 ７ ＧａＡｓ層（半導体層） ９Ｓ ソース電極 ９Ｄ ドレイン電極

Claims (2)

【特許請求の範囲】
1. 【請求項１】活性層に接触するゲート電極と、 このゲート電極の側壁に被着した絶縁膜と、 上記活性層中に、上記ゲート電極のソース側の側壁の絶
   縁膜に対して自己整合的に形成されたソース側低抵抗領
   域と、 上記ゲート電極および絶縁膜から離間した位置の上記活
   性層中に形成されたドレイン側低抵抗領域と、 上記ソース側低抵抗領域にオーミック接触するソース電
   極と、 上記ドレイン側低抵抗領域にオーミック接触するドレイ
   ン電極と、 少なくとも上記ゲート電極からドレイン電極に至る活性
   層の表面を被覆するように形成された半導体層とを含む
   ことを特徴とする電界効果型トランジスタ。
2. 【請求項２】基板表面に活性層を形成する工程と、 この活性層上にゲート電極を形成する工程と、 このゲート電極の側壁に絶縁膜を被着させる工程と、 上記活性層中に、上記ゲート電極のソース側の側壁の絶
   縁膜に対して自己整合的にソース側低抵抗領域を形成す
   る工程と、 上記ゲート電極および絶縁膜から離間した位置の上記活
   性層中に、ドレイン側低抵抗領域を形成する工程と、 上記活性層の表面を被覆するように半導体層を形成する
   工程と、 上記ソース側低抵抗領域上およびドレイン側低抵抗領域
   上の上記半導体層を選択的にエッチング除去して、コン
   タクト孔を形成する工程と、 上記コンタクト孔を介して上記ソース側低抵抗領域およ
   びドレイン側低抵抗領域にそれぞれオーミック接触する
   ソース・ドレイン電極を形成する工程とを含むことを特
   徴とする電界効果型トランジスタの製造方法。