JPH05165706A

JPH05165706A - メモリ・ページング装置および不揮発性記憶装置をページングする方法

Info

Publication number: JPH05165706A
Application number: JP4143753A
Authority: JP
Inventors: James H Ewertz; ジェイムズ・エイチ・エワーツ; Orville H Christeson; オーヴィル・エイチ・クリストソン; Douglas L Gabel; ダグラス・エル・ゲイブル; Sean T Murphy; シーン・ティ・マーフィ
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 1991-05-10
Filing date: 1992-05-11
Publication date: 1993-07-02
Also published as: US5479639A; DE4215063C2; US5371876A; DE4215063A1

Abstract

(57)【要約】（修正有）【目的】使用可能な不揮発性記憶装置の容量を、固定
されたアドレス空間の限界を越えて拡大するためにペー
ジング技術を用いるコンピュータ装置を得る。【構成】上側１２８ｋ領域のアドレス境界を維持しな
がらＢＩＯＳメモリ空間が実効的に拡大される。不揮発
性記憶装置のアドレス空間がメモリの異なるページ（ペ
ージ１〜４）へ論理的に分離され、ページ１，３，４は
ページ１によりもともと占められていたアドレス空間
（スワップ可能なページ区域）へ個々にスワップでき
る。ページ２は静的に保たれるからスワップ区域として
用いられない。スワップ可能なページ１，３，４は、ス
ワッピング動作またはページング動作の間に、スワッピ
ング論理により処理が行われる。ページをスワップ可能
なページ区域へスワッピングスするために、スワッピン
グ論理はページング・ハードウェアと共に動作する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はコンピュータ装置の分野
に関するものである。とくに、本発明は、不揮発性の態
様の基本的なオペレーティング・システム処理論理を内
蔵するコンピュータ装置アーキテクチャの分野に関する
ものである。

【０００２】

【従来の技術】従来の多くのコンピュータ装置は、最少
限、プロセッサと、ランダム・アクセス記憶装置と、読
出し専用記憶装置とで構成される。各種の計算器のよう
なある装置はプロセッサと読出し記憶装置だけで動作で
きる。読出し専用記憶装置（ＲＯＭ）は、コンピュータ
装置への電力供給が断たれた時に破壊されない不揮発性
型の記憶装置である。

【０００３】従来のコンピュータ装置は、それの内部の
読出し専用記憶装置に記憶されている処理論理（すなわ
ち、ファームウェア）を用いてブートストラップされる
（すなわち、電源投入時に初期化される）。読出し専用
記憶装置は不揮発性であるから、ＲＯＭ内のファームウ
ェアは有効なデータまたは命令を含むことを保障され
る。したがって、従来のコンピュータ装置をＲＯＭ内の
ファームウェアを用いて確実にブートストラップでき
る。多くのコンピュータ装置はこの技術を用いて成功し
ている。そのようなコンピュータ装置の一例が、アメリ
カ合衆国ニューヨーク州アーモンク（Ａｒｍｏｎｋ）所
在のアイ・ビー・エム・コーポレーション（ＩＢＭＣ
ｏｒｐｏｒａｔｉｏｎ）により製造されているＩＢＭパ
ーソナル・コンピュータ（ＰＣ）である。ＩＢＭＰＣ
の従来のものはファームウェア、または基本的な入力／
出力システム（ＢＩＯＳ）ソフトウェア・プログラムを
記憶するために読出し専用記憶装置を用いていた。ＢＩ
ＯＳというのは、ハードウェアおよびコンピュータ装置
の資源を最低レベルのソフトウェア制御を行うオペレー
ティング・システムである。ネットワーク構成データま
たはアプリケーションに特定のデータを揮発しないよう
に保持するためにもＲＯＭを使用できる。従来はＲＯＭ
装置は基本的な読出し専用記憶装置（ＲＯＭ）と、プロ
グラム可能な読出し専用記憶装置（ＰＲＯＭ）と、消去
可能かつプログラム可能な読出し専用記憶装置（ＥＰＲ
ＯＭ）とを含む。ＣＭＯＳＲＡＭ装置のような電池で
バックアップされるランダム・アクセス・メモリも、ネ
ットワーク構成データまたはアプリケーションに特定の
データをコンピュータ装置に揮発しないように保持する
ために使用できる。

【０００４】ＲＯＭをベースとするコンピュータ装置は
従来は非常に成功していたが、あるコンピュータ装置に
それらのデバイスを使用することにはいくつかの問題が
存する。ほとんどのコンピュータ装置は、その内部にお
いてコンピュータ装置の各資源が動作せねばならないよ
うな有限のアドレス空間を有する。それらの資源はＲＯ
Ｍと、ランダム・アクセス・メモリ（ＲＡＭ）と、入力
／出力装置と、おそらくは他のプロセッサとを含む。Ｂ
ＩＯＳが含まれているＲＯＭ装置は利用可能なアドレス
空間内の特定のアドレス範囲に拘束される。特定のコン
ピュータ・アーキテクチャに対する互換性を維持するた
めに、コンピュータ産業における設計者および開発者は
特定のＲＯＭアドレス規格に依存する製品を製造する。
たとえば、ＩＢＭＰＣＡＴアーキテクチャは、ＲＯ
ＭＢＩＯＳおよびその他のファームウェアをベースと
するアプリケーションが、メモリの第１のメガバイトの
トップにおける１２８ｋのアドレス空間に制限されるこ
とを要求する。しかし、このアーキテクチャでは、ＲＯ
ＭＢＩＯＳは１２８ｋのＲＯＭ空間をこえることがで
きない。このＲＯＭ空間内では、ＢＩＯＳはコンピュー
タ装置のハードウェア・システムおよび資源の多くを初
期化および制御のための処理論理を含まなければならな
い。最近のコンピュータ装置の機能が高くなるにつれ
て、ハードウェア装置および資源もますます複雑にな
り、かつそれらをサポートするために要するＢＩＯＳコ
ードの量も増大する。また、ＥＩＳＡシステム、フラッ
シュ・メモリおよびコンピュータ装置の国際的な運用の
ための多言語サポートのような、新技術および性能のた
めに、希望する全てのＢＩＯＳ機能をＩＢＭＰＣＡ
Ｔアーキテクチャの１２８ｋ境界内に適合させることが
しだいに不可能になってきている。他の種々のコンピュ
ータ装置は、それぞれのＢＩＯＳのサイズに対して定め
られた制限を典型的に有する。ＢＩＯＳ境界を拡大する
必要性は増大しているが、定められている規格に対する
互換性を失うことなしにその境界を任意に変更すること
はできない。したがって、定められているＢＩＯＳアド
レス境界規格を犯すことなしに使用可能なＢＩＯＳメモ
リ空間を拡張する手段を必要とする。

【０００５】

【発明が解決しようとする課題】したがって、本発明の
目的は、アドレス空間の境界を維持しつつ、ＢＩＯＳに
対する記憶容量を拡大する手段を得ることである。本発
明の別の目的は、コンピュータ装置においてシステムＢ
ＩＯＳをページングする手段を得ることである。本発明
の別の目的は、ＢＩＯＳメモリの特定のページを選択す
る手段を得ることである。本発明の別の目的は、ＢＩＯ
Ｓのページを交換する手段を得ることである。本発明の
別の目的は、ページ交換オペレーションを制御するため
に、ページに含まれている処理論理を用いる手段を得る
ことである。本発明の別の目的は、構成情報または識別
情報を格納するための手段を得ることである。本発明の
更に別の目的は、ＥＩＳＡ情報をフラッシュメモリに記
憶し、その情報を検索する手段を得ることである。

【０００６】

【課題を解決するための手段】本発明は、使用できる不
揮発性メモリの容量を固定アドレス空間限界をこえて拡
大するためにページング技術を用いるコンピュータ装置
に関するものである。本発明の好適な実施例のコンピュ
ータ装置は、情報を通信するためのバスと、情報を処理
するためにそのバスへ結合されるプロセッサと、情報お
よびプロセッサに対する命令を記憶するためにバスへ結
合されるランダム・アクセス・メモリと、情報の選択お
よび指令の選択をプロセッサへ通信するためにバスへ結
合される、英数字入力装置またはカーソル制御装置のよ
うな入力装置と、情報をコンピュータのユーザーへ表示
するためにバスへ結合される表示装置と、磁気ディスク
のようなデータ記憶装置と、情報および命令を記憶する
ためにバスへ結合されるディスク・ドライブとを含む。
また、好適な実施例のコンピュータ装置は、不揮発性の
コードおよびデータを記憶するためのバスへ結合される
フラッシュ・メモリ・コンポーネントを含む。フラッシ
ュ・メモリ以外のデバイスを不揮発性のコードおよびデ
ータを記憶するために使用できる。本発明を用いて、ペ
ージング技術が使用可能な不揮発性記憶装置の容量を固
定アドレス空間の限界をこえて拡大する。

【０００７】好適な実施例において用いられるフラッシ
ュ・メモリは別々に消去可能／プログラム可能な４つの
非対称記憶ブロックを含む。それら４つのブロックの１
つは、ひとたび装置されると、それの内容の消去または
変更を阻止するために電子的にロックできる。この構成
によりコンピュータ装置の処理論理を、他のメモリ・ブ
ロックの内容に影響を及ぼすことなしに、任意に選択さ
れたメモリ・ブロックを更新または変更できる。１つの
メモリ・ブロックは通常のＢＩＯＳを含む。ＢＩＯＳは
プロセッサにより実行される処理論理命令を有する。

【０００８】好適な実施例においては、ＢＩＯＳはコン
ピュータ装置内のアドレス可能な記憶空間の第１のＭバ
イトの上側１２８ｋへ拘束される。コンピュータ装置の
設計の制約および互換性のために、ＢＩＯＳは上側の１
２８ｋ領域の外側の場所を占めない。本発明において
は、上側の１２８ｋ領域の１２８ｋ境界を維持しなが
ら、有用なＢＩＯＳメモリ空間が実効的に拡大される。
使用可能なＢＩＯＳ空間のこの拡大は本発明のページン
グ技術を用いて実現される。好適な実施例においては、
不揮発性記憶装置のアドレス空間は４つの６４ｋバイト
・メモリ・ページ（ページ１〜４）に論理的に分離され
る。本発明の装置と技術を用いて、ページ１、ページ３
およびページ４を、ＢＩＯＳにより占められているアド
レス空間（交換可能なページ区域）へ個々にスワッピン
グできる。好適な実施例においては、ページは静止的に
保たれるから交換区域としては用いられない。

【０００９】スワッピング可能な各ページ１、３、４
は、交換動作中またはページング動作中に用いられて、
スワッピング論理と呼ばれる処理論理を含む。スワッピ
ング論理は、ＢＩＯＳにより占められている領域へのペ
ージのスワッピングを行うために、ページング・ハード
ウェアとともに動作する。不揮発性記憶装置へ実際に供
給されるアドレスを変更するために、高次のプロセッサ
・アドレス線が用いられる。ページ・レジスタが、プロ
セッサが不揮発性メモリ内のページを選択するための手
段を成す。本発明の別の実施例においては、何種類かの
態様の構成情報または識別情報を、不揮発性メモリのペ
ージに格納できる。この態様の構成情報はＥＩＳＡ構成
データ、他のバス・プロトコル情報またはネットワーク
情報を含むことができる。識別情報はイーサネット・ア
ドレスと、システムの一連番号、またはソフトウェア許
可番号を含むことができる。本発明は、使用可能な不揮
発性記憶装置の容量を固定されているアドレス空間の限
界をこえて拡大するためにページング技術を用いるコン
ピュータ装置に関するものである。以下の説明において
は、本発明をより完全に説明するために、数多くの特定
の詳細について説明する。しかし、それらの特定の詳細
なしで本発明を実施できることが当業者には明らかであ
ろう。他の場合には、本発明をあいまいにしないように
するために、周知の構造、回路、インターフェイスは詳
しくは説明しなかった。

【００１０】

【実施例】まず、本発明のコンピュータ装置のアーキテ
クチャのブロック図が示されている図１を参照する。本
発明の好適な実施例は、本願の出願人により製造されて
いる８０３８６または８０４８６マイクロプロセッサを
用いて実現される。しかし、別のプロセッサまたはコン
ピュータ装置アーキテクチャを採用できることが当業者
には明らかであろう。一般に、図１に示されているよう
なコンピュータ装置は、情報を通信するためのバス１０
０と、情報を処理するためにバス１００へ結合されるプ
ロセッサ１０１と、情報を処理するためにバスへ結合さ
れるランダム・アクセス記憶装置１０２と、情報選択と
指令選択をプロセッサ１０１へ通信するためにバス１０
０へ結合される、英数字入力装置またはカーソル制御装
置のような入力装置１０４と、情報をコンピュータのユ
ーザーへ表示するためにバス１００へ結合される表示装
置１０５と、情報と命令を記憶するためにバス１００へ
結合される、磁気ディスクおよびディスク・ドライブの
ような、データ記憶装置とを有する。また、好適な実施
例のコンピュータ装置は、不揮発性のコードとデータを
記憶するためにバス１００へ結合される読出し専用記憶
装置１０３も含む。好適な実施例においては、読出し専
用記憶装置１０３は周知のフラッシュ・メモリ・コンポ
ーネントである。

【００１１】現在存在する何種類かの不揮発性記憶装置
を、それが取り付けられている回路板から記憶装置を外
すことなしに再プログラムできる。１つの種類の再プロ
グラム可能な不揮発性記憶装置はフラッシュ・メモリで
ある。いくつかの種類のフラッシュ・メモリが現在用い
られている。専用の電気信号セットを用いて、フラッシ
ュ・メモリの内容を消去でき、新しいデータで再プログ
ラムできる。従来の多くのフラッシュ・メモリは、メモ
リの全ての記憶場所の完全な消去および完全な再プログ
ラミングを行えるだけである。しかし、他のフラッシュ
・メモリは１つのフラッシュ・メモリ中の別々の消去可
能およびプログラム可能な記憶ブロックに区分される。
本発明の好適な実施例においては、そのような区分され
たフラッシュ・メモリが用いられる。好適な実施例にお
いては、２８Ｆ００１ＢＴと名づけられた２つのフラッ
シュ・メモリが用いられる。２８Ｆ００１ＢＴフラッシ
ュ・メモリは、本願出願人により製造されている１Ｍビ
ットの記憶装置である。本発明には、他の種類の再プロ
グラム可能な不揮発性記憶装置を使用できることが当業
者には明らかであろう。そのような記憶装置の一例が電
気的に消去可能でプログラム可能な読出し専用メモリ
（ＥＥＰＲＯＭ）である。

【００１２】好適な実施例に用いられるフラッシュ・メ
モリは、別々に消去可能／プログラム可能な非対称記憶
ブロックを４つ含む。コンピュータ装置に記憶装置が組
み込まれると、記憶ブロックの内容の消去または変更を
阻止するために、それらの記憶ブロックのうちの１つの
ブロックを電子的にロックできる。この構成によりコン
ピュータ装置の処理論理は、他のメモリ・ブロックの内
容に影響を及ぼすことなしに、選択した任意のメモリブ
ロックの内容を更新すなわち変更できる。不揮発性メモ
リの選択された区域のダイナミックな更新は、１９９１
年５月６日付の未決の米国特許出願Ｎｏ．の主
題である（この米国特許出願は本願出願人へ譲渡され
た）。

【００１３】好適な実施例においては、基本入力／出力
装置（ＢＩＯＳ）はフラッシュ・メモリ１０３に記憶さ
れる。また、他のシステムおよびアプリケーションに特
有の処理論理およびデータ・パラメータもフラッシュ・
メモリに記憶できる。以下に、フラッシュ・メモリ１０
３の実効的なサイズを、固定されているアドレス境界を
こえてアクセスを拡張することなしに、拡大できるよう
にするようにしてフラッシュ・メモリ１０３の内容をど
のようにページできるかを説明する。本発明のページさ
れるフラッシュ・メモリ技術を、任意の種類の不揮発性
メモリを用いているコンピュータ装置に使用でき、かつ
その技術はフラッシュ・メモリを用いる装置に限定され
ないことが当業者には明らかであろう。

【００１４】次に、フラッシュ・メモリ１０３の内容の
ページされたＢＩＯＳメモリ・マップが示されている図
２を参照する。本実施例においては、ＢＩＯＳはコンピ
ュータ装置内のアドレス可能なメモリ空間の第１のＭバ
イトの上側１２８ｋに制約される。このアドレス空間は
図２に示されている領域３２０により識別される。従来
技術においては、ＢＩＯＳを記憶するために１２８ｋ領
域３２０が用いられる。上側領域３０１は正常なシステ
ムＢＩＯＳを記憶するために用いられ、下側領域３０２
は他の論理と、あふれＢＩＯＳコードとＢＩＯＳデータ
の少なくとも一方のようなデータと、ビデオその他のＢ
ＩＯＳと、セット・アップ・コードまたはセット・アッ
プ・データと、その他の情報またはデータとを記憶する
ために用いられる。

【００１５】本発明においては、領域３２０の１２８ｋ
境界を維持しながら、有用なＢＩＯＳメモリ空間が実効
的に増大させられる。有用なＢＩＯＳメモリ空間の拡大
は本発明のページング技術を用いて実現される。本実施
例においては、図２に示されているメモリ・マップは４
つの６４ｋバイト・メモリ・ページへ分離される。それ
らのページはページ１（３０１）、ページ２（３０
２）、ページ３（３０３）、ページ４（３０４）と名づ
けられる。本発明の技術を用いて、ページ３（３０３）
とページ４（３０４）を、ページ１（３０１）により占
められているアドレス空間内へ個々にスワップできる。
本実施例においては、ページ２（３０２）は静的状態に
保たれるから、スワップ区域としては用いられない。

【００１６】本実施例の６４ｋバイト・ページ・サイズ
は、別の実施例により良く適合させるために、異なるペ
ージ・サイズとして実現できることが当業者には明らか
であろう。しかし、それでも本発明の技術は異なるペー
ジ・サイズへ使用できる。同様に、本実施例はスワップ
可能な２つのページ、ページ３（３０３）とページ４
（３０４）、を領域３２０の１２８ｋ境界の外側に定め
る。ＢＩＯＳの使用可能な区域を更に拡大するために、
追加のページを本発明の技術を用いて定めることができ
る。

【００１７】スワップ可能な各ページ、ページ１（３０
１）、ページ３（３０３）、ページ４（３０４）は、ス
ワッピング・オペレーションまたはページング・オペレ
ーション中に用いられる、スワッピング論理と呼ばれる
処理論理を含む。たとえば、ページ１（３０１）のため
のスワッピング論理は領域３１５内の場所を占める。同
様に、スワップ可能な各ページは、各ページに相対的な
固定された場所にあるスワッピング論理を有する。スワ
ッピング論理は、ページ１（３０１）により占められて
いる領域へのページ・スワッピングを行うために、ペー
ジング・ハードウェアとともに動作する。スワッピング
論理のオペレーションを、図４と図５に示す流れ図に関
連して、以下に説明することにする。本発明のページン
グ・ハードウェアを次に説明する。

【００１８】次に、本発明のページング・ハードウェア
のブロック図が示されている図３Ａを参照する。プロセ
ッサ１０１と不揮発性メモリすなわちフラッシュ・メモ
リ１０３との間のインターフェイスの一部が、アドレス
線２１０を介してフラッシュ・メモリとデコーダ論理の
少なくとも一方へ供給されるアドレスである。このよう
にして供給されるアドレス信号は、プロセッサ１０１に
よりアクセスされるフラッシュ・メモリ内の場所を定め
る。説明のために、アドレス線２１０は２つの部分に分
離されているものとして示されている。線２１１上のア
ドレス信号は、プロセッサ１０１によるアドレス出力の
下位１６ビットを含む。上位のアドレス信号は線２１２
へ出力される。線２１２へ出力される上位アドレス信号
の数はプロセッサ１０１のアドレス幅に依存すること
が、当業者には明らかであろう。説明のために、フラッ
シュ・メモリ１０３の最上位の場所に対するアクセスを
示すために、ただ４つのアドレス信号すなわちビットが
線２１２上に示されている。

【００１９】本実施例では、線２１２上の４つのアドレ
ス信号がページ・デコーダ２１７により入力させられ
る。ページ・デコーダ２１７は、アドレス線２１９を介
してフラッシュ・メモリ１０３へ実際に供給されるアド
レスを修正するために用いられる。ページ・デコーダ２
１７への第２の入力はページ・レジスタ２１４から線２
１６を介して供給される。ページ・レジスタ２１４は、
プロセッサ１０１がフラッシュ・メモリ１０３内のペー
ジを選択できるようにする手段を構成する。プロセッサ
１０１は、希望のページに対応する２進値を線２１５へ
出力することによりページを選択する。好適な実施例に
おいては、線２１５を介するページ・レジスタ２１４へ
の出力は、プロセッサ１０１の命令セットで供給される
ＯＵＴ命令を用いて行われる。このようにして外部レジ
スタへロードするためにＯＵＴ命令を用いることは周知
である。ページ・レジスタ２１４へページ番号がロード
されると、そのページ番号は線２１６を介してページ・
デコーダ２１７へ供給される。

【００２０】線２１２を介して受けた上位プロセッサ・
アドレス・ビットをまず読取ることにより、ページ・デ
コーダ２１７は、アドレス線２１９を介してフラッシュ
・メモリ１０３へ実際に供給されるアドレスを操作す
る。線２１２上の上位プロセッサ・アドレス・ビットに
より表されている値が、スワップ可能なページ区域（す
なわち、アドレス範囲Ｆ００００ｈ〜ＦＦＦＦＦｈ）に
対するプロセッサ・アクセスを定めるものとすると、ペ
ージ・デコーダ２１７はページ・レジスタ２１４に格納
されているページ番号を読取る。アドレスライン２１９
を通してフラッシュメモリ１０３への実際の出力に上位
プロセッサ・アドレスの値を置き換えるためにページ番
号が用いられる。このようにして、スワップ可能なペー
ジ区域に対するプロセッサ・アクセスを所定のページへ
再び向けることができる。線２１２上の上位プロセッサ
・アドレス・ビットにより表されている値が、スワップ
可能なページ区域以外のフラッシュ・メモリの区域に対
するプロセッサ・アクセスを定めるものとすると、ペー
ジ・デコーダ２１７はページ・レジスタを読出す必要は
なく、プロセッサ・アドレスは変更されずにフラッシュ
・メモリ１０３へ送られる。

【００２１】ページ・レジスタ２１４およびページ・デ
コーダ２１７の動作の例が図３Ｂに示されている。ペー
ジ１に対応する値がプロセッサ１０１によりページ・レ
ジスタ２１４にロードされ、スワップ可能なページ範囲
Ｆ００００ｈ〜ＦＦＦＦＦｈ内のプロセッサ・アドレス
が線２１１と２１２を介してプロセッサ１０１により供
給されるものとすると、プロセッサ１０１により線２１
２へ供給される上位プロセッサ・アドレス・ビット１６
〜１９の各出力は２進値１をとり、それによりアドレス
範囲Ｆ００００ｈ〜ＦＦＦＦＦｈを定める。プロセッサ
１０１がスワップ可能なページ区域をアクセスしたか
ら、ページ・デコーダ２１７はページ・レジスタ２１４
に格納されている値を読出すことを可能にされる。この
例においては、ページ・デコーダ２１７はページ１に対
応する値を読出し、上位プロセッサ・アドレスをページ
１の値で置き換える。したがって、Ｆ００００ｈ〜ＦＦ
ＦＦＦｈ内のフラッシュ・メモリ・アドレスがフラッシ
ュ・メモリ１０３へ供給される。このアドレス範囲（Ｆ
００００ｈ〜ＦＦＦＦＦＦｈ）は図２に示されているペ
ージ１（３０１）に対応する。ページ１はスワップ可能
なページ・アドレス空間内に既に存在していたから、他
のページをスワップする必要はない。したがって、ペー
ジ１の簡単な場合では、プロセッサ・アドレスは、ペー
ジ・デコーダ２１７がアドレスの変更をいぜんとして行
われたとしても、フラッシュ・メモリ１０３へほぼ送ら
れる。このケースが図７に示されている。

【００２２】本実施例においては、ページ２はスワップ
可能ではないページであるから、ページ２はページ・レ
ジスタ２１４へ決してロードされない。したがって、ス
ワップ可能でないアドレス区域（Ｆ００００ｈ〜ＦＦＦ
ＦＦｈ）をプロセッサがアクセスしても、ページ・デコ
ーダ２１７によりアドレスが変更されることはない。

【００２３】次に、図３Ｂに示されているページ３の例
について説明する。ページ・レジスタ２１４にページ３
に対応する値がロードされる。スワップ可能なページ範
囲Ｆ００００ｈ〜ＦＦＦＦＦｈ内のプロセッサ・アドレ
スが、プロセッサ１０１により線２１１と２１２へ供給
される。この場合には、ページ・デコーダ２１７はペー
ジ３の値をページ・レジスタ２１４から読出し、上位プ
ロセッサ・アドレスをページ３の値で置き換える。この
アドレス変更の結果としてプロセッサ・アドレスが、ペ
ージ３の場所に対応するフラッシュ・メモリ１０３内の
異なるアドレスへ再び送られる。図３Ｂに示す例におい
ては、ページ３の値は０Ｄｈである。この値はページ３
のアクセスをフラッシュ・メモリ範囲Ｄ００００ｈ〜Ｄ
ＦＦＦＦｈへ再び向ける。プロセッサ・メモリ・アクセ
スをフラッシュ・メモリ１０３の任意の区域へ再び向け
られることは当業者には明らかであろう。別の実施例
は、異なるページ３の値を用いることができ、それによ
りページ３のアクセスをフラッシュ・メモリ１０３内の
異なる場所へ再び向ける。ページ３のケースが図９に示
されている。

【００２４】図３Ｂに示されているページ４の例におい
ては、プロセッサ１０１のアクセスをフラッシュ・メモ
リ・アドレス範囲Ｃ００００ｈ〜ＣＦＦＦＦｈへ再び向
けるためにページ４の値０Ｃｈが用いられる。また、ア
ドレス範囲Ｃ００００ｈ〜ＣＦＦＦＦｈへ再び向けるこ
とは単なる例示である。更に、プロセッサ１０１はペー
ジ・レジスタにロードすること、およびフラッシュ・メ
モリ１０３内のスワップ可能なページ区域（Ｆ００００
ｈ〜ＦＦＦＦＦｈ）をアクセスすることだけに気がつ
く。プロセッサ１０１は上位プロセッサ・アドレスを再
び向けることに気づかない。ページ４のケースが図１０
に示されている。

【００２５】図３Ｂに示されている最後の２つの例にお
いては、プロセッサ１０１はスワップ可能でないページ
区域（すなわち、区域３０１）をアクセスするから、ア
ドレスは変更されない。それらの例のうちの第１の例に
おいては、プロセッサ１０１は範囲Ｅ００００ｈ〜ＥＦ
ＦＦＦｈを線２１０へ供給する。そのようなアドレスは
スワップ可能なページ区域にないから、ページ・レジス
タ２１４内の値は関係がなくなる。この場合には、ペー
ジ・デコーダ２１７はプロセッサ・アドレスをフラッシ
ュ・メモリ１０３へ単に送る。したがって、範囲Ｅ００
００ｈ〜ＥＦＦＦＦｈ内のアドレスが線２１９を介して
フラッシュ・メモリへ供給される。同様に、範囲０〜Ｄ
ＦＦＦＦｈ内のプロセッサ・アドレスがそのままバス１
００へ送られる。

【００２６】このようにして、プロセッサ１０１により
線２１１、２１２へ供給されるアドレス出力を変更し
て、フラッシュ・メモリ１０３の選択されたページへ再
び送ることができる。図３Ａと図３Ｂは、ただ４本の上
位プロセッサ・アドレス線の変更を示すものであるが、
ＢＩＯＳの追加のページをアクセスするために、追加の
上位アドレス線すなわちアドレス・ビットをページ・デ
コーダ２１７による取り扱いに含むことができることが
当業者には明らかであろう。また、本実施例において
は、システムＢＩＯＳのためのスワッピング・オペレー
ションをトリガするために用いられるスワップ可能な区
域アドレス範囲（Ｆ００００ｈ〜ＦＦＦＦＦｈ）を、任
意のメモリ範囲において実現できることも当業者には明
らかであろう。したがって、本発明のページング・ハー
ドウェアについて説明された。

【００２７】ページさせられる本発明の不揮発性記憶装
置を制御するための処理論理も含まれる。この処理論理
は、１）部分１コードまたはページ選択論理と、２）部
分２コードまたはスワッピング論理と、の２つの異なる
部分に含まれる。部分１コードは、スワップ可能なペー
ジ区域に対応する領域へスワップすべきページ番号を決
定する処理論理である。ページ制御処理論理の部分２コ
ードは、次のページへのスワッピングを行うコードであ
る。部分１コードはＢＩＯＳまたはスワップ可能なペー
ジ内のどこにでも存在できる。部分２コードは、スワッ
プ可能な各ページの上側８ｋに対応する物理的アドレス
範囲に配置させられる。たとえば、ページ１に対する部
分２スワッピング論理は、図２に示すように、領域３１
５内に存在する。同様に、ページ３に対する部分２スワ
ッピング論理は領域３１０に存在する。この上側８ｋア
ドレス範囲は、ＩＢＭＰＣに対する互換性部に対応す
る。その互換性部には、種々のソフトウェア割り込み領
域およびその他の固定されたデータ領域に対する固定さ
れたエントリ点がある。固定されたエントリ点と固定さ
れたデータ領域の間に利用可能なメモリの間隙がある。
部分２スワッピング論理はそれらの間隙の１つに位置さ
せられる。部分２のスワッピング論理は各ページに対し
て同じ固定されたアドレスに常に位置させられる。スワ
ップ可能な各ページは部分２スワッピング論理を有しな
ければならない。他のコンピュータ装置アーキテクチャ
に対するスワッピング論理は、スワップ可能なページ内
の異なる位置であるが、各ページに対して同じ固定され
たアドレスに配置できることが当業者には明らかであろ
う。

【００２８】本発明におけるページ・スイッチングは、
部分１ページ選択処理論理を実行することにより起動さ
せられる。本実施例においては、部分１処理論理は別の
ページ内のコードにより、または特有の英数字キースト
ローク列の操作により実行される。特定のキーストロー
ク列を各ページに組み合わせることができる。好適な実
施例においては、たとえばページ１が電源投入時自己テ
スト（ＰＯＳＴ）プログラムを含む。ＰＯＳＴコードを
有するページ１が電源投入時またはシステムのリセット
時に自動的に選択される。ページ３はセット・アップ処
理論理を含み、ページ４は実行時間ＢＩＯＳ論理を含
む。ページ３のセット・アップ・ページは、構成の誤り
が生じた時に、ＰＯＳＴ処理論理から選択できる。した
がって、ＰＯＳＴ処理論理は、要求された時に部分１ペ
ージ選択コードを実行することを英数字キーストローク
に促す。セット・アップ・ページすなわちページ３はＰ
ＯＳＴコードまたは実行時間コードにより部分１ページ
選択コードへ送られる。部分１ページ選択コードが図４
の流れ図に示されている。同様に、電源投入時自己テス
ト論理が正常に終わると、ＰＯＳＴ処理コードは、ペー
ジ４の実行時間ＢＩＯＳを起動するために部分１ページ
選択コードを実行できる。したがって、図４に示されて
いる部分１ページ選択コードは、実行時間ＢＩＯＳペー
ジ番号（ページ４）を送られた後で、実行される。ま
た、Ｆ１または制御ａｌｔ挿入（ＣＴＲＬ−ＡＬ−ＩＮ
Ｓ）のような特定の英数字シーケンスを用いて、部分１
ページ選択コードの起動をトリガできる。そのような英
数字シーケンスはセット・アップ・ページを入れるため
に用いられる。部分１ページ選択論理と部分２スワッピ
ング論理をこの詳細な説明の末尾に記載する。

【００２９】次に、本発明の部分１選択論理が示されて
いる図４を参照する。上記のように、図４に示されてい
る処理論理を起動するためにいくつかの方法を利用でき
る。起動されると、図４において、ブロック１００でス
タートする論理が実行される。ブロック１０１の実行に
おいては、希望の新しいページ（ＮＥＷ＿ＰＡＧＥ）を
部分２スワッピング論理へ転送するために、その新しい
ページはプロセッサの汎用レジスタへロードされる。部
分２スワッピング論理は、処理ブロック１０２におい
て、処理命令セットで供給されるソフトウェア飛び越し
命令（ＪＵＭＰ）を実行することにより、ソフトウェア
飛び越しを介して起動させられる。ソフトウェア飛び越
し命令（ＪＵＭＰ）は周知である。このソフトウェア飛
び越しがブロック１０２において実行されると、図５の
ブロック５００において部分スワッピング論理がスター
トする。

【００３０】次に、本発明の部分２スワッピング論理が
示されている図５を参照する。本実施例においては、現
在のページのコードの多重コピーのおそれを不能にする
ために、処理ブロック５０１と５０２において２つの手
順（ＳＷ＿ＳＨＡＤＯＷ＿ＯＦＦとＳＷ＿ＣＡＣＨＥ＿
ＯＦＦ）が最初に呼び出される。現在のページ内のコー
ドの他のコピーを、シャドウ領域またはキャッシュ領域
内のプロセッサにより保持できる。シャドウ領域とキャ
ッシュ領域を可能状態にする手段と不能状態にする手段
は周知である。希望の宛先ページ番号が内部汎用プロセ
ッサ・レジスタを介して部分２スワッピング論理へ送ら
れる。求められているページが利用可能なページの限界
の外にあるかどうかを判定するために、そのページ番号
は最大ページ番号と比較される（判定ブロック５０
３）。求められているページが利用可能な限界の外であ
るとすると（処理経路５０４）、求められているページ
はページ１にセットされ（ブロック５０５）、制御は処
理ブロック５０７へ進む。しかし、求められているペー
ジがそれらの限界内であると（処理経路５０６）、求め
られているページは変更されない。処理ブロック５０７
においては、ページ・レジスタに求められているページ
がロードされる。この動作により本発明のハードウェア
・コンポーネントが前記したように初期化される。ペー
ジ・レジスタに適切なページ値がロードされると、新し
いページに関連するエントリ点のアドレスがページ・エ
ントリ表から検索される（ブロック５０８）。それか
ら、制御は適切なエントリ点で新しいページへ転送され
る（ブロック５０９）。

【００３１】次に、各ページのエントリ点における処理
論理が示されている図６を参照する。この処理論理は、
処理ブロック６０６において実際のシステム・ソフトウ
ェア・エントリ点（ＴＲＵＥ＿ＥＮＴＲＹ＿ＰＯＩＮ
Ｔ）へ制御を転送する前に、いくつかのページ初期化ス
テップを実行する。判定ブロック６０１においては、制
御が転送されているページが有効なページであるかどう
かを判定するためにテストが行われる。特有の値を含ん
でいる各ページ内のデータ項目を用いて、活動している
ページが有効なコードを含んでいるかどうかを検査す
る。もし含んでいなければ（処理経路６０２）、制御は
処理ブロック６０５へ進み、そこで誤りページが求めら
れているページ・レジスタへロードされ、誤りを処理す
るためのページへ制御を進めるために部分２スワッピン
グ論理が再び活動させられる。しかし、ページが妥当で
あると（処理経路６０３）、シャドウ機能とキャッシュ
機能が可能にされ（ブロック６０４とブロック６０
５）、制御は新しいページのためのシステム・ソフトウ
ェア・エントリ点へ移される。

【００３２】本発明の別の実施例においては、上記のよ
うに、処理論理をページ化された態様で不揮発性記憶装
置に記憶することができる。しかし、実行の前には、そ
のようにして記憶された処理論理を、ランダム・アクセ
ス・メモリ（ＲＡＭ）から実行するために、不揮発性記
憶装置からＲＡＭへコピーできる。本発明の別の実施例
においては、いくつかの態様の構成情報をフラッシュ・
メモリの種々のページへ供給できる。構成情報のそのよ
うなページの任意のページを、適切なページ番号を選択
することによりアクセスできる。この態様の構成情報は
ＥＩＳＡ構成データを含むことができる。ＥＩＳＡはＩ
ＢＭＰＣコンピュータ装置のバス・プロトコルの拡張
である。ＥＩＳＡプロトコルおよび関連するデータは周
知である。

【００３３】従来の技術においては、コンピュータ装置
は、ＣＭＯＳＲＡＭのような不揮発性ランダム・アク
セス・メモリ（ＲＡＭ）にＥＩＳＡ構成データを記憶す
る。それらのＣＭＯＳ装置はデータの保持に電池を必要
とする。本発明を用いると、ＣＭＯＳおよび関連する電
池を必要とすることなしにＥＩＳＡ構成データを保持す
るために、フラッシュ・メモリのような不揮発性記憶装
置を使用できる。再び図２を参照すれば、静的ページ２
内の記憶域３０７と３０８の少なくとも一方をＥＩＳＡ
構成データの記憶のために使用できる。ＥＩＳＡ構成デ
ータをメモリへ書込む時は、フラッシュ・メモリの記憶
域３０７と３０８の少なくとも一方を消去し、ＣＭＯＳ
ＲＡＭの代わりにその記憶域へＥＩＳＡ構成データを
記憶させるために、システムＢＩＯＳを修正せねばなら
ない。ＥＩＳＡ構成データでフラッシュ・メモリを更新
する方法を図１１を参照して以下に説明する。このよう
にして、ＥＩＳＡ構成データを記憶するためにＣＭＯＳ
装置を用いることをなくすことができ、しかも構成可能
なＥＩＳＡプロトコルの融通性を保持し続けることがで
きる。ＥＩＳＡ構成データの記憶以外の目的でＣＭＯＳ
装置が用いられるか、ＣＭＯＳ装置をなくすことが望ま
しくないとすると、フラッシュ・メモリ４２はＣＭＯＳ
装置の内容の保持をバックアップするように機能でき
る。したがって、ＣＭＯＳ装置のバックアップ電池の故
障から回復するために、ＣＭＯＳ装置の内容のコピーを
フラッシュ・メモリに保持できる。

【００３４】次に、ＥＩＳＡ情報のような構成データで
フラッシュ・メモリを更新するための処理論理が示され
ている図１１を参照する。本発明の構成データ更新法を
ＥＩＳＡ情報以外の構成情報に使用できることが当業者
には明らかであろう。図１１に示す処理論理は本実施例
のシステムＢＩＯＳ中に存在する。この論理はＥＩＳＡ
構成ユーティリティと、別の構成データ更新ユーティリ
ティと、オペレーティング・システムまたはその他の機
能により活動化させられる。ブロック８０１でスタート
する処理論理はソフトウェア割込み（ＩＮＴ１５）の活
動化により実行される。ＩＮＴ１５割込みを用いること
は周知である。ブロック８０１で始まる論理を活動化す
ると、実行するための副機能オペレーションを示すパラ
メータが入力される。それらの副機能オペレーション
は、構成データ・フラッシュ・メモリ・ブロックを消去
する「不揮発性メモリ・ブロック・クリヤ」オペレーシ
ョンと、構成データ・フラッシュ・メモリ・ブロックを
新しい構成データでプログラムするために用いられる
「不揮発性メモリ・ブロック書込み」オペレーションと
を含む。

【００３５】ブロック８０１でスタートするフラッシュ
・メモリ構成データ更新機能の活動化の後で、更新関数
のセットが実行のためにフラッシュＢＩＯＳ区域からＲ
ＡＭ区域へコピーされる。それらの更新ルーチンは、ハ
ードウェアに特定のオペレーションを特定のコンピュー
タ装置内の不揮発性メモリに適合させるために、ＢＩＯ
Ｓ自体に維持される。不揮発性記憶装置は読出し動作と
書込み動作を同じ実行順序でサポートすることがないか
ら、更新ルーチンは実行のためにＢＩＯＳフラッシュ・
メモリからコピーせねばならない。メモリ・シャドウイ
ング性能を利用できるものとすると、更新ユーティリテ
ィをフラッシュ・メモリからＲＡＭへコピーするオペレ
ーションを必要としないことがある。同様に、シャドウ
イングを利用できないとすると、ＲＡＭ区域を解放する
オペレーション（処理ブロック８１１）は不要である。

【００３６】必要があってフラッシュ更新ルーチンがＲ
ＡＭへコピーされると、入力副機能選択を通訳するため
に判定ブロック８０３が実行される。「不揮発性メモリ
・ブロック・クリヤ」オペレーションが選択されると
（処理経路８０９）、スロット情報をフラッシュ・メモ
リ構成データ・ブロックへ書込むために、処理ブロック
８０８において書込みフラッシュ・メモリ・ブロック・
ルーチンが実行される。別の指令が選択されると（処理
経路８１３）、更新ルーチンに対して割り当てられたＲ
ＡＭが解放され（処理ブロック８１１）、構成データ更
新論理がブロック８１２で終わる。

【００３７】消去オペレーションまたは書込みオペレー
ションが終わると、実際に更新された構成データ・ブロ
ック内の場所が簿記データ区域に記録される（処理ブロ
ック８１０）。構成データ・ブロック内の以前に消去さ
れた場所へは１回書込めるだけであるから、特定の場所
に２回以上書込まれないようにするために、簿記データ
を維持せねばならない。消去オペレーションまたは書込
みオペレーションを記録すると、必要があればフラッシ
ュ更新ルーチンのために留保されたＲＡＭ区域が処理ブ
ロック８１１において解放される。それから終了ブロッ
ク８１２において正常なＢＩＯＳ処理が再開される。こ
のようにして、ＥＩＳＡ情報を含んでいる構成データを
不揮発性記憶装置の区域に記憶および更新できる。

【００３８】ＥＩＳＡ構成データをフラッシュ・メモリ
に保持するのと同様にして、他の種類の情報、処理論理
またはデータを不揮発性記憶装置に記憶できる。それら
他の種類の情報は他のバス・プロトコル情報と、ネット
ワーク情報と、コンピュータ装置識別番号との少なくと
も１つを含むが、それらに限定されるものではない。そ
のような番号の１つはエサーネット（Ｅｔｈｅｒｎｅ
ｔ）・アドレスである。エサーネットは周知のネットワ
ーク・アーキテクチャおよびプロトコルであって、それ
のために一意のネットワーク・アドレスを各コンピュー
タ装置に記憶せねばならないようなものである。従来
は、そのシステムに対するエサーネット・アドレスを含
んでいる一意のハードウェア・コンポーネントが各コン
ピュータが組み込まれていた。図２に示すように、独特
のハードウェアを必要とすることなしに、静的ページ２
内の区域３０６のような、フラッシュ・メモリのページ
に固有のエサーネット・アドレスを格納できる。ハード
ウェアがひとたび組み込まれると、静的ページ２内の保
護されている区域３０６を消去または変更することはで
きない。したがってエサーネット・アドレスを破壊する
ことはできない。同様に、独特の一連番号、プリント回
路板組立（ＰＢＡ）番号またはオペレーティング・シス
テム許可番号のような他のコンピュータ装置識別番号を
フラッシュ・メモリの区域に記憶できる。

【００３９】以上、使用可能な不揮発性記憶装置の容量
を、固定されているアドレス空間の限界をこえて拡大す
るためにページング技術を用いるコンピュータ装置につ
いて説明した。

【００４０】

【表１】

【００４１】

【表２】

【図面の簡単な説明】

【図１】本発明のコンピュータ装置のブロック図であ
る。

【図２】本発明の好適な実施例において用いられるＢＩ
ＯＳのページを示す。

【図３】本発明において用いられるページング・ハード
ウェアを示す。

【図４】本発明のページング処理論理の流れ図の一部を
示す。

【図５】本発明のページング処理論理の流れ図の別の一
部を示す。

【図６】本発明のページング処理論理の流れ図の別の一
部を示す。

【図７】種々のページング構成におけるメモリ・マップ
を示す。

【図８】種々のページング構成におけるメモリ・マップ
を示す。

【図９】種々のページング構成におけるメモリ・マップ
を示す。

【図１０】種々のページング構成におけるメモリ・マッ
プを示す。

【図１１】ＥＩＳＡ構成データを有するフラッシュ・メ
モリを更新するための処理論理を示す。

【符号の説明】

１０１プロセッサ１０２ランダム・アクセス・メモリ１０３フラッシュ・メモリ１０４入力装置１０５表示装置１０６データ記憶装置２１４ページ・レジスタ２１７ページ・デコーダ

───────────────────────────────────────────────────── フロントページの続き (72)発明者オーヴィル・エイチ・クリストソンアメリカ合衆国 97229 オレゴン州・ポートランド・ノースウエストホィットマンコート・2930 (72)発明者ダグラス・エル・ゲイブルアメリカ合衆国 97007 オレゴン州・アロハ・サウスウエストグラナダドライブ・17701 (72)発明者シーン・ティ・マーフィアメリカ合衆国 97231 オレゴン州・ポートランド・ノースウエストカイザーロード・9515

Claims

【特許請求の範囲】

【請求項１】不揮発性記憶装置内の区域に対応する前
記不揮発性記憶装置のページを選択する手段と、前記記憶装置へ向けられたアドレス信号を受ける手段
と、前記選択手段により選択された前記ページをアクセスす
るために前記アドレス信号を変更する手段と、を備える
ことを特徴とする不揮発性記憶装置を有するコンピュー
タ装置のメモリ・ページング装置。
【請求項２】不揮発性記憶装置内の区域に対応する前
記不揮発性記憶装置のページを選択する過程と、前記不揮発性記憶装置へ向けられたアドレス信号を受け
る過程と、前記選択する過程において選択された前記ページをアク
セスするために前記アドレス信号を変更する過程と、を
備えることを特徴とする不揮発性記憶装置を有するコン
ピュータ装置におけるその不揮発性記憶装置をページン
グする方法。