JPH05165630A - ディジタル信号プロセッサ - Google Patents
ディジタル信号プロセッサInfo
- Publication number
- JPH05165630A JPH05165630A JP3335261A JP33526191A JPH05165630A JP H05165630 A JPH05165630 A JP H05165630A JP 3335261 A JP3335261 A JP 3335261A JP 33526191 A JP33526191 A JP 33526191A JP H05165630 A JPH05165630 A JP H05165630A
- Authority
- JP
- Japan
- Prior art keywords
- condition flag
- dsp
- digital signal
- signal processor
- microcomputer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04S—STEREOPHONIC SYSTEMS
- H04S3/00—Systems employing more than two channels, e.g. quadraphonic
- H04S3/02—Systems employing more than two channels, e.g. quadraphonic of the matrix type, i.e. in which input signals are combined algebraically, e.g. after having been phase shifted with respect to each other
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Algebra (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Mathematical Physics (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Acoustics & Sound (AREA)
- Signal Processing (AREA)
- Reverberation, Karaoke And Other Acoustics (AREA)
- Executing Machine-Instructions (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】
【目的】 ディジタル信号プロセッサ（ＤＳＰ）に関
し、制御用のマイクロコンピュータのＤＳＰへの介入を
できるだけ少なくし、ＤＳＰとマイクロコンピュータと
の間の処理アルゴリズムを簡素化することを目的とす
る。 【構成】 ＤＳＰ２内に制御用のマイクロコンピュータ
１９によって直接アクセス可能な条件フラグレジスタ１
６を設け、ＤＳＰの１サンプリング周期ＴS 毎に条件フ
ラグレジスタ１６のフラグＣ１，Ｃ２を参照することに
よりフラグの設定状態に応じてＤＳＰの１サンプリング
周期毎に処理内容を変更可能に構成する。また、ＤＳＰ
のサンプリング周期の先頭位置で条件フラグレジスタ１
６に条件フラグＣ１，Ｃ２をセットするとともに、リセ
ット命令に従ってサンプリング周期の終了位置で条件フ
ラグＣ１をリセットするように構成する。また、１サン
プリング周期の終了位置で条件フラグＣ２を自動的にリ
セットするように構成する。
し、制御用のマイクロコンピュータのＤＳＰへの介入を
できるだけ少なくし、ＤＳＰとマイクロコンピュータと
の間の処理アルゴリズムを簡素化することを目的とす
る。 【構成】 ＤＳＰ２内に制御用のマイクロコンピュータ
１９によって直接アクセス可能な条件フラグレジスタ１
６を設け、ＤＳＰの１サンプリング周期ＴS 毎に条件フ
ラグレジスタ１６のフラグＣ１，Ｃ２を参照することに
よりフラグの設定状態に応じてＤＳＰの１サンプリング
周期毎に処理内容を変更可能に構成する。また、ＤＳＰ
のサンプリング周期の先頭位置で条件フラグレジスタ１
６に条件フラグＣ１，Ｃ２をセットするとともに、リセ
ット命令に従ってサンプリング周期の終了位置で条件フ
ラグＣ１をリセットするように構成する。また、１サン
プリング周期の終了位置で条件フラグＣ２を自動的にリ
セットするように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル信号プロセ
ッサ（以下、ＤＳＰという）に関する。
ッサ（以下、ＤＳＰという）に関する。
【０００２】
【従来の技術】室内や車内においてコンサートホールや
劇場と同様な音響空間、例えば残響音や臨場感を作り出
すために、再生音の音場制御をなすことができるオーデ
ィ信号処理装置が公知である（特開昭６４−７２６１５
号参照）。このようなオーディオ信号処理装置には、チ
ューナーなどのオーディオ信号源から供給されるオーデ
ィオ信号をディジタル演算処理することにより所望の音
場制御を行なうＤＳＰが設けられている。
劇場と同様な音響空間、例えば残響音や臨場感を作り出
すために、再生音の音場制御をなすことができるオーデ
ィ信号処理装置が公知である（特開昭６４−７２６１５
号参照）。このようなオーディオ信号処理装置には、チ
ューナーなどのオーディオ信号源から供給されるオーデ
ィオ信号をディジタル演算処理することにより所望の音
場制御を行なうＤＳＰが設けられている。
【０００３】ＤＳＰは、四則演算などの演算処理を行な
う演算部、該演算部に供給するディジタルオーディオ信
号データを記憶するデータＲＡＭ、オーディオ信号デー
タに乗算する係数データを記憶する係数ＲＡＭなどのメ
モリを備えている。ＤＳＰ内では、予め定められたプロ
グラムに従って各メモリ間および各メモリから演算部へ
信号データを転送し、所定の演算処理を高速で繰り返し
行なうことができるように構成されている。
う演算部、該演算部に供給するディジタルオーディオ信
号データを記憶するデータＲＡＭ、オーディオ信号デー
タに乗算する係数データを記憶する係数ＲＡＭなどのメ
モリを備えている。ＤＳＰ内では、予め定められたプロ
グラムに従って各メモリ間および各メモリから演算部へ
信号データを転送し、所定の演算処理を高速で繰り返し
行なうことができるように構成されている。
【０００４】演算処理用のプログラムはＤＳＰ内の書き
換え可能なプログラムＲＡＭに書き込まれており、音場
モードが切り換えられる度にＤＳＰ外の制御用のマイク
ロコンピュータから新たな処理プログラムが転送されて
書き換えられ、希望の音響空間を作り出せるようになっ
ている。また、ＤＳＰが１つの処理中に割り込みによっ
て他の処理に移行しあるいは分岐するとき、係数データ
を変更するとき、処理をリセットするときなどには、そ
の都度マイクロコンピュータからの指令によって行われ
ている。
換え可能なプログラムＲＡＭに書き込まれており、音場
モードが切り換えられる度にＤＳＰ外の制御用のマイク
ロコンピュータから新たな処理プログラムが転送されて
書き換えられ、希望の音響空間を作り出せるようになっ
ている。また、ＤＳＰが１つの処理中に割り込みによっ
て他の処理に移行しあるいは分岐するとき、係数データ
を変更するとき、処理をリセットするときなどには、そ
の都度マイクロコンピュータからの指令によって行われ
ている。
【０００５】
【発明が解決しようとする課題】制御用のマイクロコン
ピュータを用いてＤＳＰの処理全体の制御と監視を行な
う場合、処理変更の都度マイクロコンピュータからＤＳ
Ｐへ指令を与える必要があり、処理が複雑になるという
問題があった。
ピュータを用いてＤＳＰの処理全体の制御と監視を行な
う場合、処理変更の都度マイクロコンピュータからＤＳ
Ｐへ指令を与える必要があり、処理が複雑になるという
問題があった。
【０００６】本発明は、このような事情に基づきなされ
たもので、その目的とするところは、制御用のマイクロ
コンピュータのＤＳＰへの介入をできるだけ少なくし、
ＤＳＰとマイクロコンピュータとの間の処理アルゴリズ
ムを簡素化することのできるＤＳＰを提供することであ
る。
たもので、その目的とするところは、制御用のマイクロ
コンピュータのＤＳＰへの介入をできるだけ少なくし、
ＤＳＰとマイクロコンピュータとの間の処理アルゴリズ
ムを簡素化することのできるＤＳＰを提供することであ
る。
【０００７】
【課題を解決するための手段】本発明は、前記目的を達
成するため、演算に必要な処理プログラムやデータ類を
制御用のマイクロコンピュータから転送して書き換える
ようにしたＤＳＰにおいて、ＤＳＰ内に前記制御用のマ
イクロコンピュータによって直接アクセス可能な条件フ
ラグレジスタを設け、ＤＳＰの１サンプリング周期毎に
前記条件フラグレジスタのフラグを参照することにより
フラグの設定状態に応じてＤＳＰの１サンプリング周期
毎に処理内容を変更可能としたことを特徴とする。
成するため、演算に必要な処理プログラムやデータ類を
制御用のマイクロコンピュータから転送して書き換える
ようにしたＤＳＰにおいて、ＤＳＰ内に前記制御用のマ
イクロコンピュータによって直接アクセス可能な条件フ
ラグレジスタを設け、ＤＳＰの１サンプリング周期毎に
前記条件フラグレジスタのフラグを参照することにより
フラグの設定状態に応じてＤＳＰの１サンプリング周期
毎に処理内容を変更可能としたことを特徴とする。
【０００８】また、マイクロコンピュータから条件フラ
グのセット命令が与えられた時に、ＤＳＰのサンプリン
グ周期の先頭位置で条件フラグレジスタに当該条件フラ
グをセットするとともに、リセット命令が与えられた時
にサンプリング周期の終了位置で前記セットされた条件
フラグをリセットするようにしたことを特徴とする。
グのセット命令が与えられた時に、ＤＳＰのサンプリン
グ周期の先頭位置で条件フラグレジスタに当該条件フラ
グをセットするとともに、リセット命令が与えられた時
にサンプリング周期の終了位置で前記セットされた条件
フラグをリセットするようにしたことを特徴とする。
【０００９】また、マイクロコンピュータから条件フラ
グのセット命令が与えられた時に、ＤＳＰのサンプリン
グ周期の先頭位置で条件フラグレジスタに当該条件フラ
グをセットするとともに、当該フラグセットされたサン
プリング周期の終了位置で当該セットされた条件フラグ
を自動的にリセットするようにしたことを特徴とする。
グのセット命令が与えられた時に、ＤＳＰのサンプリン
グ周期の先頭位置で条件フラグレジスタに当該条件フラ
グをセットするとともに、当該フラグセットされたサン
プリング周期の終了位置で当該セットされた条件フラグ
を自動的にリセットするようにしたことを特徴とする。
【００１０】
【作 用】マイクロコンピュータからＤＳＰ内の条件フ
ラグレジスタに直接条件フラグをセットする。ＤＳＰは
この条件フラグを１サンプリング周期毎に参照し、条件
フラグが設定されている場合には、予め定めた処理へ移
行しあるいは分岐する。このため、条件フラグを制御す
ることによって１サンプリング周期単位でＤＳＰの処理
を変更することができる。
ラグレジスタに直接条件フラグをセットする。ＤＳＰは
この条件フラグを１サンプリング周期毎に参照し、条件
フラグが設定されている場合には、予め定めた処理へ移
行しあるいは分岐する。このため、条件フラグを制御す
ることによって１サンプリング周期単位でＤＳＰの処理
を変更することができる。
【００１１】また、ＤＳＰのサンプリング周期の先頭位
置と終了位置に同期して条件フラグのセットとリセット
を行う。このため、１サンプリング周期の途中で条件フ
ラグが変わってしまうようなことがなくなり、１サンプ
リング周期中の前と後で処理の内容が変わってしまうと
いうようなことがなくなる。
置と終了位置に同期して条件フラグのセットとリセット
を行う。このため、１サンプリング周期の途中で条件フ
ラグが変わってしまうようなことがなくなり、１サンプ
リング周期中の前と後で処理の内容が変わってしまうと
いうようなことがなくなる。
【００１２】また、１サンプリング周期の先頭位置でフ
ラグをセットし、当該サンプリング周期の終了位置で当
該フラグを自動的にリセットする。このため、１サンプ
リング周期で終了するような変更処理を簡単かつ確実に
行なうことできる。
ラグをセットし、当該サンプリング周期の終了位置で当
該フラグを自動的にリセットする。このため、１サンプ
リング周期で終了するような変更処理を簡単かつ確実に
行なうことできる。
【００１３】
【実施例】以下、本発明の実施例につき図面を参照して
説明する。図１に本発明になるＤＳＰの１実施例を示
す。図において、アナログオーディオ信号はＡ／Ｄ変換
器１を介してＤＳＰ２内の入出力インターフェース３に
供給される。入出力インターフェース３には、データバ
ス４が接続されている。データバス４には、オーディオ
信号データを記憶する信号データＲＡＭ５が接続されて
いる。
説明する。図１に本発明になるＤＳＰの１実施例を示
す。図において、アナログオーディオ信号はＡ／Ｄ変換
器１を介してＤＳＰ２内の入出力インターフェース３に
供給される。入出力インターフェース３には、データバ
ス４が接続されている。データバス４には、オーディオ
信号データを記憶する信号データＲＡＭ５が接続されて
いる。
【００１４】また、データバス４にはバッファメモリ６
が接続されており、バッファメモリ６の出力は乗算器７
の一方の入力に接続されている。乗算器７の他方の入力
には、係数データを保持するためのバッファメモリ８が
接続され、バッファメモリ８には係数データを記憶する
係数データＲＡＭ９が接続されている。
が接続されており、バッファメモリ６の出力は乗算器７
の一方の入力に接続されている。乗算器７の他方の入力
には、係数データを保持するためのバッファメモリ８が
接続され、バッファメモリ８には係数データを記憶する
係数データＲＡＭ９が接続されている。
【００１５】ＡＬＵ（算術論理演算ユニット）１０は、
乗算器７の計算出力の累算などの演算を行なうために設
けられており、一方の入力に乗算器７の計算出力が供給
される。他方の入力には、ＡＬＵ１０の計算出力を保持
するアキュムレータ１１の出力が供給される。また、ア
キュムレータ１１の出力はデータバス４に供給されてい
る。
乗算器７の計算出力の累算などの演算を行なうために設
けられており、一方の入力に乗算器７の計算出力が供給
される。他方の入力には、ＡＬＵ１０の計算出力を保持
するアキュムレータ１１の出力が供給される。また、ア
キュムレータ１１の出力はデータバス４に供給されてい
る。
【００１６】前記したインターフェース３、信号データ
メモリ５、バッファメモリ６，８、乗算器７、係数デー
タＲＡＭ９、ＡＬＵ１０、アキュムレータ１１などの動
作はシーケンスコントローラ１２によって制御される。
シーケンスコントローラ１２には、プログラムＲＡＭ１
３が接続されており、プログラムＲＡＭ１３に書き込ま
れた処理プログラムに従って、所定の回路へ所定のタイ
ミングで所定の命令信号を与える。
メモリ５、バッファメモリ６，８、乗算器７、係数デー
タＲＡＭ９、ＡＬＵ１０、アキュムレータ１１などの動
作はシーケンスコントローラ１２によって制御される。
シーケンスコントローラ１２には、プログラムＲＡＭ１
３が接続されており、プログラムＲＡＭ１３に書き込ま
れた処理プログラムに従って、所定の回路へ所定のタイ
ミングで所定の命令信号を与える。
【００１７】プログラムＲＡＭ１３は、プログラムカウ
ンタ１４の計数値が加算される毎にその新たな計数値に
対応するアドレス位置の命令コードを読み出し、シーケ
ンスコントローラ１２へ供給する。また、シーケンスコ
ントローラ１２には、後述する制御用のマイクロコンピ
ュータ１９からの指令を保持する指令レジスタ１５が接
続されている。
ンタ１４の計数値が加算される毎にその新たな計数値に
対応するアドレス位置の命令コードを読み出し、シーケ
ンスコントローラ１２へ供給する。また、シーケンスコ
ントローラ１２には、後述する制御用のマイクロコンピ
ュータ１９からの指令を保持する指令レジスタ１５が接
続されている。
【００１８】指令レジスタ１５には、本発明ＤＳＰの特
徴的な構成である条件フラブレジスタ１６が接続されて
いる。この条件フラグレジスタ１６には、２つの条件フ
ラグＣ１，Ｃ２が用意されており、後述する制御用のマ
イクロコンピュータ１９によってそのフラグ状態を指定
できるようになっている。
徴的な構成である条件フラブレジスタ１６が接続されて
いる。この条件フラグレジスタ１６には、２つの条件フ
ラグＣ１，Ｃ２が用意されており、後述する制御用のマ
イクロコンピュータ１９によってそのフラグ状態を指定
できるようになっている。
【００１９】条件フラグＣ１は、セットとリセットの両
方をマイクロコンピュータ１９によって制御されるフラ
グであり、条件フラグＣ２はセットのみをマイクロコン
ピュータ１９により制御され、リセットは当該セットさ
れたサンプリング周期の終了位置で自動的に行われるフ
ラグである。なお、この条件フラグレジスタ１６のフラ
グ内容は、シーケンスコントローラ１２により１サンプ
ル周期毎に毎回参照される。
方をマイクロコンピュータ１９によって制御されるフラ
グであり、条件フラグＣ２はセットのみをマイクロコン
ピュータ１９により制御され、リセットは当該セットさ
れたサンプリング周期の終了位置で自動的に行われるフ
ラグである。なお、この条件フラグレジスタ１６のフラ
グ内容は、シーケンスコントローラ１２により１サンプ
ル周期毎に毎回参照される。
【００２０】プログラムＲＡＭ１３および指令レジスタ
１５は、メインバス１７に接続されている。メインバス
１７には、インターフェース１８を介して制御用のマイ
クロコンピュータ１９が接続されている。マイクロコン
ピュータ１９は、マイクロプロセッサ、ＲＡＭ、ＲＯＭ
（いずれも図示せず）から構成されている。マイクロコ
ンピュータ１９のＲＯＭには、マイクロコンピュータ自
身が用いる制御プログラムの他に、ＤＳＰで用いる処理
プログラム群、各処理プログラムで必要な係数データ群
などが予め格納されている。
１５は、メインバス１７に接続されている。メインバス
１７には、インターフェース１８を介して制御用のマイ
クロコンピュータ１９が接続されている。マイクロコン
ピュータ１９は、マイクロプロセッサ、ＲＡＭ、ＲＯＭ
（いずれも図示せず）から構成されている。マイクロコ
ンピュータ１９のＲＯＭには、マイクロコンピュータ自
身が用いる制御プログラムの他に、ＤＳＰで用いる処理
プログラム群、各処理プログラムで必要な係数データ群
などが予め格納されている。
【００２１】マイクロコンピュータ１９には、キーボー
ド２０が接続されている。キーボード２０には、ホール
１，ホール２，プロロジック再生、３ｃｈ再生などの種
々の音場制御キーが用意されており、マイクロコンピュ
ータ１９は操作されたキーに対応する処理プログラムお
よびそのプログラムに用いる係数データなどをＲＯＭか
ら読み出し、インターフェース１８を介してＤＳＰ２へ
転送する。ＤＳＰ２で演算処理された後のオーディオ信
号データは、データバス４，入出力インターフェース３
を介してＤ／Ａ変換器２１へ供給され、アナログ信号に
変換されて出力される。
ド２０が接続されている。キーボード２０には、ホール
１，ホール２，プロロジック再生、３ｃｈ再生などの種
々の音場制御キーが用意されており、マイクロコンピュ
ータ１９は操作されたキーに対応する処理プログラムお
よびそのプログラムに用いる係数データなどをＲＯＭか
ら読み出し、インターフェース１８を介してＤＳＰ２へ
転送する。ＤＳＰ２で演算処理された後のオーディオ信
号データは、データバス４，入出力インターフェース３
を介してＤ／Ａ変換器２１へ供給され、アナログ信号に
変換されて出力される。
【００２２】前記構成の実施例において、まずＤＳＰ全
体の演算動作について説明する。いま、キーボード２０
のいずれかのキーが操作されると、マイクロコンピュー
タ１９は操作されたキーに対応する処理プログラムをＲ
ＯＭ（図示せず）から読み出し、インターフェース１
８，メインバス１７を介してプログラムＲＡＭ１３に転
送格納する。また、その処理プログラムの演算で用いる
係数データα1 ，α 2 ，…αn をＲＯＭから読み出し、
インターフェース１８，メインバス１７，転送バッファ
２２を介して係数データＲＡＭ９に転送格納する。
体の演算動作について説明する。いま、キーボード２０
のいずれかのキーが操作されると、マイクロコンピュー
タ１９は操作されたキーに対応する処理プログラムをＲ
ＯＭ（図示せず）から読み出し、インターフェース１
８，メインバス１７を介してプログラムＲＡＭ１３に転
送格納する。また、その処理プログラムの演算で用いる
係数データα1 ，α 2 ，…αn をＲＯＭから読み出し、
インターフェース１８，メインバス１７，転送バッファ
２２を介して係数データＲＡＭ９に転送格納する。
【００２３】前記のようして処理プログラムと係数デー
タがＤＳＰ２にセットされると、入力してくるオーディ
オ信号に対して所定の演算処理が開始される。すなわ
ち、Ａ／Ｄ変換器１から入力してくるオーディオ信号
は、まず所定のサンプリング周期で次々とサンプリング
され、オーディオ信号データｄ1 ，ｄ2 ，…ｄn に変換
される。このオーディオ信号データｄ1 ，ｄ2 ，…ｄn
は入出力インターフェース３を介してデータバス４に供
給され、信号データＲＡＭ５に書き込まれる。
タがＤＳＰ２にセットされると、入力してくるオーディ
オ信号に対して所定の演算処理が開始される。すなわ
ち、Ａ／Ｄ変換器１から入力してくるオーディオ信号
は、まず所定のサンプリング周期で次々とサンプリング
され、オーディオ信号データｄ1 ，ｄ2 ，…ｄn に変換
される。このオーディオ信号データｄ1 ，ｄ2 ，…ｄn
は入出力インターフェース３を介してデータバス４に供
給され、信号データＲＡＭ５に書き込まれる。
【００２４】そして、まず最初に信号データＲＡＭ５か
ら第１の信号データｄ1 が読み出され、バッファメモリ
７に保持される。一方、係数データＲＡＭ９から第１の
係数データα1 が読み出され、バッファメモリ８に保持
される。乗算器７はこのα1 とｄ1 の乗算を行い、この
乗算値α1 ・ｄ1 に対してＡＬＵ１０においてアキュム
レータ１１の初期値０を加算した後、その加算値α1 ・
ｄ1 を再びアキュムレータ１１に保持する。
ら第１の信号データｄ1 が読み出され、バッファメモリ
７に保持される。一方、係数データＲＡＭ９から第１の
係数データα1 が読み出され、バッファメモリ８に保持
される。乗算器７はこのα1 とｄ1 の乗算を行い、この
乗算値α1 ・ｄ1 に対してＡＬＵ１０においてアキュム
レータ１１の初期値０を加算した後、その加算値α1 ・
ｄ1 を再びアキュムレータ１１に保持する。
【００２５】次いで、バッファメモリ６に第２の信号デ
ータｄ2 を保持するとともに、バッファメモリ８に第２
の係数データα2 を保持し、乗算器７においてα2 とｄ
2 を乗算し、この乗算値α2 ・ｄ2 に対してＡＬＵ１０
においてアキュムレータ１１に保持されているα1 ・ｄ
1 を加算した後、その加算値α1 ・ｄ1 ＋α2 ・ｄ2 を
再びアキュムレータ１２に保持する。このような積和演
算（Σαi ・ｄi ）を高速で繰り返すことにより、入力
してくるオーディオ信号に所定の演算処理を施す。
ータｄ2 を保持するとともに、バッファメモリ８に第２
の係数データα2 を保持し、乗算器７においてα2 とｄ
2 を乗算し、この乗算値α2 ・ｄ2 に対してＡＬＵ１０
においてアキュムレータ１１に保持されているα1 ・ｄ
1 を加算した後、その加算値α1 ・ｄ1 ＋α2 ・ｄ2 を
再びアキュムレータ１２に保持する。このような積和演
算（Σαi ・ｄi ）を高速で繰り返すことにより、入力
してくるオーディオ信号に所定の演算処理を施す。
【００２６】前記積和演算処理によって得られたオーデ
ィオ信号データは、アキュムレータ１１，データバス４
を介して信号データＲＡＭ５に一旦格納された後、所定
のタイミングでデータバス４を介して入出力インターフ
ェース３へ転送され、アナログ信号に変換して出力され
る。
ィオ信号データは、アキュムレータ１１，データバス４
を介して信号データＲＡＭ５に一旦格納された後、所定
のタイミングでデータバス４を介して入出力インターフ
ェース３へ転送され、アナログ信号に変換して出力され
る。
【００２７】次に、本発明の特徴である条件フラグレジ
スタ１６の条件フラグＣ１のセットとリセットについ
て、図２のタイムチャートを参照して説明する。なお、
前述したように、この条件フラグＣ１は、フラグのセッ
トとリセットの両方をマイクロコンピュータ１９によっ
て制御される条件フラグである。
スタ１６の条件フラグＣ１のセットとリセットについ
て、図２のタイムチャートを参照して説明する。なお、
前述したように、この条件フラグＣ１は、フラグのセッ
トとリセットの両方をマイクロコンピュータ１９によっ
て制御される条件フラグである。
【００２８】キーボード２０から音場モードの変更指令
を与えると、マイクロコンピュータ１９は、条件フラグ
Ｃ１のセット命令をインターフェース１８，メインバス
１７を介して指令レジスタ１５に送出し、図２（Ｂ）に
示すように、この条件フラグＣ１のセット命令を指令レ
ジスタ１５内のバッファ（図示せず）に一時記憶する。
このフラグセット命令の一時記憶処理は、処理単位であ
るサンプリング周期Ｔ s （図２（Ａ））とは非同期に、
マイクロコンピュータ１９からセット命令が送られてき
た時点で直ちに行われる。
を与えると、マイクロコンピュータ１９は、条件フラグ
Ｃ１のセット命令をインターフェース１８，メインバス
１７を介して指令レジスタ１５に送出し、図２（Ｂ）に
示すように、この条件フラグＣ１のセット命令を指令レ
ジスタ１５内のバッファ（図示せず）に一時記憶する。
このフラグセット命令の一時記憶処理は、処理単位であ
るサンプリング周期Ｔ s （図２（Ａ））とは非同期に、
マイクロコンピュータ１９からセット命令が送られてき
た時点で直ちに行われる。
【００２９】このようにして、条件フラグＣ１のセット
命令を指令レジスタ１５に一時記憶した後、次のサンプ
リング周期Ｔs の先頭位置で条件フラグレジスタ１６内
の条件フラグＣ１を図２（Ｃ）に示すように“１”状態
にセットする。したがって、条件フラグＣ１のセット命
令がＤＳＰ２のサンプリング周期Ｔs とは非同期に送ら
れてきても、条件フラグＣ１は必ずサンプリング周期Ｔ
s と同期してその先頭位置でセットされる。
命令を指令レジスタ１５に一時記憶した後、次のサンプ
リング周期Ｔs の先頭位置で条件フラグレジスタ１６内
の条件フラグＣ１を図２（Ｃ）に示すように“１”状態
にセットする。したがって、条件フラグＣ１のセット命
令がＤＳＰ２のサンプリング周期Ｔs とは非同期に送ら
れてきても、条件フラグＣ１は必ずサンプリング周期Ｔ
s と同期してその先頭位置でセットされる。
【００３０】一方、プログラムＲＡＭ１３に格納される
処理プログラム中には、予め、ＤＳＰ２の処理単位であ
るサンプリング周期Ｔs 毎に毎回前記条件フラブＣ１を
参照する命令を入れておく。これにより、シーケンスコ
ントローラ１２は演算の処理単位であるサンプリング周
期Ｔs 毎に条件フラグブレジスタ１６内の条件フラブＣ
１を参照する。そして、もし、条件フラグＣ１が“１”
にセットされていた場合には、それまで実行していた処
理ルーチンとは異なる処理ルーチンへジャンプし、異な
る処理を実行開始する。
処理プログラム中には、予め、ＤＳＰ２の処理単位であ
るサンプリング周期Ｔs 毎に毎回前記条件フラブＣ１を
参照する命令を入れておく。これにより、シーケンスコ
ントローラ１２は演算の処理単位であるサンプリング周
期Ｔs 毎に条件フラグブレジスタ１６内の条件フラブＣ
１を参照する。そして、もし、条件フラグＣ１が“１”
にセットされていた場合には、それまで実行していた処
理ルーチンとは異なる処理ルーチンへジャンプし、異な
る処理を実行開始する。
【００３１】キーボード２０から変更解除指令を与える
と、マイクロコンピュータ１９は、条件フラグＣ１のリ
セット命令をインターフェース１８，メインバス１７を
介して指令レジスタ１５に送出し、図２（Ｂ）に示すよ
うに、この条件フラグＣ１のリセット命令を指令レジス
タ１５内のバッファ（図示せず）に一時記憶する。この
リセット命令の一時記憶処理は、前記したセット命令の
場合と同様に、サンプリング周期Ｔs （図２（Ａ））と
非同期に、マイクロコンピュータ１９からセット命令が
送られてきた時点で直ちに行われる。
と、マイクロコンピュータ１９は、条件フラグＣ１のリ
セット命令をインターフェース１８，メインバス１７を
介して指令レジスタ１５に送出し、図２（Ｂ）に示すよ
うに、この条件フラグＣ１のリセット命令を指令レジス
タ１５内のバッファ（図示せず）に一時記憶する。この
リセット命令の一時記憶処理は、前記したセット命令の
場合と同様に、サンプリング周期Ｔs （図２（Ａ））と
非同期に、マイクロコンピュータ１９からセット命令が
送られてきた時点で直ちに行われる。
【００３２】前記のようにして条件フラグＣ１のリセッ
ト命令を指令レジスタ１５に一時記憶した後、図２
（Ｃ）に示すように、次のサンプリング周期Ｔs の終了
位置で、指令レジスタ１５に格納されているリセット命
令に従って条件フラグレジスタ１６内の条件フラグＣ１
を“０”状態にリセットする。したがって、条件フラグ
Ｃ１のリセット命令がＤＳＰ２のサンプリング周期Ｔs
とは非同期に送られてきても、必ずサンプリング周期Ｔ
s と同期して、その終了位置で条件フラブＣ１がリセッ
トされる。
ト命令を指令レジスタ１５に一時記憶した後、図２
（Ｃ）に示すように、次のサンプリング周期Ｔs の終了
位置で、指令レジスタ１５に格納されているリセット命
令に従って条件フラグレジスタ１６内の条件フラグＣ１
を“０”状態にリセットする。したがって、条件フラグ
Ｃ１のリセット命令がＤＳＰ２のサンプリング周期Ｔs
とは非同期に送られてきても、必ずサンプリング周期Ｔ
s と同期して、その終了位置で条件フラブＣ１がリセッ
トされる。
【００３３】シーケンスコントローラ１２は演算の処理
単位であるサンプリング周期Ｔs 毎に条件フラグブレジ
スタ１６内の条件フラブＣ１を参照する。そして、も
し、条件フラグＣ１が“０”にリセットされていた場合
には、それまで実行していた処理ルーチンから元の処理
ルーチンへ戻る。
単位であるサンプリング周期Ｔs 毎に条件フラグブレジ
スタ１６内の条件フラブＣ１を参照する。そして、も
し、条件フラグＣ１が“０”にリセットされていた場合
には、それまで実行していた処理ルーチンから元の処理
ルーチンへ戻る。
【００３４】前記条件フラグＣ１を利用した具体的な処
理例としては、図３に示すような音場制御回路における
プロロジック再生と３ｃｈ再生の切替え処理がある。プ
ロロジック再生は、コントロール回路３１の制御の下
に、アクティブマトリクス回路３２において左右のステ
レオ信号Ｌ，Ｒからセンタ信号Ｃとサラウンド信号Ｓを
作成し、これら各信号によって各スピーカを鳴らすよう
にしたものである。一方、３ｃｈ再生は、左右のステレ
オ信号Ｌ，Ｒおよびセンタ信号Ｃを用いて各スピーカを
鳴らすようにしたものである。図１のＤＳＰは、このよ
うな音場制御回路をプログラムＲＡＭ１３に転送格納さ
れた処理プログラムに従ってソフトウェア的に実現す
る。
理例としては、図３に示すような音場制御回路における
プロロジック再生と３ｃｈ再生の切替え処理がある。プ
ロロジック再生は、コントロール回路３１の制御の下
に、アクティブマトリクス回路３２において左右のステ
レオ信号Ｌ，Ｒからセンタ信号Ｃとサラウンド信号Ｓを
作成し、これら各信号によって各スピーカを鳴らすよう
にしたものである。一方、３ｃｈ再生は、左右のステレ
オ信号Ｌ，Ｒおよびセンタ信号Ｃを用いて各スピーカを
鳴らすようにしたものである。図１のＤＳＰは、このよ
うな音場制御回路をプログラムＲＡＭ１３に転送格納さ
れた処理プログラムに従ってソフトウェア的に実現す
る。
【００３５】図３の音場制御回路において、プロロジッ
ク再生を行っている最中にモードを３ｃｈ再生に切り換
えたい場合が生じる。このような場合、切替え処理とし
てはサラウンド信号Ｓを遮断するだけでは済まず、コン
トロール回路３１から出力されるサラウンド制御信号Ｅ
s も例えば０に固定しなければならない。これは、他の
出力信号Ｌ，Ｃ，Ｒがサラウンド制御信号Ｅs によって
影響を受けるからである。従来においては、モード切替
えと同時に、３ｃｈ再生専用の処理プログラムをマイク
ロコンピュータ１９からプログラムＲＡＭ１３へ転送格
納し、３ｃｈ再生を開始するなどの処理を行っていた。
ク再生を行っている最中にモードを３ｃｈ再生に切り換
えたい場合が生じる。このような場合、切替え処理とし
てはサラウンド信号Ｓを遮断するだけでは済まず、コン
トロール回路３１から出力されるサラウンド制御信号Ｅ
s も例えば０に固定しなければならない。これは、他の
出力信号Ｌ，Ｃ，Ｒがサラウンド制御信号Ｅs によって
影響を受けるからである。従来においては、モード切替
えと同時に、３ｃｈ再生専用の処理プログラムをマイク
ロコンピュータ１９からプログラムＲＡＭ１３へ転送格
納し、３ｃｈ再生を開始するなどの処理を行っていた。
【００３６】本発明の場合、図３の音場制御回路を実現
する処理プログラム中に、予めプロロジック再生用と３
ｃｈ再生用のプログラムを組み込んでおき、前記条件フ
ラグＣ１が“０”の時にはプロロジック再生モード、条
件フラブＣ１が“１”の時には３ｃｈ再生モードに割り
当て、サンプリング周期Ｔs 毎に毎回この条件フラグＣ
１を参照する命令を書き込んでおく。このようにするこ
とにより、マイクロコンピュータ１９からはＤＳＰ２中
の条件フラグＣ１をセット，リセット切り替え制御する
だけで、プロロジック再生と３ｃｈ再生処理を簡単に切
り替えることが可能となる。
する処理プログラム中に、予めプロロジック再生用と３
ｃｈ再生用のプログラムを組み込んでおき、前記条件フ
ラグＣ１が“０”の時にはプロロジック再生モード、条
件フラブＣ１が“１”の時には３ｃｈ再生モードに割り
当て、サンプリング周期Ｔs 毎に毎回この条件フラグＣ
１を参照する命令を書き込んでおく。このようにするこ
とにより、マイクロコンピュータ１９からはＤＳＰ２中
の条件フラグＣ１をセット，リセット切り替え制御する
だけで、プロロジック再生と３ｃｈ再生処理を簡単に切
り替えることが可能となる。
【００３７】また、プロロジック再生と３ｃｈ再生の切
替えに際しては、前記したようにサラウンド信号Ｓの遮
断処理とサラウンド制御信号Ｅs のＥs ＝０への固定処
理という２つの切替え処理を１サンプリング周期内で同
時に行わねばならない。したがって、もしも１サンプリ
ング周期の途中で前記条件フラグＣ１がセットされた
り、あるいはリセットされたりした場合には、１つのサ
ンプリング周期中で２つの切替え処理の一方のみが実行
されるおそれがある。しかし、本発明の場合、条件フラ
グＣ１のセットとリセットは、サンプリング周期Ｔs に
同期して必ずサンプリング周期の先頭位置と終了位置で
実行されるので、片方の切替え処理だけが行われるとい
うようなことがなくなる。
替えに際しては、前記したようにサラウンド信号Ｓの遮
断処理とサラウンド制御信号Ｅs のＥs ＝０への固定処
理という２つの切替え処理を１サンプリング周期内で同
時に行わねばならない。したがって、もしも１サンプリ
ング周期の途中で前記条件フラグＣ１がセットされた
り、あるいはリセットされたりした場合には、１つのサ
ンプリング周期中で２つの切替え処理の一方のみが実行
されるおそれがある。しかし、本発明の場合、条件フラ
グＣ１のセットとリセットは、サンプリング周期Ｔs に
同期して必ずサンプリング周期の先頭位置と終了位置で
実行されるので、片方の切替え処理だけが行われるとい
うようなことがなくなる。
【００３８】次に、条件フラグレジスタ１６内の条件フ
ラグＣ２のセットとリセットについて、図４のタイムチ
ャートを参照して説明する。なお、前述したように、こ
の条件フラグＣ２は、セットのみをマイクロコンピュー
タ１９により制御され、リセットは当該セットされた１
サンプリング周期の終了位置で自動的に行われる条件フ
ラグである。
ラグＣ２のセットとリセットについて、図４のタイムチ
ャートを参照して説明する。なお、前述したように、こ
の条件フラグＣ２は、セットのみをマイクロコンピュー
タ１９により制御され、リセットは当該セットされた１
サンプリング周期の終了位置で自動的に行われる条件フ
ラグである。
【００３９】マイクロコンピュータ１９から条件フラグ
Ｃ２のセット命令が与えられると、図４に示すように、
ＤＳＰ２は前記条件フラグＣ１の場合と全く同様にし
て、サンプリング周期ＴS の先頭位置で条件フラグＣ２
を“１”にセットする。そして、ＤＳＰ２は、この条件
フラグＣ２を“１”にセットした後、当該セットされた
サンプリング周期ＴS の終了位置において当該条件フラ
グＣ２を自動的にリセットする。したがって、条件フラ
グＣ２は、前記した条件フラグＣ１と異なり、１サンプ
リング周期ＴS の間だけフラグ“１”の状態にセットさ
れてリセットされる。
Ｃ２のセット命令が与えられると、図４に示すように、
ＤＳＰ２は前記条件フラグＣ１の場合と全く同様にし
て、サンプリング周期ＴS の先頭位置で条件フラグＣ２
を“１”にセットする。そして、ＤＳＰ２は、この条件
フラグＣ２を“１”にセットした後、当該セットされた
サンプリング周期ＴS の終了位置において当該条件フラ
グＣ２を自動的にリセットする。したがって、条件フラ
グＣ２は、前記した条件フラグＣ１と異なり、１サンプ
リング周期ＴS の間だけフラグ“１”の状態にセットさ
れてリセットされる。
【００４０】この条件フラグＣ２の具体的な利用例とし
ては、図５に示すような所定のレベル検出期間ΔＴ毎に
ビークレベルＰi （ｉ＝1,2,3,…）を算出して表示する
ピークレベル表示処理、ディジタル発振回路における発
振開始用のインパルス供給処理などがある。図５を参照
して、ピークレベル表示処理の場合について説明する
と、ＤＳＰ２は、複数のサンプリング周期からなる所定
のレベル検出期間ΔＴ内に含まれるオーディオ信号のサ
ンプルデータを１グループとしてピーク演算プログラム
を実行してそのレベル検出期間のピークレベルＰi を求
め、次のレベル検出期間ΔＴについて再び同様のピーク
演算プログラムを繰り返し実行するものである。
ては、図５に示すような所定のレベル検出期間ΔＴ毎に
ビークレベルＰi （ｉ＝1,2,3,…）を算出して表示する
ピークレベル表示処理、ディジタル発振回路における発
振開始用のインパルス供給処理などがある。図５を参照
して、ピークレベル表示処理の場合について説明する
と、ＤＳＰ２は、複数のサンプリング周期からなる所定
のレベル検出期間ΔＴ内に含まれるオーディオ信号のサ
ンプルデータを１グループとしてピーク演算プログラム
を実行してそのレベル検出期間のピークレベルＰi を求
め、次のレベル検出期間ΔＴについて再び同様のピーク
演算プログラムを繰り返し実行するものである。
【００４１】このようなピークレベル表示処理におい
て、各レベル検出期間ΔＴが開始される際に一旦その前
のレベル検出期間ΔＴのピークレベル算出結果をリセッ
トしてやる必要がある。本発明の場合、前記条件フラグ
Ｃ２を用いてこれを簡単に行なうことができる。すなわ
ち、前のレベル検出期間ΔＴの最後のサンプリング周期
ＴS においてマイクロコンピュータ１９から条件フラグ
Ｃ２のセット命令を送出するように構成しておく。この
ようにすれば、次のレベル検出期間ΔＴの最初のサンプ
リング周期ＴS において条件フラグレジスタ１６中の条
件フラグＣ２がセットされる。
て、各レベル検出期間ΔＴが開始される際に一旦その前
のレベル検出期間ΔＴのピークレベル算出結果をリセッ
トしてやる必要がある。本発明の場合、前記条件フラグ
Ｃ２を用いてこれを簡単に行なうことができる。すなわ
ち、前のレベル検出期間ΔＴの最後のサンプリング周期
ＴS においてマイクロコンピュータ１９から条件フラグ
Ｃ２のセット命令を送出するように構成しておく。この
ようにすれば、次のレベル検出期間ΔＴの最初のサンプ
リング周期ＴS において条件フラグレジスタ１６中の条
件フラグＣ２がセットされる。
【００４２】したがって、この条件フラグＣ２のセット
を参照することにより、次のレベル検出期間ΔＴの最初
のサンプリング周期Ｔs においてその前のレベル検出期
間のレベル算出結果をリセットし、当該レベル検出期間
の先頭位置からピーク演算プログラムを自動的に再開始
するように制御することができる。
を参照することにより、次のレベル検出期間ΔＴの最初
のサンプリング周期Ｔs においてその前のレベル検出期
間のレベル算出結果をリセットし、当該レベル検出期間
の先頭位置からピーク演算プログラムを自動的に再開始
するように制御することができる。
【００４３】
【発明の効果】以上述べたところから明らかなように、
本発明のＤＳＰによるときは、ＤＳＰ内に制御用のマイ
クロコンピュータによって直接アクセス可能な条件フラ
グレジスタを設け、ＤＳＰの１サンプリング周期毎に前
記条件フラグレジスタのフラグを参照することによりフ
ラグの設定状態に応じてＤＳＰの１サンプリング周期毎
に処理内容を変更可能としたので、この条件フラグをマ
イクロコンピュータで制御することによって１サンプリ
ング周期単位でＤＳＰの処理を変更することができ、制
御用のマイクロコンピュータのＤＳＰへの介入をできる
だけ少なくし、ＤＳＰとマイクロコンピュータとの間の
処理アルゴリズムを簡素化することが可能となる。
本発明のＤＳＰによるときは、ＤＳＰ内に制御用のマイ
クロコンピュータによって直接アクセス可能な条件フラ
グレジスタを設け、ＤＳＰの１サンプリング周期毎に前
記条件フラグレジスタのフラグを参照することによりフ
ラグの設定状態に応じてＤＳＰの１サンプリング周期毎
に処理内容を変更可能としたので、この条件フラグをマ
イクロコンピュータで制御することによって１サンプリ
ング周期単位でＤＳＰの処理を変更することができ、制
御用のマイクロコンピュータのＤＳＰへの介入をできる
だけ少なくし、ＤＳＰとマイクロコンピュータとの間の
処理アルゴリズムを簡素化することが可能となる。
【００４４】また、マイクロコンピュータから条件フラ
グのセット命令が与えられた時に、ＤＳＰのサンプリン
グ周期の先頭位置で条件フラグレジスタに当該条件フラ
グをセットするとともに、リセット命令が与えられた時
にサンプリング周期の終了位置で前記セットされた条件
フラグをリセットするようにしたので、１サンプリング
周期の途中で条件フラグが変わってしまうようなことが
なくなり、１サンプリング周期の途中でＤＳＰの処理の
内容が変わってしまうというようなことがなくなる。
グのセット命令が与えられた時に、ＤＳＰのサンプリン
グ周期の先頭位置で条件フラグレジスタに当該条件フラ
グをセットするとともに、リセット命令が与えられた時
にサンプリング周期の終了位置で前記セットされた条件
フラグをリセットするようにしたので、１サンプリング
周期の途中で条件フラグが変わってしまうようなことが
なくなり、１サンプリング周期の途中でＤＳＰの処理の
内容が変わってしまうというようなことがなくなる。
【００４５】また、マイクロコンピュータから条件フラ
グのセット命令が与えられた時に、ＤＳＰのサンプリン
グ周期の先頭位置で条件フラグレジスタに当該条件フラ
グをセットするとともに、当該フラグセットされたサン
プリング周期の終了位置で当該セットされた条件フラグ
を自動的にリセットするようにしたので、１サンプリン
グ周期で終了するような変更処理を簡単かつ確実に行な
うことができる。
グのセット命令が与えられた時に、ＤＳＰのサンプリン
グ周期の先頭位置で条件フラグレジスタに当該条件フラ
グをセットするとともに、当該フラグセットされたサン
プリング周期の終了位置で当該セットされた条件フラグ
を自動的にリセットするようにしたので、１サンプリン
グ周期で終了するような変更処理を簡単かつ確実に行な
うことができる。
【図１】本発明になるディジタル信号プロセッサの１実
施例のブロック図である。
施例のブロック図である。
【図２】条件フラグＣ１のセットとリセットのタイミン
グチャートである。
グチャートである。
【図３】条件フラグＣ１の利用される音場制御回路の例
を示す図である。
を示す図である。
【図４】条件フラグＣ２のセットとリセットのタイミン
グチャートである。
グチャートである。
【図５】条件フラグＣ２の利用されるピークレベル表示
処理の例を示す図である。
処理の例を示す図である。
１ Ａ／Ｄ変換器 ２ ディジタル信号プロセッサ（ＤＳＰ） １２ シーケンスコントローラ １３ プログラムＲＡＭ １５ 指令レジスタ １６ 条件フラグレジスタ １９ マイクロコンピュータ ２０ キーボード Ｃ１ 条件フラグ Ｃ２ 条件フラグ ＴS サンプリング周期
Claims (3)
- 【請求項１】 演算に必要な処理プログラムやデータ類
を制御用のマイクロコンピュータから転送して書き換え
るようにしたディジタル信号プロセッサにおいて、 ディジタル信号プロセッサ内に前記制御用のマイクロコ
ンピュータによって直接アクセス可能な条件フラグレジ
スタを設け、 ディジタル信号プロセッサの１サンプリング周期毎に前
記条件フラグレジスタのフラグを参照することによりフ
ラグの設定状態に応じてディジタル信号プロセッサの１
サンプリング周期毎に処理内容を変更可能としたことを
特徴とするディジタル信号プロセッサ。 - 【請求項２】 請求項１記載のディジタル信号プロセッ
サにおいて、 マイクロコンピュータから条件フラグのセット命令が与
えられた時に、ディジタル信号プロセッサのサンプリン
グ周期の先頭位置で条件フラグレジスタに当該条件フラ
グをセットするとともに、 リセット命令が与えられた時にサンプリング周期の終了
位置で前記セットされた条件フラグをリセットするよう
にしたことを特徴とするディジタル信号プロセッサ。 - 【請求項３】 請求項１記載のディジタル信号プロセッ
サにおいて、 マイクロコンピュータから条件フラグのセット命令が与
えられた時に、ディジタル信号プロセッサのサンプリン
グ周期の先頭位置で条件フラグレジスタに当該条件フラ
グをセットするとともに、 当該フラグセットされたサンプリング周期の終了位置で
当該セットされた条件フラグを自動的にリセットするよ
うにしたことを特徴とするディジタル信号プロセッサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03335261A JP3088035B2 (ja) | 1991-12-18 | 1991-12-18 | ディジタル信号プロセッサ |
| US08/322,353 US5754874A (en) | 1991-12-18 | 1994-10-13 | Digital signal processor with selective sound operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03335261A JP3088035B2 (ja) | 1991-12-18 | 1991-12-18 | ディジタル信号プロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05165630A true JPH05165630A (ja) | 1993-07-02 |
| JP3088035B2 JP3088035B2 (ja) | 2000-09-18 |
Family
ID=18286547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03335261A Expired - Fee Related JP3088035B2 (ja) | 1991-12-18 | 1991-12-18 | ディジタル信号プロセッサ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5754874A (ja) |
| JP (1) | JP3088035B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6101583A (en) * | 1995-12-28 | 2000-08-08 | Yahama Corporation | Digital signal processor for delayed signal processing using memory shared with another device |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2299422B (en) * | 1995-03-30 | 2000-01-12 | Sony Uk Ltd | Object code allocation in multiple processor systems |
| US6597394B1 (en) * | 1997-11-16 | 2003-07-22 | Pictos Technologies, Inc. | Programmable image transform processor for digital image processing |
| US7096081B2 (en) * | 2002-03-01 | 2006-08-22 | Visteon Global Technologies, Inc. | Method of implementing a variable number of filter sections for digital signal processing |
| JP4899544B2 (ja) * | 2006-03-13 | 2012-03-21 | 富士通株式会社 | プログラム解析方法、プログラム及びプログラム解析装置 |
| US8861740B2 (en) * | 2006-12-29 | 2014-10-14 | Lenovo (Singapore) Pte. Ltd. | Automatic computer audio input and output control |
| US20080301188A1 (en) * | 2007-06-04 | 2008-12-04 | O'hara Daniel P | Method and system to track accomplishments and to compute relative rankings |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1541429A (en) * | 1975-12-19 | 1979-02-28 | Int Computers Ltd | Speech synthesising apparatus |
| US4181963A (en) * | 1977-04-19 | 1980-01-01 | Casio Computer Co., Ltd. | Electronic calculator with time counting function |
| US4201105A (en) * | 1978-05-01 | 1980-05-06 | Bell Telephone Laboratories, Incorporated | Real time digital sound synthesizer |
| GB2139405B (en) * | 1983-04-27 | 1986-10-29 | Victor Company Of Japan | Apparatus for displaying musical notes indicative of pitch and time value |
| DE3819178A1 (de) * | 1987-06-04 | 1988-12-22 | Ricoh Kk | Spracherkennungsverfahren und -einrichtung |
| US5146507A (en) * | 1989-02-23 | 1992-09-08 | Yamaha Corporation | Audio reproduction characteristics control device |
| US5218710A (en) * | 1989-06-19 | 1993-06-08 | Pioneer Electronic Corporation | Audio signal processing system having independent and distinct data buses for concurrently transferring audio signal data to provide acoustic control |
| US5091951A (en) * | 1989-06-26 | 1992-02-25 | Pioneer Electronic Corporation | Audio signal data processing system |
| US5111409A (en) * | 1989-07-21 | 1992-05-05 | Elon Gasper | Authoring and use systems for sound synchronized animation |
| JPH07114337B2 (ja) * | 1989-11-07 | 1995-12-06 | パイオニア株式会社 | ディジタルオーディオ信号処理装置 |
| US5239470A (en) * | 1990-02-08 | 1993-08-24 | Yazaki Corporation | Data recording method and device |
| JP2694041B2 (ja) * | 1990-08-07 | 1997-12-24 | 株式会社ケンウッド | 音響機器 |
-
1991
- 1991-12-18 JP JP03335261A patent/JP3088035B2/ja not_active Expired - Fee Related
-
1994
- 1994-10-13 US US08/322,353 patent/US5754874A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6101583A (en) * | 1995-12-28 | 2000-08-08 | Yahama Corporation | Digital signal processor for delayed signal processing using memory shared with another device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5754874A (en) | 1998-05-19 |
| JP3088035B2 (ja) | 2000-09-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5218710A (en) | Audio signal processing system having independent and distinct data buses for concurrently transferring audio signal data to provide acoustic control | |
| JPH03150910A (ja) | ディジタルオーディオ信号処理装置 | |
| JPH04149598A (ja) | 音場補正装置 | |
| JP3088035B2 (ja) | ディジタル信号プロセッサ | |
| US5065433A (en) | Audio signal data processing system | |
| US5058076A (en) | Address control circuit for data memory employed in signal delay circuit | |
| US5590364A (en) | Signal processing apparatus | |
| JPH04242433A (ja) | マイクロプロセッサ | |
| JPH0749790A (ja) | プロセッサにおける割り込み制御方法及び割り込み制御回路 | |
| JP3083526B2 (ja) | オーディオ信号データ処理装置 | |
| JP3323526B2 (ja) | ディジタル信号プロセッサ | |
| JP3036417B2 (ja) | 信号処理装置 | |
| JP3277559B2 (ja) | 効果付加装置 | |
| JPH05167395A (ja) | ディジタル信号プロセッサの係数データ変更処理方式 | |
| JP3083527B2 (ja) | オーディオ信号データ処理装置 | |
| JP2000293169A (ja) | 楽音生成装置 | |
| JPH05165873A (ja) | ディジタル信号プロセッサ | |
| JPH0328899A (ja) | オーディオ信号データ処理装置 | |
| JPH05165482A (ja) | オーディオ信号処理装置 | |
| JP3138585B2 (ja) | 電子楽音発生装置 | |
| JPH0631996B2 (ja) | オーディオ信号データ処理装置 | |
| JP3005987B2 (ja) | デジタル信号処理装置 | |
| JPH0544040B2 (ja) | ||
| JPH0321998A (ja) | オーディオ信号データ処理装置 | |
| JPH0221774Y2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000606 |
|
| LAPS | Cancellation because of no payment of annual fees |