JPH04149598A - 音場補正装置 - Google Patents
音場補正装置Info
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- JPH04149598A JPH04149598A JP2274503A JP27450390A JPH04149598A JP H04149598 A JPH04149598 A JP H04149598A JP 2274503 A JP2274503 A JP 2274503A JP 27450390 A JP27450390 A JP 27450390A JP H04149598 A JPH04149598 A JP H04149598A
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- 238000012937 correction Methods 0.000 title claims description 19
- 230000015654 memory Effects 0.000 claims description 49
- 230000005236 sound signal Effects 0.000 claims description 24
- 230000003111 delayed effect Effects 0.000 claims description 11
- 230000001934 delay Effects 0.000 claims 1
- 239000000872 buffer Substances 0.000 description 29
- 238000012546 transfer Methods 0.000 description 19
- 238000012545 processing Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 5
- 230000004044 response Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10K—SOUND-PRODUCING DEVICES; METHODS OR DEVICES FOR PROTECTING AGAINST, OR FOR DAMPING, NOISE OR OTHER ACOUSTIC WAVES IN GENERAL; ACOUSTICS NOT OTHERWISE PROVIDED FOR
- G10K15/00—Acoustics not otherwise provided for
- G10K15/08—Arrangements for producing a reverberation or echo sound
- G10K15/12—Arrangements for producing a reverberation or echo sound using electronic time-delay networks
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04S—STEREOPHONIC SYSTEMS
- H04S1/00—Two-channel systems
- H04S1/007—Two-channel systems in which the audio signals are in digital form
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04S—STEREOPHONIC SYSTEMS
- H04S5/00—Pseudo-stereo systems, e.g. in which additional channel signals are derived from monophonic signals by means of phase shifting, time delay or reverberation
- H04S5/02—Pseudo-stereo systems, e.g. in which additional channel signals are derived from monophonic signals by means of phase shifting, time delay or reverberation of the pseudo four-channel type, e.g. in which rear channel signals are derived from two-channel stereo signals
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は直接音信号に対する反射音信号を疑似的に発生
する音場補正装置に関する。
する音場補正装置に関する。
背景技術
家庭や車内においてコンサートホールや劇場の音響空間
におｌする音場を模した音場を作り出して臨場感を与え
るべくオーディオ信号に対して音場補正を施す音場補正
装置が公知である。このような音場補正装置は、チュー
ナ等のオーディオ信号源から出力されたオーディオ信号
をディジタル演算処理することにより音場補正を施すＤ
ＳＰ （ディジタル信号プロセッサ）が通常設けられて
いる。
におｌする音場を模した音場を作り出して臨場感を与え
るべくオーディオ信号に対して音場補正を施す音場補正
装置が公知である。このような音場補正装置は、チュー
ナ等のオーディオ信号源から出力されたオーディオ信号
をディジタル演算処理することにより音場補正を施すＤ
ＳＰ （ディジタル信号プロセッサ）が通常設けられて
いる。
ＤＳＰは四則演算等の演算処理を行なう演算部、該演算
部に供給されるべきディジタルオーディオ信号データを
記憶するデータメモリやオーディオ信号データに乗算さ
せるディジタル係数信号データを記憶する係数メモリ等
の記憶部を備えている。
部に供給されるべきディジタルオーディオ信号データを
記憶するデータメモリやオーディオ信号データに乗算さ
せるディジタル係数信号データを記憶する係数メモリ等
の記憶部を備えている。
また、信号データを遅延させるための遅延用メモリを外
付けできるように構成され、遅延用メモリへの信号デー
タの書き込みから読み呑出しまでの時間を示す遅延時間
データを記憶する遅延時間メモリも備えている。ＤＳＰ
においては、処理プログラムに従って各メモリ間及びメ
モリから演算部へデータが転送されて信号データの演算
処理が高速で繰り返し行なわれる。例えば、サンプリン
グされて入力された信号データは遅延用メモリに転送さ
れて遅延されることにより遅延信号データとなり、その
遅延信号データが更にデータメモリを介して演算部に転
送されて係数データと乗算されることによりレベル減衰
を考慮した疑似的な反射音データとなるのである。入力
された１つのサンプル信号データに対して遅延時間及び
係数か異なる複数の反射音データが作成され、直接音デ
ータとしての入力信号データに付加される。このように
入力信号データに反射音データが付加されたデータはＤ
ＳＰから出力された後、アナログ信号化されてスピーカ
を駆動する。
付けできるように構成され、遅延用メモリへの信号デー
タの書き込みから読み呑出しまでの時間を示す遅延時間
データを記憶する遅延時間メモリも備えている。ＤＳＰ
においては、処理プログラムに従って各メモリ間及びメ
モリから演算部へデータが転送されて信号データの演算
処理が高速で繰り返し行なわれる。例えば、サンプリン
グされて入力された信号データは遅延用メモリに転送さ
れて遅延されることにより遅延信号データとなり、その
遅延信号データが更にデータメモリを介して演算部に転
送されて係数データと乗算されることによりレベル減衰
を考慮した疑似的な反射音データとなるのである。入力
された１つのサンプル信号データに対して遅延時間及び
係数か異なる複数の反射音データが作成され、直接音デ
ータとしての入力信号データに付加される。このように
入力信号データに反射音データが付加されたデータはＤ
ＳＰから出力された後、アナログ信号化されてスピーカ
を駆動する。
第５図はＤＳＰの動作により実現される回路の従来例を
示している。この回路においては、４つのＦＩＲフィル
タエないし４が備えられる。ＦＩＲフィルタ１，４には
右チャンネルのディジタルオーディオ信号が供給され、
ＦＩＲフィルタ２゜３には左チャンネルのディジタルオ
ーディオ信号か供給される。なお、アナログオーディオ
信号の場合にはＡ／Ｄ変換された後、供給される。
示している。この回路においては、４つのＦＩＲフィル
タエないし４が備えられる。ＦＩＲフィルタ１，４には
右チャンネルのディジタルオーディオ信号が供給され、
ＦＩＲフィルタ２゜３には左チャンネルのディジタルオ
ーディオ信号か供給される。なお、アナログオーディオ
信号の場合にはＡ／Ｄ変換された後、供給される。
ＦＩＲフィルタ１ないし４は各々同様にほぼ構成されて
いるので、ＦＩＲフィルタ１の構成のみを具体的に示し
ている。ＦＩＲフィルタ１においては、入力ディジタル
オーディオ信号である入力信号データは遅延素子５に供
給される。遅延素子５は複数の遅延時間を取り出せるよ
うに複数の出力端子を備えている。この複数の出力端子
には乗算器６１〜６ｎ （ｎは出力端子数）が接続さ
れている。乗算器６１〜６ｎは対応する遅延素子５の出
力端子から出力される遅延データに対して係数を乗算し
て反射音データが得られる。また直接音データである入
力信号データに対して係数を乗算する乗算器７が設けら
れ℃擾。乗算器６１〜６ｎ。
いるので、ＦＩＲフィルタ１の構成のみを具体的に示し
ている。ＦＩＲフィルタ１においては、入力ディジタル
オーディオ信号である入力信号データは遅延素子５に供
給される。遅延素子５は複数の遅延時間を取り出せるよ
うに複数の出力端子を備えている。この複数の出力端子
には乗算器６１〜６ｎ （ｎは出力端子数）が接続さ
れている。乗算器６１〜６ｎは対応する遅延素子５の出
力端子から出力される遅延データに対して係数を乗算し
て反射音データが得られる。また直接音データである入
力信号データに対して係数を乗算する乗算器７が設けら
れ℃擾。乗算器６１〜６ｎ。
７の各出力データは加算器８に供給されて加算される。
直接音データに反射音データが付加された加算器８の出
力信号がＦＩＲフィルタ１の出力信号となる。
力信号がＦＩＲフィルタ１の出力信号となる。
ＦＩＲフィルタ１ないし４の各出力信号はＤ／Ａ変換器
９ないし１２によってアナログ信号に変換された後、ア
ンプ１３ないし１６に供給される。
９ないし１２によってアナログ信号に変換された後、ア
ンプ１３ないし１６に供給される。
アンプ１３は右前方チャンネルのスピーカ１７を駆動し
、アンプ１４は右後方チャンネルのスピーカ１８を駆動
し、アンプ１５は左前方チャンネルのスピーカ１９を駆
動し、アンプ１６は左後方チャンネルのスピーカ２０を
駆動する。スピーカ１７ないし２０は車等の室２１内に
設けられている。
、アンプ１４は右後方チャンネルのスピーカ１８を駆動
し、アンプ１５は左前方チャンネルのスピーカ１９を駆
動し、アンプ１６は左後方チャンネルのスピーカ２０を
駆動する。スピーカ１７ないし２０は車等の室２１内に
設けられている。
しかしながら、ＤＳＰを用いた場合には従来、上記の如
く各チャンネル毎に遅延素子を形成しており、１サンプ
ル周期内に遅延用メモリから読み出すことができる遅延
データの数が限られるので、チャンネル数が増えると反
射音数を十分に取ることができないという問題点があっ
た。
く各チャンネル毎に遅延素子を形成しており、１サンプ
ル周期内に遅延用メモリから読み出すことができる遅延
データの数が限られるので、チャンネル数が増えると反
射音数を十分に取ることができないという問題点があっ
た。
発明の目的
本発明の目的は、反射音数を十分に取ることができる音
場補正装置を提供することである。
場補正装置を提供することである。
発明の構成
本発明の音場補正装置は、入力オーディオ信号を１サン
プルデータ毎に遅延用メモリによって遅延させて複数の
異なる遅延時間の遅延データを作成する遅延手段と、そ
の各遅延データに係数を乗算して反射音データを作成し
かつその各反射音データを加算する乗加算手段とからな
るＦＩＲフィルタを備え、ＦＩＲフィルタの出力信号に
応じてスピーカを駆動する信号を得る音場補正装置であ
り、ＦＩＲフィルタが１つの遅延手段に対して複数の乗
加算手段を有して複数の出力信号を生成することを特徴
としている。
プルデータ毎に遅延用メモリによって遅延させて複数の
異なる遅延時間の遅延データを作成する遅延手段と、そ
の各遅延データに係数を乗算して反射音データを作成し
かつその各反射音データを加算する乗加算手段とからな
るＦＩＲフィルタを備え、ＦＩＲフィルタの出力信号に
応じてスピーカを駆動する信号を得る音場補正装置であ
り、ＦＩＲフィルタが１つの遅延手段に対して複数の乗
加算手段を有して複数の出力信号を生成することを特徴
としている。
発明の作用
本発明の音場補正装置においては、ＦＩＲフィルタ内の
１つの遅延手段で得られた遅延データを各チャンネルで
兼用するので、１サンプル周期内における遅延用メモリ
からの遅延データの読み出す回数を増やすことなく遅延
データの最大遅延時間を大きくすることができ、しかも
複数のチャンネル毎に十分な反射音数をとることができ
る。
１つの遅延手段で得られた遅延データを各チャンネルで
兼用するので、１サンプル周期内における遅延用メモリ
からの遅延データの読み出す回数を増やすことなく遅延
データの最大遅延時間を大きくすることができ、しかも
複数のチャンネル毎に十分な反射音数をとることができ
る。
実施例
以下、本発明の実施例を図面を参照しつつ詳細（こ説明
する。
する。
第１図に示した本発明による音場補正装置はＤＳＰによ
って実現されるＦＩＲフィルタ３１，３２を含んでいる
。ＦＩＲフィルタ３１．３２は同様に構成されているの
で、ＦＩＲフィルタ３１の構成について説明する。ＦＩ
Ｒフィルタ３１においては第５図に示した遅延素子５と
同様の構成の遅延素子３３．３４が設けられる。この２
つの遅延素子３３．３４は直列に接続され、遅延素子３
３により最大遅延時間が与えられた遅延データが遅延素
子３４の入力データとなる。遅延素子３３゜３４は複数
の遅延時間を取り出せるように複数の出力端子を各々備
えている。なお、図においては遅延素子３３．３４の長
手方向（時間方向）の両側に出力端子が個別に備えられ
ているように示されているが、長手方向の同一位置での
双方の出力端子は同一の遅延データを出力する。遅延素
子３３の一方の側の複数の出力端子には乗算器３５１〜
３５ｎが接続され、遅延素子３４の一方の側の複数の出
力端子には乗算器３６１〜３６１が接続されている。乗
算器３５１〜３５ｎは対応する遅延素子３３の出力端子
から出力される遅延データに対して係数を乗算して反射
音データが得られる。
って実現されるＦＩＲフィルタ３１，３２を含んでいる
。ＦＩＲフィルタ３１．３２は同様に構成されているの
で、ＦＩＲフィルタ３１の構成について説明する。ＦＩ
Ｒフィルタ３１においては第５図に示した遅延素子５と
同様の構成の遅延素子３３．３４が設けられる。この２
つの遅延素子３３．３４は直列に接続され、遅延素子３
３により最大遅延時間が与えられた遅延データが遅延素
子３４の入力データとなる。遅延素子３３゜３４は複数
の遅延時間を取り出せるように複数の出力端子を各々備
えている。なお、図においては遅延素子３３．３４の長
手方向（時間方向）の両側に出力端子が個別に備えられ
ているように示されているが、長手方向の同一位置での
双方の出力端子は同一の遅延データを出力する。遅延素
子３３の一方の側の複数の出力端子には乗算器３５１〜
３５ｎが接続され、遅延素子３４の一方の側の複数の出
力端子には乗算器３６１〜３６１が接続されている。乗
算器３５１〜３５ｎは対応する遅延素子３３の出力端子
から出力される遅延データに対して係数を乗算して反射
音データが得られる。
また直接音データである入力信号データに対して係数を
乗算する乗算器３７が設けられている。乗算器３６１〜
３６ｎは対応する遅延素子３４の出力端子から出力され
る遅延データに対して係数を乗算して反射音データが得
られる。乗算器３５１〜３５ｎ、３７の各出力データは
加算器３８に供給されて加算され、乗算器３６１〜３６
ｎの各出力データは加算器３９に供給されて加算される
。
乗算する乗算器３７が設けられている。乗算器３６１〜
３６ｎは対応する遅延素子３４の出力端子から出力され
る遅延データに対して係数を乗算して反射音データが得
られる。乗算器３５１〜３５ｎ、３７の各出力データは
加算器３８に供給されて加算され、乗算器３６１〜３６
ｎの各出力データは加算器３９に供給されて加算される
。
加算器３８．３９の出力データは加算器４０によって更
に加算される。直接音データに反射音ブタが付加された
加算器４０の出力信号がＦＩＲフィルタ３１の一方の出
力信号となる。
に加算される。直接音データに反射音ブタが付加された
加算器４０の出力信号がＦＩＲフィルタ３１の一方の出
力信号となる。
同様に、遅延素子３３の他方の側の複数の出力端子には
乗算器４１１〜４１ｎが接続され、遅延素子３４の他方
の側の複数の出力端子には乗算器４２１〜４２ｎが接続
されている。乗算器４１１〜４１ｎは対応する遅延素子
３３の出力端子から出力される遅延データに対して係数
を乗算して反射音データが得られる。また直接音データ
である入力信号データに対して係数を乗算する乗算器４
３が設けられている。乗算器４１１〜４１ｎ、４３の各
出力データは加算器４４に供給されて加算され、乗算器
４２１〜４２ｎの各出力データは加算器４５に供給され
て加算される。加算器４４゜４５の出力データは加算器
４６によって更に加算される。直接音データに反射音デ
ータが付加された加算器４６の出力信号がＦＩＲフィル
タ３１の他方の出力信号となる。
乗算器４１１〜４１ｎが接続され、遅延素子３４の他方
の側の複数の出力端子には乗算器４２１〜４２ｎが接続
されている。乗算器４１１〜４１ｎは対応する遅延素子
３３の出力端子から出力される遅延データに対して係数
を乗算して反射音データが得られる。また直接音データ
である入力信号データに対して係数を乗算する乗算器４
３が設けられている。乗算器４１１〜４１ｎ、４３の各
出力データは加算器４４に供給されて加算され、乗算器
４２１〜４２ｎの各出力データは加算器４５に供給され
て加算される。加算器４４゜４５の出力データは加算器
４６によって更に加算される。直接音データに反射音デ
ータが付加された加算器４６の出力信号がＦＩＲフィル
タ３１の他方の出力信号となる。
ＦＩＲフィルタ３１．３２の各出力信号はＤ／Ａ変換器
９ないし１２によってアナログ信号に変換された後、ア
ンプ１３ないし１６に供給される。
９ないし１２によってアナログ信号に変換された後、ア
ンプ１３ないし１６に供給される。
ＦＩＲフィルタ３１について具体的にはＦＩＲフィルタ
３１の一方の出力信号がＤ／Ａ変換器９に供給され、Ｆ
ＩＲフィルタ３１の他方の出力信号がＤ／Ａ変換器１０
に供給される。アンプ１３は右前方チャンネルのスピー
カ］７を駆動し、アンプ１４は右後方チャンネルのスピ
ーカ１８を駆動し、アンプ１５は左前方チャンネルのス
ピーカ１つを駆動し、アンプ１６は左後方チャンネルの
スピーカ２０を駆動する。Ｄ／Ａ変換器すないし１２、
アンプ１３ないし１６及びスピーカ１７ないし２０は第
５図に示した従来装置と同様である。
３１の一方の出力信号がＤ／Ａ変換器９に供給され、Ｆ
ＩＲフィルタ３１の他方の出力信号がＤ／Ａ変換器１０
に供給される。アンプ１３は右前方チャンネルのスピー
カ］７を駆動し、アンプ１４は右後方チャンネルのスピ
ーカ１８を駆動し、アンプ１５は左前方チャンネルのス
ピーカ１つを駆動し、アンプ１６は左後方チャンネルの
スピーカ２０を駆動する。Ｄ／Ａ変換器すないし１２、
アンプ１３ないし１６及びスピーカ１７ないし２０は第
５図に示した従来装置と同様である。
次に、かかるＦＩＲフィルタを実現するＤＳＰの構成に
ついて説明する。
ついて説明する。
第２図に示すように、ＤＳＰ内の入出力インターフェー
ス５１にはディジタルオーディオ信号が供給される。入
出力インターフェース５１には第１データバス５２が接
続されている。第１データバス５２にはオーディオ信号
データを記憶するデータメモリとして２つの信号データ
ＲＡＭ５３５４か接続されている。また、データバス５
２にはバッファメモリ５５が接続されており、バッファ
メモリ５５の出力は乗算器５６の一方の入力に接続され
ている。乗算器５６の他方の入力には係数データを保持
するｍバッファメモリ５７が接続され、バッファメモリ
５７には更に複数の係数データを記憶する係数データＲ
ＡＭ５８が接続されている。ＡＬＵ５９は乗算器５６の
計算出力の累算等の演算をするために設けられており、
方の入力に乗算器５６の計算出力か供給される。
ス５１にはディジタルオーディオ信号が供給される。入
出力インターフェース５１には第１データバス５２が接
続されている。第１データバス５２にはオーディオ信号
データを記憶するデータメモリとして２つの信号データ
ＲＡＭ５３５４か接続されている。また、データバス５
２にはバッファメモリ５５が接続されており、バッファ
メモリ５５の出力は乗算器５６の一方の入力に接続され
ている。乗算器５６の他方の入力には係数データを保持
するｍバッファメモリ５７が接続され、バッファメモリ
５７には更に複数の係数データを記憶する係数データＲ
ＡＭ５８が接続されている。ＡＬＵ５９は乗算器５６の
計算出力の累算等の演算をするために設けられており、
方の入力に乗算器５６の計算出力か供給される。
他方の入力にはＡＬＵ５９の計算出力を保持するアキュ
ームレータ６０の出力か供給される。またアキュームレ
ータ６０の出力はデータバス５２に接続されている。
ームレータ６０の出力か供給される。またアキュームレ
ータ６０の出力はデータバス５２に接続されている。
信号データＲＡＭ５Ｂにはメモリ制御回路６１か接続さ
れている。メモリ制御回路６１はＲＡＭ５３の指定アド
レスへのデータ書き込み及び指定アドレスからデータの
読み出しを制御する制御信号を発生する。信号データＲ
ＡＭ５４にはメモリ制御回路６１と同様のメモリ制御回
路６２が切替回路６３を介して接続されている。切替回
路６３はメモリ制御回路６１からの制御信号によフてＲ
ＡＭ５４の指定アドレスへのデータ書き込み及び指定ア
ドレスからデータの読み出しが行なわれるように切り替
える。また、ＲＡＭ５８にはメモリ制御回路６１と同様
のメモリ制御回路６４が接続されている。
れている。メモリ制御回路６１はＲＡＭ５３の指定アド
レスへのデータ書き込み及び指定アドレスからデータの
読み出しを制御する制御信号を発生する。信号データＲ
ＡＭ５４にはメモリ制御回路６１と同様のメモリ制御回
路６２が切替回路６３を介して接続されている。切替回
路６３はメモリ制御回路６１からの制御信号によフてＲ
ＡＭ５４の指定アドレスへのデータ書き込み及び指定ア
ドレスからデータの読み出しが行なわれるように切り替
える。また、ＲＡＭ５８にはメモリ制御回路６１と同様
のメモリ制御回路６４が接続されている。
信号データＲＡＭ５４は第１データバス５２とは別の第
２データバス６６にも接続されている。
２データバス６６にも接続されている。
具体的には第３図に示すようにＲＡＭ５４と第１データ
バス５２との間には３ステートバッファ８３ａ、８３ｂ
が設けられ、また、ＲＡＭ５４と第２データバス６６と
の間には３ステートバッファ８４ａ、８４ｂが設けられ
ている。ステートバッフｙ８３ａ、８３ｂ、８４ａ、８
４ｂは後述のシケンスコントローラ６７からの命令信号
に応じて個別にオンとなる。すなわち、第１データバス
５２からの信号データをＲＡＭ５４に書き込む場合には
ステートバッファ８３ａかオンとなり、ＲＡＭ５４から
第１データバス５２に信号データを読み出す場合にはス
テートバッファ８３ｂがオンとなる。同様に第２データ
バス６６からの信号ブタをＲＡＭ５４に書き込む場合に
はステートバッファ８４ａがオンとなり、ＲＡＭ５４か
ら第２データバス６６に信号データを読み出す場合には
ステートバッファ８４ｂがオンとなる。このように命令
信号に応じてオンとなるステートバッファは８３ａ、８
３ｂ、８４ａ、８４ｂのうちの常にいずれか１である。
バス５２との間には３ステートバッファ８３ａ、８３ｂ
が設けられ、また、ＲＡＭ５４と第２データバス６６と
の間には３ステートバッファ８４ａ、８４ｂが設けられ
ている。ステートバッフｙ８３ａ、８３ｂ、８４ａ、８
４ｂは後述のシケンスコントローラ６７からの命令信号
に応じて個別にオンとなる。すなわち、第１データバス
５２からの信号データをＲＡＭ５４に書き込む場合には
ステートバッファ８３ａかオンとなり、ＲＡＭ５４から
第１データバス５２に信号データを読み出す場合にはス
テートバッファ８３ｂがオンとなる。同様に第２データ
バス６６からの信号ブタをＲＡＭ５４に書き込む場合に
はステートバッファ８４ａがオンとなり、ＲＡＭ５４か
ら第２データバス６６に信号データを読み出す場合には
ステートバッファ８４ｂがオンとなる。このように命令
信号に応じてオンとなるステートバッファは８３ａ、８
３ｂ、８４ａ、８４ｂのうちの常にいずれか１である。
データバス６６には外部接続の遅延用ＲＡＭ６８とのデ
ータ転送用のインターフェース６９が接続されている。
ータ転送用のインターフェース６９が接続されている。
ＲＡ Ｍ ６８はオーディオ信号データの遅延信号デー
タを作成するために設けられた遅延用メモリであり、記
憶容量が大なるほど遅延時間の長い信号データを作成す
ることができる。
タを作成するために設けられた遅延用メモリであり、記
憶容量が大なるほど遅延時間の長い信号データを作成す
ることができる。
ＲＡＭ６８の書き込み及び読み出しアドレスを指定する
ためにメモリ制御回路６５が設けられ、メモリ制御回路
６５には遅延時間データＲＡＭ７０が接続されている。
ためにメモリ制御回路６５が設けられ、メモリ制御回路
６５には遅延時間データＲＡＭ７０が接続されている。
ＲＡＭ７０における遅延時間データの書き込み及び読み
出しはメモリ制御回路７１によって制御される。
出しはメモリ制御回路７１によって制御される。
インターフェース５１．６９、乗算器５６、バッファメ
モリ５５，５７、ＡＬＵ５９、アキュームレータ６０、
メモリ制御回路６１，６２，６４゜６５．７１及び切替
回路６３の動作はシーケンスコントローラ６７によって
制御される。シーケンスコントローラ６７にはプログラ
ムＲＡＭ７２が接続されており、プログラムＲＡＭ７２
に書き込まれたプログラムに従って動作する。プログラ
ムＲＡＭ７２にはプログラムカウンタ７３が接続され、
プログラムカウンタ７３の計数値が加算される毎にその
新たな計数値に対応するステップの命令コードがプログ
ラムＲＡＭ７２から読み出されてシーケンスコントロー
ラ６７に供給される。また、シーケンスコントローラ６
７にはマイクロコンピュータ７４からの指令を複数保持
するレジスタ７６が接続されている。
モリ５５，５７、ＡＬＵ５９、アキュームレータ６０、
メモリ制御回路６１，６２，６４゜６５．７１及び切替
回路６３の動作はシーケンスコントローラ６７によって
制御される。シーケンスコントローラ６７にはプログラ
ムＲＡＭ７２が接続されており、プログラムＲＡＭ７２
に書き込まれたプログラムに従って動作する。プログラ
ムＲＡＭ７２にはプログラムカウンタ７３が接続され、
プログラムカウンタ７３の計数値が加算される毎にその
新たな計数値に対応するステップの命令コードがプログ
ラムＲＡＭ７２から読み出されてシーケンスコントロー
ラ６７に供給される。また、シーケンスコントローラ６
７にはマイクロコンピュータ７４からの指令を複数保持
するレジスタ７６が接続されている。
プログラムＲＡＭ７２及びレジスタ７６はメインバス７
７に各々接続されている。メインバス７７にはインター
フェース７８を介してマイクロコンピュータ７４が接続
されている。またメインバス７７には転送バッファ７９
．８０が接続されている。転送バッファ７９はマイクロ
コンピュータ７４から供給される係数データをＲＡＭ５
８に記憶させるために一時的に保持する。転送バッファ
８０はマイクロコンピュータ７４から供給される遅延時
間データをＲＡＭ７０に記憶させるために一時的に保持
する。
７に各々接続されている。メインバス７７にはインター
フェース７８を介してマイクロコンピュータ７４が接続
されている。またメインバス７７には転送バッファ７９
．８０が接続されている。転送バッファ７９はマイクロ
コンピュータ７４から供給される係数データをＲＡＭ５
８に記憶させるために一時的に保持する。転送バッファ
８０はマイクロコンピュータ７４から供給される遅延時
間データをＲＡＭ７０に記憶させるために一時的に保持
する。
マイクロコンピュータ７４はマイクロプロセッサ、ＲＡ
ＭＳＲＯＭ及びインターフェース（共に図示せず）から
構成されている。マイクロコンピュータ７４にはキーボ
ード７５が接続されている。
ＭＳＲＯＭ及びインターフェース（共に図示せず）から
構成されている。マイクロコンピュータ７４にはキーボ
ード７５が接続されている。
キーボード７５には音場特性の異なるホール１、ホール
２・・・・・・の如く音場モードを指定する複数のモー
ドキー、レベル調整キー及びミュートキ（共に図示せず
）等の複数のキーが設けられている。マイクロコンピュ
ータ７４のＲＯＭにはマイクロコンピュータ７４自身が
処理するＤＳＰ制御プログラムの他にシーケンスコント
ローラ６７が処理する複数のシーケンス制御プログラム
、ＲＡＭ５８に供給する複数の初期反射音用レベルの係
数データ群、ＲＡＭ７０に供給する読み出しアドレス設
定用の複数の遅延時間データ群が予め書き込まれている
。
２・・・・・・の如く音場モードを指定する複数のモー
ドキー、レベル調整キー及びミュートキ（共に図示せず
）等の複数のキーが設けられている。マイクロコンピュ
ータ７４のＲＯＭにはマイクロコンピュータ７４自身が
処理するＤＳＰ制御プログラムの他にシーケンスコント
ローラ６７が処理する複数のシーケンス制御プログラム
、ＲＡＭ５８に供給する複数の初期反射音用レベルの係
数データ群、ＲＡＭ７０に供給する読み出しアドレス設
定用の複数の遅延時間データ群が予め書き込まれている
。
ＤＳＰ内にはクロックジェネレータ８２が設けられてお
り、クロックジェネレータ８２からクロックパルスがシ
ーケンスコントローラ６７やプログラムカウンタ７３に
供給される。またクロックジェネレータ８２から発生さ
れるクロックパルスはアナログオーディオ信号をディジ
タル化して入力する場合のＡ／Ｄ変化器のサンプリング
のタイミング信号として供給される。
り、クロックジェネレータ８２からクロックパルスがシ
ーケンスコントローラ６７やプログラムカウンタ７３に
供給される。またクロックジェネレータ８２から発生さ
れるクロックパルスはアナログオーディオ信号をディジ
タル化して入力する場合のＡ／Ｄ変化器のサンプリング
のタイミング信号として供給される。
また、インターフェース５１から出力されるオディオ信
号データはミュートスイッチ回路８１に供給される。ミ
ュートスイッチ回路８１のオンオフはシーケンスコント
ローラ６７から出力される命令信号によって制御される
ようになっている。
号データはミュートスイッチ回路８１に供給される。ミ
ュートスイッチ回路８１のオンオフはシーケンスコント
ローラ６７から出力される命令信号によって制御される
ようになっている。
インターフェース５１はチャンネル数だけ設けられてい
るが、図においては１つのみ示している。
るが、図においては１つのみ示している。
かかる構成において、上記したミュートスイッチ回路８
１のオンオフ等の命令信号の他に、シーケンスコントロ
ーラ６７は転送バッファ７９に保持された係数データ群
をＲＡＭ５８に転送する命令信号、転送バッファ８０に
保持されたアドレスデータ群をＲＡＭ７０に転送する命
令信号、インターフェース５１からのオーディオ信号デ
ータの信号データＲＡＭ５３．５４の指定アドレスへの
転送命令信号、信号データＲＡＭ５３．５４の指定アド
レスから信号データを読み出してバッファメモリ５５へ
転送する命令信号、ＲＡＭ５８の指定アドレスから係数
データを読み出してバッファメモリ５７へ転送する命令
信号、ＡＬＵ５９の各種演算動作命令信号、アキューム
レータ６０に保持された信号データの信号データＲＡＭ
５３．５４の指定アドレス又はバッファメモリ５５への
転送命令信号、信号データＲＡＭ５４の指定アドレスか
ら外部ＲＡＭ６８の書き込み指定アドレスへの転送命令
信号、外部ＲＡＭ６８の遅延指定アドレスから信号デー
タＲＡＭ５４の指定アドレスへの転送命令信号、ＲＡＭ
５３．５４及び外部ＲＡＭ６８を初期化するためのリセ
ット命令信号等の命令信号を発生する。これらの命令信
号はマイクロコンピュータ７４からの指令又はプログラ
ムＲＡＭ７２に記憶されたプログラムに従って適切なタ
イミングで発生される。なお、マイクロコンピュータ７
４からの指令は指令レジスタ７６に保持されるので、シ
ーケンスコントローラ６７はプログラムに従った動作中
に指令レジスタ７６の内容を監視して割り込み動作によ
りマイクロコンピュータ７４からの指令に対する命令信
号の発生を行なう。指令レジスタ７６に保持された指令
はそれに対応する命令信号が発生されると例えば、シー
ケンスコントローラ６７によってキャンセルされる。
１のオンオフ等の命令信号の他に、シーケンスコントロ
ーラ６７は転送バッファ７９に保持された係数データ群
をＲＡＭ５８に転送する命令信号、転送バッファ８０に
保持されたアドレスデータ群をＲＡＭ７０に転送する命
令信号、インターフェース５１からのオーディオ信号デ
ータの信号データＲＡＭ５３．５４の指定アドレスへの
転送命令信号、信号データＲＡＭ５３．５４の指定アド
レスから信号データを読み出してバッファメモリ５５へ
転送する命令信号、ＲＡＭ５８の指定アドレスから係数
データを読み出してバッファメモリ５７へ転送する命令
信号、ＡＬＵ５９の各種演算動作命令信号、アキューム
レータ６０に保持された信号データの信号データＲＡＭ
５３．５４の指定アドレス又はバッファメモリ５５への
転送命令信号、信号データＲＡＭ５４の指定アドレスか
ら外部ＲＡＭ６８の書き込み指定アドレスへの転送命令
信号、外部ＲＡＭ６８の遅延指定アドレスから信号デー
タＲＡＭ５４の指定アドレスへの転送命令信号、ＲＡＭ
５３．５４及び外部ＲＡＭ６８を初期化するためのリセ
ット命令信号等の命令信号を発生する。これらの命令信
号はマイクロコンピュータ７４からの指令又はプログラ
ムＲＡＭ７２に記憶されたプログラムに従って適切なタ
イミングで発生される。なお、マイクロコンピュータ７
４からの指令は指令レジスタ７６に保持されるので、シ
ーケンスコントローラ６７はプログラムに従った動作中
に指令レジスタ７６の内容を監視して割り込み動作によ
りマイクロコンピュータ７４からの指令に対する命令信
号の発生を行なう。指令レジスタ７６に保持された指令
はそれに対応する命令信号が発生されると例えば、シー
ケンスコントローラ６７によってキャンセルされる。
次に、ＤＳＰ内における信号データ処理動作について説
明する。入力されるディジタルオーディオ信号はインタ
ーフェース５１を介して第１データバス５２に供給され
る。データバス５２に供給された信号データ群はＲＡＭ
５３又は５４に供給されて記憶される。ＲＡＭ５４に書
き込まれた信号データはデータバス６６によってインタ
ーフニス６９内の出力レジスタ（図示せず）に順次転送
され、更にその出力レジスタから外部ＲＡＭ６８の書き
込みアドレスで指定され記憶位置に書き込まれる。この
書き込みアドレスはメモリ制御回路６５によって制御さ
れ外部ＲＡＭ６８の記憶位置数に対応した数のアドレス
を所定の順番で転送信号データ毎に変化される。外部Ｒ
Ａ Ｍ ６８において読み出しアドレスで指定される記
憶位置の信号データが読み出されてインターフェース６
９内の入力レジスタ（図示せず）に転送される。読み出
しアドレスは、ＲＡＭ７０に記憶された遅延時間データ
がメモリ制御回路７１によって読み出されてメモリ制御
回路６５に供給されるので、メモリ制御回路６５におい
て供給される遅延時間ブタに応じて書き込みアドレスを
基準に設定される。
明する。入力されるディジタルオーディオ信号はインタ
ーフェース５１を介して第１データバス５２に供給され
る。データバス５２に供給された信号データ群はＲＡＭ
５３又は５４に供給されて記憶される。ＲＡＭ５４に書
き込まれた信号データはデータバス６６によってインタ
ーフニス６９内の出力レジスタ（図示せず）に順次転送
され、更にその出力レジスタから外部ＲＡＭ６８の書き
込みアドレスで指定され記憶位置に書き込まれる。この
書き込みアドレスはメモリ制御回路６５によって制御さ
れ外部ＲＡＭ６８の記憶位置数に対応した数のアドレス
を所定の順番で転送信号データ毎に変化される。外部Ｒ
Ａ Ｍ ６８において読み出しアドレスで指定される記
憶位置の信号データが読み出されてインターフェース６
９内の入力レジスタ（図示せず）に転送される。読み出
しアドレスは、ＲＡＭ７０に記憶された遅延時間データ
がメモリ制御回路７１によって読み出されてメモリ制御
回路６５に供給されるので、メモリ制御回路６５におい
て供給される遅延時間ブタに応じて書き込みアドレスを
基準に設定される。
すなわち、遅延時間データにより１つの信号ブタのＲＡ
Ｍ６８への書き込みタイミングとその読み出しタイミン
グとの間が遅延時間となるのである。インターフェース
６９内の入力レジスタに転送保持された信号データはデ
ータバス６６によって信号データＲＡＭ５４に転送され
る。この外部ＲＡＭ６８との転送動作により音場制御用
の遅延データか作成されるのである。
Ｍ６８への書き込みタイミングとその読み出しタイミン
グとの間が遅延時間となるのである。インターフェース
６９内の入力レジスタに転送保持された信号データはデ
ータバス６６によって信号データＲＡＭ５４に転送され
る。この外部ＲＡＭ６８との転送動作により音場制御用
の遅延データか作成されるのである。
一方、ＲＡ Ｍ ５８から読み出された係数データはバ
ッファメモリ５７に供給されて保持される。
ッファメモリ５７に供給されて保持される。
シーケンスコントローラ６７によってタイミングか適切
にとられることにより、バッファメモリ５５にはＲＡＭ
５３．５４又はアキュームレータ６０から信号データか
転送され、乗算器５６はバッファメモリ５５に保持され
た信号データとバッファメモリ５７に保持された係数デ
ータとを乗算する。例えば、信号データ群ｄｉ、ｄ２・
・・・・・ｄ、と係数データ群α１．α２・・・・・・
αｎとを積和演算する場合には、先ず、バッファメモリ
５５にｄ】が保持出力され、バッファメモリ５７にα１
が保持出力され、乗算器５６においてα１ ・ｄｌが演
算され、このα１ ・ｄｌにＡＬＵ５９においてＯを加
算し、その演算結果がアキュームレータ６０において保
持される。次いで、バッファメモリ５５にｄｌが保持出
力され、バッファメモリ５７にα２が保持出力され、乗
算器５６においてα２・ｄｌが演算されると、アキュー
ムレータ６０からα・ｄｌが出力されてＡＬＵ５９にお
いてα１ｄｌ＋α２・ｄｌが演算される。これを繰り返
すことよりΣαε ・ｄ４が算出される。すなわち、ｇ
ｌ かかる動作によりＦＩＲフィルタ３１．３２か実現され
るのである。
にとられることにより、バッファメモリ５５にはＲＡＭ
５３．５４又はアキュームレータ６０から信号データか
転送され、乗算器５６はバッファメモリ５５に保持され
た信号データとバッファメモリ５７に保持された係数デ
ータとを乗算する。例えば、信号データ群ｄｉ、ｄ２・
・・・・・ｄ、と係数データ群α１．α２・・・・・・
αｎとを積和演算する場合には、先ず、バッファメモリ
５５にｄ】が保持出力され、バッファメモリ５７にα１
が保持出力され、乗算器５６においてα１ ・ｄｌが演
算され、このα１ ・ｄｌにＡＬＵ５９においてＯを加
算し、その演算結果がアキュームレータ６０において保
持される。次いで、バッファメモリ５５にｄｌが保持出
力され、バッファメモリ５７にα２が保持出力され、乗
算器５６においてα２・ｄｌが演算されると、アキュー
ムレータ６０からα・ｄｌが出力されてＡＬＵ５９にお
いてα１ｄｌ＋α２・ｄｌが演算される。これを繰り返
すことよりΣαε ・ｄ４が算出される。すなわち、ｇ
ｌ かかる動作によりＦＩＲフィルタ３１．３２か実現され
るのである。
］サンプル周期内において遅延用ＲＡＭ６８からデータ
を読み出す回数は、ＤＳＰ内で乗算器５６により乗算し
得る回数に比べてかなり少ない。
を読み出す回数は、ＤＳＰ内で乗算器５６により乗算し
得る回数に比べてかなり少ない。
例えば、乗算し得る回数が１２０回に対し、遅延用ＲＡ
Ｍ６８からデータを読み出す回数は３０回である。よっ
て、ＦＩＲフィルタ３１．３２を第１図の如く形成する
ことにより、遅延用ＲＡＭ６８からデータを読み出す回
数を増やすことな〈従来より最大遅延時間を２倍にする
ことができ、また、各チャンネルにおいて反射音数を増
大させることができる。また、乗算回数は従来の３０回
から６０回に増大するが、ＤＳＰの許容回数内である。
Ｍ６８からデータを読み出す回数は３０回である。よっ
て、ＦＩＲフィルタ３１．３２を第１図の如く形成する
ことにより、遅延用ＲＡＭ６８からデータを読み出す回
数を増やすことな〈従来より最大遅延時間を２倍にする
ことができ、また、各チャンネルにおいて反射音数を増
大させることができる。また、乗算回数は従来の３０回
から６０回に増大するが、ＤＳＰの許容回数内である。
上記したＤＳＰの場合には主に乗算及び加算のためのデ
ータ転送用の第１データバス５２と、遅延データ作成の
ためのデータ転送用の第２データバス６６が備えられて
いるので、１サンプル周期におけるプログラム処理では
第４図に示すように遅延データの作成処理と乗加算処理
とが並行して行なわれる。通常、前回のサンプル周期で
遅延ブタ作成処理で得られた各遅延データが今回の乗加
算処理で用いられて処理されるのである。上記したよう
に、遅延用ＲＡＭ６８からデータを読み出す回数は従来
と同じであるので、遅延データの作成処理時間は１サン
プル周期の長さのまま変化しないが、乗算回数は従来の
３０回から６０回に増大するので、第４図に示した如く
乗加算処理時間は２倍となる（符号Ａが増加部分）。し
かしながら、第１データバス５２を用いた乗加算処理に
は十分に余裕部分Ｂができるので、その部分で他の処理
をさせることができる。
ータ転送用の第１データバス５２と、遅延データ作成の
ためのデータ転送用の第２データバス６６が備えられて
いるので、１サンプル周期におけるプログラム処理では
第４図に示すように遅延データの作成処理と乗加算処理
とが並行して行なわれる。通常、前回のサンプル周期で
遅延ブタ作成処理で得られた各遅延データが今回の乗加
算処理で用いられて処理されるのである。上記したよう
に、遅延用ＲＡＭ６８からデータを読み出す回数は従来
と同じであるので、遅延データの作成処理時間は１サン
プル周期の長さのまま変化しないが、乗算回数は従来の
３０回から６０回に増大するので、第４図に示した如く
乗加算処理時間は２倍となる（符号Ａが増加部分）。し
かしながら、第１データバス５２を用いた乗加算処理に
は十分に余裕部分Ｂができるので、その部分で他の処理
をさせることができる。
なお、上記した実施例においては、遅延素子の各出力端
子金てに乗算器が接続され、各乗算器の出力データが全
て加算されるようになっているが、遅延素子の一部の出
力端子にのみ乗算器が接続され、それらの乗算器の出力
データを加算するようにしても良い。すなわち、遅延素
子の全ての出力端子うちの任意の出力端子だけを選択的
に使用しても良いのである。
子金てに乗算器が接続され、各乗算器の出力データが全
て加算されるようになっているが、遅延素子の一部の出
力端子にのみ乗算器が接続され、それらの乗算器の出力
データを加算するようにしても良い。すなわち、遅延素
子の全ての出力端子うちの任意の出力端子だけを選択的
に使用しても良いのである。
また、上記した実施例においては直接音と反射音とが信
号状態で合成されて各スピーカから放出されるようにな
っているが、直接音信号と反射音信号とを合成せずに直
接音用のスピーカを別に設けて直接音と反射音とを個別
に放出していも良い。
号状態で合成されて各スピーカから放出されるようにな
っているが、直接音信号と反射音信号とを合成せずに直
接音用のスピーカを別に設けて直接音と反射音とを個別
に放出していも良い。
発明の効果
以上の如く、本発明の音場補正装置においては、入力オ
ーディオ信号を１サンプルデータ毎に遅延用メモリによ
って遅延させて複数の異なる遅延時間の遅延データを作
成する遅延手段と、その各遅延データに係数を乗算して
反射音データを作成しかっその各反射音データを加算す
る乗加算手段とからなるＦＩＲフィルタが備えられてお
り、ＦＩＲフィルタか１つの遅延手段に対して複数の乗
加算手段を有して複数の出力信号を得るようになってい
る。すなわち、ＤＳＰによって実現されるＦＩＲフィル
タ内の１つの遅延手段で得られた遅延データを各チャン
ネルで兼用するので、１サンプル周期内における遅延用
メモリからの遅延データの読み出す回数を増やすことな
く遅延データの最大遅延時間を大きくすることができ、
しかも複数のチャンネル毎に十分な反射音数をとること
ができる。また、ＤＳＰを用いずにいわゆるハード的に
ＦＩＲフィルタを構成した場合でも素子数を従来より増
やすことなく遅延データの最大遅延時間を大きくするこ
とができ、多数の反射音を得ることかできる。
ーディオ信号を１サンプルデータ毎に遅延用メモリによ
って遅延させて複数の異なる遅延時間の遅延データを作
成する遅延手段と、その各遅延データに係数を乗算して
反射音データを作成しかっその各反射音データを加算す
る乗加算手段とからなるＦＩＲフィルタが備えられてお
り、ＦＩＲフィルタか１つの遅延手段に対して複数の乗
加算手段を有して複数の出力信号を得るようになってい
る。すなわち、ＤＳＰによって実現されるＦＩＲフィル
タ内の１つの遅延手段で得られた遅延データを各チャン
ネルで兼用するので、１サンプル周期内における遅延用
メモリからの遅延データの読み出す回数を増やすことな
く遅延データの最大遅延時間を大きくすることができ、
しかも複数のチャンネル毎に十分な反射音数をとること
ができる。また、ＤＳＰを用いずにいわゆるハード的に
ＦＩＲフィルタを構成した場合でも素子数を従来より増
やすことなく遅延データの最大遅延時間を大きくするこ
とができ、多数の反射音を得ることかできる。
第１図は本発明の実施例を示すブロック図、第２図は第
１図の装置中のＤＳＰの構成を示すブロック図、第３図
は第２図のＤＳＰ中の一部分を具体的に示した回路図、
第４図は１サンプル周期内の処理プログラム領域を示す
図、第５図は従来の音場補正装置を示すブロック図であ
る。 主要部分の符号の説明 １〜４，３１．３２・・・ＦＩＲフィルタ５．３３．３
４・・・遅延素子 ６１〜６ｎ、７．３５＋ 〜３５１．３６＋〜３６ｎ、
３７．４１＋〜４１１．４２＋〜４２ｎ・・・乗算器 ８．３８〜４０．４４〜４６・・・加算器９〜１２・・
・Ｄ／Ａ変換器 １３〜１６・・・アンプ 出願人 パイオニア株式会社
１図の装置中のＤＳＰの構成を示すブロック図、第３図
は第２図のＤＳＰ中の一部分を具体的に示した回路図、
第４図は１サンプル周期内の処理プログラム領域を示す
図、第５図は従来の音場補正装置を示すブロック図であ
る。 主要部分の符号の説明 １〜４，３１．３２・・・ＦＩＲフィルタ５．３３．３
４・・・遅延素子 ６１〜６ｎ、７．３５＋ 〜３５１．３６＋〜３６ｎ、
３７．４１＋〜４１１．４２＋〜４２ｎ・・・乗算器 ８．３８〜４０．４４〜４６・・・加算器９〜１２・・
・Ｄ／Ａ変換器 １３〜１６・・・アンプ 出願人 パイオニア株式会社
Claims (3)
- （１）入力オーディオ信号を１サンプルデータ毎に遅延
用メモリによって遅延させて複数の異なる遅延時間の遅
延データを作成する遅延手段と、その各遅延データに係
数を乗算して反射音データを作成しかつその各反射音デ
ータを加算する乗加算手段とからなるＦＩＲフィルタを
備え、前記ＦＩＲフィルタの出力信号に応じてスピーカ
を駆動する信号を得る音場補正装置であって、前記ＦＩ
Ｒフィルタは１つの遅延手段に対して複数の乗加算手段
を有して複数の出力信号を生成することを特徴とする音
場補正装置。 - （２）前記ＦＩＲフィルタはディジタル信号プロセッサ
によって実現されることを特徴とする請求項１記載の音
場補正装置。 - （３）前記ディジタル信号プロセッサは独立した少なく
とも２つのデータバスを有し、並行処理プログラムによ
って前記遅延データの作成処理を前記２つのデータバス
の一方を用いて行ないかつ乗算及び加算の処理を前記２
つのデータバスの他方を用いて行なうことを特徴とする
請求項２記載の音場補正装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2274503A JPH04149598A (ja) | 1990-10-12 | 1990-10-12 | 音場補正装置 |
| US07/700,983 US5201005A (en) | 1990-10-12 | 1991-05-16 | Sound field compensating apparatus |
| EP91305174A EP0487181B1 (en) | 1990-10-12 | 1991-06-07 | Sound field compensating apparatus |
| DE69123328T DE69123328T2 (de) | 1990-10-12 | 1991-06-07 | Gerät zur Schallfeldkompensation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2274503A JPH04149598A (ja) | 1990-10-12 | 1990-10-12 | 音場補正装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04149598A true JPH04149598A (ja) | 1992-05-22 |
Family
ID=17542603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2274503A Pending JPH04149598A (ja) | 1990-10-12 | 1990-10-12 | 音場補正装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5201005A (ja) |
| EP (1) | EP0487181B1 (ja) |
| JP (1) | JPH04149598A (ja) |
| DE (1) | DE69123328T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000045619A1 (fr) * | 1999-01-28 | 2000-08-03 | Sony Corporation | Dispositif source sonore virtuelle et appareil acoustique comportant un tel dispositif |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5522010A (en) * | 1991-03-26 | 1996-05-28 | Pioneer Electronic Corporation | Pitch control apparatus for setting coefficients for cross-fading operation in accordance with intervals between write address and a number of read addresses in a sampling cycle |
| JP2680483B2 (ja) * | 1991-05-02 | 1997-11-19 | 株式会社東芝 | デジタル信号処理装置 |
| JP2737595B2 (ja) * | 1993-03-26 | 1998-04-08 | ヤマハ株式会社 | 音場制御装置 |
| DE4328620C1 (de) * | 1993-08-26 | 1995-01-19 | Akg Akustische Kino Geraete | Verfahren zur Simulation eines Raum- und/oder Klangeindrucks |
| US5684881A (en) * | 1994-05-23 | 1997-11-04 | Matsushita Electric Industrial Co., Ltd. | Sound field and sound image control apparatus and method |
| DE69425132T2 (de) * | 1994-05-26 | 2001-03-22 | Matsushita Electric Ind Co Ltd | Verfahren und Vorrichtung zur Schallfeld- und Tonbildsteuerung |
| US5703956A (en) * | 1994-09-03 | 1997-12-30 | Lg Electronics Inc. | External memory control circuit for sound field processing digital signal processor |
| JP2988289B2 (ja) * | 1994-11-15 | 1999-12-13 | ヤマハ株式会社 | 音像音場制御装置 |
| US5636272A (en) * | 1995-05-30 | 1997-06-03 | Ericsson Inc. | Apparatus amd method for increasing the intelligibility of a loudspeaker output and for echo cancellation in telephones |
| US5917917A (en) * | 1996-09-13 | 1999-06-29 | Crystal Semiconductor Corporation | Reduced-memory reverberation simulator in a sound synthesizer |
| US6096960A (en) * | 1996-09-13 | 2000-08-01 | Crystal Semiconductor Corporation | Period forcing filter for preprocessing sound samples for usage in a wavetable synthesizer |
| US6088461A (en) * | 1997-09-26 | 2000-07-11 | Crystal Semiconductor Corporation | Dynamic volume control system |
| US6091824A (en) * | 1997-09-26 | 2000-07-18 | Crystal Semiconductor Corporation | Reduced-memory early reflection and reverberation simulator and method |
| US20030235146A1 (en) * | 2002-06-21 | 2003-12-25 | Yunnan Wu | Bezout precoder for transmitter in MIMO communications network |
| ATE514163T1 (de) * | 2007-09-12 | 2011-07-15 | Dolby Lab Licensing Corp | Spracherweiterung |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54109342A (en) * | 1978-02-15 | 1979-08-27 | Nec Corp | Data processor |
| JPS5579499A (en) * | 1978-12-07 | 1980-06-14 | Norlin Ind Inc | Repercussion generator |
| JPS6051894A (ja) * | 1983-08-31 | 1985-03-23 | ヤマハ株式会社 | 残響付加装置 |
| JPS61134855A (ja) * | 1984-12-05 | 1986-06-21 | Matsushita Electric Ind Co Ltd | デ−タ転送装置 |
| JPS6457880A (en) * | 1987-08-28 | 1989-03-06 | Toshiba Corp | Picture processing system |
| JPH01320812A (ja) * | 1988-06-22 | 1989-12-26 | Canon Inc | 撮像装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5050216A (en) * | 1985-09-13 | 1991-09-17 | Casio Computer Co., Ltd. | Effector for electronic musical instrument |
| JPH077900B2 (ja) * | 1987-11-20 | 1995-01-30 | 松下電器産業株式会社 | 音場再生装置 |
| US5065433A (en) * | 1989-06-26 | 1991-11-12 | Pioneer Electronic Corporation | Audio signal data processing system |
-
1990
- 1990-10-12 JP JP2274503A patent/JPH04149598A/ja active Pending
-
1991
- 1991-05-16 US US07/700,983 patent/US5201005A/en not_active Expired - Fee Related
- 1991-06-07 EP EP91305174A patent/EP0487181B1/en not_active Expired - Lifetime
- 1991-06-07 DE DE69123328T patent/DE69123328T2/de not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54109342A (en) * | 1978-02-15 | 1979-08-27 | Nec Corp | Data processor |
| JPS5579499A (en) * | 1978-12-07 | 1980-06-14 | Norlin Ind Inc | Repercussion generator |
| JPS6051894A (ja) * | 1983-08-31 | 1985-03-23 | ヤマハ株式会社 | 残響付加装置 |
| JPS61134855A (ja) * | 1984-12-05 | 1986-06-21 | Matsushita Electric Ind Co Ltd | デ−タ転送装置 |
| JPS6457880A (en) * | 1987-08-28 | 1989-03-06 | Toshiba Corp | Picture processing system |
| JPH01320812A (ja) * | 1988-06-22 | 1989-12-26 | Canon Inc | 撮像装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000045619A1 (fr) * | 1999-01-28 | 2000-08-03 | Sony Corporation | Dispositif source sonore virtuelle et appareil acoustique comportant un tel dispositif |
| US7917236B1 (en) | 1999-01-28 | 2011-03-29 | Sony Corporation | Virtual sound source device and acoustic device comprising the same |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0487181B1 (en) | 1996-11-27 |
| EP0487181A3 (en) | 1992-09-16 |
| EP0487181A2 (en) | 1992-05-27 |
| DE69123328T2 (de) | 1997-04-24 |
| US5201005A (en) | 1993-04-06 |
| DE69123328D1 (de) | 1997-01-09 |
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