JPH05165055A - 画素分割液晶表示素子 - Google Patents
画素分割液晶表示素子Info
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- JPH05165055A JPH05165055A JP33076491A JP33076491A JPH05165055A JP H05165055 A JPH05165055 A JP H05165055A JP 33076491 A JP33076491 A JP 33076491A JP 33076491 A JP33076491 A JP 33076491A JP H05165055 A JPH05165055 A JP H05165055A
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- pixel
- liquid crystal
- electrodes
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Abstract
(57)【要約】
【目的】 欠陥発生画素の画素電極を欠陥切り離し後正
常画素電極に接続する画素分割液晶表示素子を提供す
る。 【構成】 画素分割液晶表示素子において、画素を構成
する電極１５は複数の画素電極に分割され、各画素電極
１５はそれぞれのＴＦＴ１６を介して各別に並列にソー
スバス１９に接続し、ＴＦＴそれぞれのドレイン電極１
８はそれぞれ切断容易な幅の狭い橋絡片１７にいりそれ
ぞれの画素電極１５に接続すると共に、ソース電極１９
はそれぞれ切断容易な幅の狭い橋絡片１７によりソース
バス１９に接続し、画素電極１５はそれぞれ切断容易な
幅の狭い橋絡片４１により各付加容量電極４０に接続し
ており、ゲート電極はゲートバス１８に接続し、相隣接
する画素電極１５の互いに対向する部分の近傍に溶接短
絡用金属を具備せしめた。
常画素電極に接続する画素分割液晶表示素子を提供す
る。 【構成】 画素分割液晶表示素子において、画素を構成
する電極１５は複数の画素電極に分割され、各画素電極
１５はそれぞれのＴＦＴ１６を介して各別に並列にソー
スバス１９に接続し、ＴＦＴそれぞれのドレイン電極１
８はそれぞれ切断容易な幅の狭い橋絡片１７にいりそれ
ぞれの画素電極１５に接続すると共に、ソース電極１９
はそれぞれ切断容易な幅の狭い橋絡片１７によりソース
バス１９に接続し、画素電極１５はそれぞれ切断容易な
幅の狭い橋絡片４１により各付加容量電極４０に接続し
ており、ゲート電極はゲートバス１８に接続し、相隣接
する画素電極１５の互いに対向する部分の近傍に溶接短
絡用金属を具備せしめた。
Description
【０００１】
【産業上の利用分野】この発明は、画素分割液晶表示素
子に関し、特に画素分割液晶表示素子の内の欠陥部分を
切り離して当該画素電極を正常画素電極に接続する画素
分割液晶表示素子に関する。
子に関し、特に画素分割液晶表示素子の内の欠陥部分を
切り離して当該画素電極を正常画素電極に接続する画素
分割液晶表示素子に関する。
【０００２】
【従来の技術】ここで、従来提案されている液晶表示素
子を図１および図２を参照して簡単に説明するに、透明
基板１１および透明基板１２がスペーサ１３を介して互
いに近接対向して具備され、透明画素電極１５の画素マ
トリックスが透明基板１１内面に形成される。透明画素
電極１５のそれぞれには薄膜トランジスタ（ＴＦＴ）１
６が対応形成される。一方、透明基板１２の内面には透
明共通電極１７が形成されている。透明画素電極１５と
透明共通電極１７との間には液晶１４が封入される。薄
膜トランジスタ（ＴＦＴ）１６のゲートはゲートバス１
８に接続し、ソースはソースバス１９に接続している。
ゲートバス１８およびソースバス１９は図示される通り
互いに直交して多数本形成される。ゲートバス１８に制
御信号を供給して薄膜トランジスタ（ＴＦＴ）１６がオ
ンしたときにこれに対応する透明画素電極１５と透明共
通電極１７との間にソースバス１９を介して電圧が印加
されればこれら電極間の液晶の光学的状態が変化する様
に構成されている。透明画素電極１５には、必要により
隣接する薄膜トランジスタ（ＴＦＴ）１６のゲートバス
１８に重なるようにその端部から付加電極４０を延伸形
成し、付加電極４０とゲートバス１８との間に付加容量
部を形成する。透明画素電極１５と透明共通電極１７と
の間に形成される容量と並列のものである。
子を図１および図２を参照して簡単に説明するに、透明
基板１１および透明基板１２がスペーサ１３を介して互
いに近接対向して具備され、透明画素電極１５の画素マ
トリックスが透明基板１１内面に形成される。透明画素
電極１５のそれぞれには薄膜トランジスタ（ＴＦＴ）１
６が対応形成される。一方、透明基板１２の内面には透
明共通電極１７が形成されている。透明画素電極１５と
透明共通電極１７との間には液晶１４が封入される。薄
膜トランジスタ（ＴＦＴ）１６のゲートはゲートバス１
８に接続し、ソースはソースバス１９に接続している。
ゲートバス１８およびソースバス１９は図示される通り
互いに直交して多数本形成される。ゲートバス１８に制
御信号を供給して薄膜トランジスタ（ＴＦＴ）１６がオ
ンしたときにこれに対応する透明画素電極１５と透明共
通電極１７との間にソースバス１９を介して電圧が印加
されればこれら電極間の液晶の光学的状態が変化する様
に構成されている。透明画素電極１５には、必要により
隣接する薄膜トランジスタ（ＴＦＴ）１６のゲートバス
１８に重なるようにその端部から付加電極４０を延伸形
成し、付加電極４０とゲートバス１８との間に付加容量
部を形成する。透明画素電極１５と透明共通電極１７と
の間に形成される容量と並列のものである。
【０００３】ここで、液晶表示装置の製造工程を図３を
参照して簡単に説明しておく。透明基板１１上面に画素
電極１５、ソースバス１９がＩＴＯの如き透明導電体に
より形成され、更に画素電極１５およびソースバス１９
にまたがってＴＦＴ１６を構成する半導体層２３が形成
される。これらすべての上面に亘って窒化シリコンより
成るゲート絶縁膜２４を形成し、この絶縁膜２４の上面
の半導体層２３に対応するところにゲート電極２５を形
成すると共にこれらゲート電極２５に接続するゲートバ
ス１８をソースバス１９に直交するように形成する。こ
れらゲート電極２５およびゲートバス１８を含むゲート
絶縁膜２４の上面すべてに保護層２６を形成する。そし
て、保護層２６と透明共通電極１７との間に液晶が封入
される。
参照して簡単に説明しておく。透明基板１１上面に画素
電極１５、ソースバス１９がＩＴＯの如き透明導電体に
より形成され、更に画素電極１５およびソースバス１９
にまたがってＴＦＴ１６を構成する半導体層２３が形成
される。これらすべての上面に亘って窒化シリコンより
成るゲート絶縁膜２４を形成し、この絶縁膜２４の上面
の半導体層２３に対応するところにゲート電極２５を形
成すると共にこれらゲート電極２５に接続するゲートバ
ス１８をソースバス１９に直交するように形成する。こ
れらゲート電極２５およびゲートバス１８を含むゲート
絶縁膜２４の上面すべてに保護層２６を形成する。そし
て、保護層２６と透明共通電極１７との間に液晶が封入
される。
【０００４】
【発明が解決しようとする課題】画素を複数の画素に分
割し、これら複数の画素の内に欠陥画素が発生してもこ
れを切り離してしまって格別の修復を施すことはしない
手法もある。しかし、画素を例えば３或は４個の多数の
画素に分割したとしても、仮にその内の１画素に欠陥が
発生すれば、１／３画素或は１／４画素の不良が発生し
たことになるのであり、この程度の不良であっても肉眼
には容易に不良と認識されるのである。
割し、これら複数の画素の内に欠陥画素が発生してもこ
れを切り離してしまって格別の修復を施すことはしない
手法もある。しかし、画素を例えば３或は４個の多数の
画素に分割したとしても、仮にその内の１画素に欠陥が
発生すれば、１／３画素或は１／４画素の不良が発生し
たことになるのであり、この程度の不良であっても肉眼
には容易に不良と認識されるのである。
【０００５】この発明は、画素分割液晶表示素子の内の
欠陥部分を切り離して当該画素電極を正常画素電極に接
続するようにして上述の通りの問題を解消した画素分割
液晶表示素子を提供しようとするものである。
欠陥部分を切り離して当該画素電極を正常画素電極に接
続するようにして上述の通りの問題を解消した画素分割
液晶表示素子を提供しようとするものである。
【０００６】
【課題を解決するための手段】透明基板１１上面に画素
電極１５、ソースバス１９が透明導電体により形成さ
れ、更に画素電極１５およびソースバス１９にまたがっ
て薄膜トランジスタ（ＴＦＴ）１６を構成する半導体層
２３が形成され、これらを含む透明基板１１上面に絶縁
膜２４を形成し、この絶縁膜２４の上面の半導体層２３
に対応するところにゲート電極２５を形成すると共にこ
れらゲート電極２５に接続するゲートバス１８をソース
バス１９に直交するように形成し、これらゲート電極２
５およびゲートバス１８を含むゲート絶縁膜２４の上面
に保護層２６を形成し、保護層２６と透明共通電極１７
との間に液晶が封入された画素分割液晶表示素子におい
て、画素を構成する電極は複数の画素電極１５1 および
１５2 に分割され、各画素電極１５1 および１５2 はそ
れぞれの薄膜トランジスタ（ＴＦＴ）１６1 および１６
2 を介して各別に並列にソースバス１９に接続してお
り、薄膜トランジスタ（ＴＦＴ）それぞれのドレイン電
極１８1 および１８2 はそれぞれ切断容易な幅の狭い橋
絡片１７1 および１７2 によりそれぞれの画素電極１５
1 および１５2 に接続すると共に、ソース電極１９1 お
よび１９2 はそれぞれ切断容易な幅の狭い橋絡片１７1
および１７2 によりソースバス１９に接続しており、画
素電極１５ 1 および１５2 はそれぞれ切断容易な幅の狭
い橋絡片４１1 および４１2 により各付加容量電極４０
1 および４０2 に接続しており、ゲート電極はゲートバ
ス１８に接続し、相隣接する画素電極１５1 および画素
電極１５2 の互いに対向する部分の近傍に溶接短絡用金
属を具備せしめた。
電極１５、ソースバス１９が透明導電体により形成さ
れ、更に画素電極１５およびソースバス１９にまたがっ
て薄膜トランジスタ（ＴＦＴ）１６を構成する半導体層
２３が形成され、これらを含む透明基板１１上面に絶縁
膜２４を形成し、この絶縁膜２４の上面の半導体層２３
に対応するところにゲート電極２５を形成すると共にこ
れらゲート電極２５に接続するゲートバス１８をソース
バス１９に直交するように形成し、これらゲート電極２
５およびゲートバス１８を含むゲート絶縁膜２４の上面
に保護層２６を形成し、保護層２６と透明共通電極１７
との間に液晶が封入された画素分割液晶表示素子におい
て、画素を構成する電極は複数の画素電極１５1 および
１５2 に分割され、各画素電極１５1 および１５2 はそ
れぞれの薄膜トランジスタ（ＴＦＴ）１６1 および１６
2 を介して各別に並列にソースバス１９に接続してお
り、薄膜トランジスタ（ＴＦＴ）それぞれのドレイン電
極１８1 および１８2 はそれぞれ切断容易な幅の狭い橋
絡片１７1 および１７2 によりそれぞれの画素電極１５
1 および１５2 に接続すると共に、ソース電極１９1 お
よび１９2 はそれぞれ切断容易な幅の狭い橋絡片１７1
および１７2 によりソースバス１９に接続しており、画
素電極１５ 1 および１５2 はそれぞれ切断容易な幅の狭
い橋絡片４１1 および４１2 により各付加容量電極４０
1 および４０2 に接続しており、ゲート電極はゲートバ
ス１８に接続し、相隣接する画素電極１５1 および画素
電極１５2 の互いに対向する部分の近傍に溶接短絡用金
属を具備せしめた。
【０００７】そして、溶接短絡用金属としては、溶接用
金属を画素電極１５に具備し、短絡用金属２９を透明基
板上面に或は絶縁膜２４上面に具備せしめた。また、溶
接兼短絡用金属３０を透明基板１１上面および絶縁膜２
４上面に具備せしめた。
金属を画素電極１５に具備し、短絡用金属２９を透明基
板上面に或は絶縁膜２４上面に具備せしめた。また、溶
接兼短絡用金属３０を透明基板１１上面および絶縁膜２
４上面に具備せしめた。
【０００８】
【実施例】この発明の実施例を図４を参照して説明す
る。画素電極は画素電極１５1 および画素電極１５2 の
２枚に分割、構成されており、各画素電極１５1 および
画素電極１５2 は薄膜トランジスタ（ＴＦＴ）１６1 お
よび薄膜トランジスタ（ＴＦＴ）１６2 を介して各別に
並列にソースバス１９に接続している。ここで、薄膜ト
ランジスタ（ＴＦＴ）１６1 のドレイン電極１８1 は切
断容易な幅の狭い橋絡片１７1 により画素電極１５1 に
接続すると共に、ソース電極１９1 は切断容易な幅の狭
い橋絡片１７1 によりソースバス１９に接続する一方、
薄膜トランジスタ（ＴＦＴ）１６2 のドレイン電極１８
2 は切断容易な幅の狭い橋絡片１７2 により画素電極１
５2 に接続すると共に、ソース電極１９2 は切断容易な
幅の狭い橋絡片１７2 によりソースバス１９に接続して
いる。そして、画素電極１５1 とその付加容量電極４０
1 とは切断容易な幅の狭い橋絡片４１1 により相互接続
しており、画素電極１５2 とその付加容量電極４０2 と
は切断容易な幅の狭い橋絡片４１2 により相互接続して
いる。
る。画素電極は画素電極１５1 および画素電極１５2 の
２枚に分割、構成されており、各画素電極１５1 および
画素電極１５2 は薄膜トランジスタ（ＴＦＴ）１６1 お
よび薄膜トランジスタ（ＴＦＴ）１６2 を介して各別に
並列にソースバス１９に接続している。ここで、薄膜ト
ランジスタ（ＴＦＴ）１６1 のドレイン電極１８1 は切
断容易な幅の狭い橋絡片１７1 により画素電極１５1 に
接続すると共に、ソース電極１９1 は切断容易な幅の狭
い橋絡片１７1 によりソースバス１９に接続する一方、
薄膜トランジスタ（ＴＦＴ）１６2 のドレイン電極１８
2 は切断容易な幅の狭い橋絡片１７2 により画素電極１
５2 に接続すると共に、ソース電極１９2 は切断容易な
幅の狭い橋絡片１７2 によりソースバス１９に接続して
いる。そして、画素電極１５1 とその付加容量電極４０
1 とは切断容易な幅の狭い橋絡片４１1 により相互接続
しており、画素電極１５2 とその付加容量電極４０2 と
は切断容易な幅の狭い橋絡片４１2 により相互接続して
いる。
【０００９】この発明においては、上述した通り、画素
電極１５、薄膜トランジスタ（ＴＦＴ）１６、付加容量
電極４０をそれぞれ分割しており、そして薄膜トランジ
スタ（ＴＦＴ）１６および付加容量電極４０をそれぞれ
ソースバス１９および画素電極１５に切断容易な幅の狭
い橋絡片に接続したことにより、薄膜トランジスタ（Ｔ
ＦＴ）１６或は付加容量電極４０に欠陥が生じた場合に
これらを画素電極１５から切り離す。次いで欠陥が生じ
た薄膜トランジスタ（ＴＦＴ）１６或は付加容量電極４
０に対応するこれら欠陥部分が切り離された画素電極を
正常画素電極に短絡接続するのであるが、以下におい
て、欠陥部分の切り離しおよび画素電極と正常画素電極
との間の短絡接続の手法について説明する。
電極１５、薄膜トランジスタ（ＴＦＴ）１６、付加容量
電極４０をそれぞれ分割しており、そして薄膜トランジ
スタ（ＴＦＴ）１６および付加容量電極４０をそれぞれ
ソースバス１９および画素電極１５に切断容易な幅の狭
い橋絡片に接続したことにより、薄膜トランジスタ（Ｔ
ＦＴ）１６或は付加容量電極４０に欠陥が生じた場合に
これらを画素電極１５から切り離す。次いで欠陥が生じ
た薄膜トランジスタ（ＴＦＴ）１６或は付加容量電極４
０に対応するこれら欠陥部分が切り離された画素電極を
正常画素電極に短絡接続するのであるが、以下におい
て、欠陥部分の切り離しおよび画素電極と正常画素電極
との間の短絡接続の手法について説明する。
【００１０】図５は短絡接続部におけるＡ−Ａ断面を示
す図である。図５（ａ）の例においては、透明基板１１
上面に、先ずこの発明の短絡接続用金属層２９を形成
し、短絡接続用金属層２９を含み透明基板１１上面に絶
縁層２２を形成する。この絶縁層２２上面には上述の如
くして画素電極１５その他を形成する。この発明は、こ
の際画素を構成する相隣接する画素電極１５1 および画
素電極１５2 の互いに対向する部分の双方に溶接用金属
２８1 および２８2 を具備せしめておく。ところで、短
絡接続用金属層２９は溶接用金属２８1 および２８2 間
にまたがる長さを有するものである。２４は画素電極１
５1 および画素電極１５2 を含み絶縁層２２上面に形成
された絶縁膜である。
す図である。図５（ａ）の例においては、透明基板１１
上面に、先ずこの発明の短絡接続用金属層２９を形成
し、短絡接続用金属層２９を含み透明基板１１上面に絶
縁層２２を形成する。この絶縁層２２上面には上述の如
くして画素電極１５その他を形成する。この発明は、こ
の際画素を構成する相隣接する画素電極１５1 および画
素電極１５2 の互いに対向する部分の双方に溶接用金属
２８1 および２８2 を具備せしめておく。ところで、短
絡接続用金属層２９は溶接用金属２８1 および２８2 間
にまたがる長さを有するものである。２４は画素電極１
５1 および画素電極１５2 を含み絶縁層２２上面に形成
された絶縁膜である。
【００１１】図５（ｂ）の例はは短絡接続用金属層２９
を、図５（ａ）の場合とは異なって、透明基板１１上面
にではなくして絶縁層２４上面に形成する例を示してい
る。図５（ｃ）は、図５（ａ）および図５（ｂ）の場合
とは異なり、格別の溶接用金属は使用せずに溶接兼短絡
接続用金属層３０1 および溶接兼短絡接続用金属層３０
2 を透明基板１１上面および絶縁層２４上面に形成した
例である。
を、図５（ａ）の場合とは異なって、透明基板１１上面
にではなくして絶縁層２４上面に形成する例を示してい
る。図５（ｃ）は、図５（ａ）および図５（ｂ）の場合
とは異なり、格別の溶接用金属は使用せずに溶接兼短絡
接続用金属層３０1 および溶接兼短絡接続用金属層３０
2 を透明基板１１上面および絶縁層２４上面に形成した
例である。
【００１２】
【発明の効果】ここで、例えば付加容量電極４０1 近傍
の付加容量部において欠陥が発生している場合、図５
（ａ）の例については、透明基板１１側から矢印の向き
にレーザ光を放射してこれを付加容量電極４０1 の切断
容易な幅の狭い橋絡片４１1 に集束せしめ、橋絡片４１
1 を切断することにより欠陥容量部を画素電極１５1 か
ら容易に切り離すことができる。次いで、溶接工程に入
るのであるが、欠陥容量部を画素電極１５1 から切り離
した後、レーザ光を矢印の向きに放射してこれを今度は
溶接用金属２８1 近傍に集束せしめ、溶接用金属２８1
を溶融してこれにより画素電極１５1 と短絡接続用金属
層２９とを短絡接続することができる。これと同様の操
作を溶接用金属２８2 近傍にも施す。これにより溶接用
金属２８2 を溶融し、画素電極１５2 と短絡接続用金属
層２９とを上述と同様に短絡接続することができる。結
局、欠陥容量部が切り離された画素電極１５1 は正常な
画素電極１５2 に短絡接続されるに到り、従って欠陥容
量部が切り離された画素電極１５1 にも正常な画素電極
１５2 から表示信号が印加されることとなるので、当該
画素の画素電極全面積に格別の変化を生ぜしめずに済
む。
の付加容量部において欠陥が発生している場合、図５
（ａ）の例については、透明基板１１側から矢印の向き
にレーザ光を放射してこれを付加容量電極４０1 の切断
容易な幅の狭い橋絡片４１1 に集束せしめ、橋絡片４１
1 を切断することにより欠陥容量部を画素電極１５1 か
ら容易に切り離すことができる。次いで、溶接工程に入
るのであるが、欠陥容量部を画素電極１５1 から切り離
した後、レーザ光を矢印の向きに放射してこれを今度は
溶接用金属２８1 近傍に集束せしめ、溶接用金属２８1
を溶融してこれにより画素電極１５1 と短絡接続用金属
層２９とを短絡接続することができる。これと同様の操
作を溶接用金属２８2 近傍にも施す。これにより溶接用
金属２８2 を溶融し、画素電極１５2 と短絡接続用金属
層２９とを上述と同様に短絡接続することができる。結
局、欠陥容量部が切り離された画素電極１５1 は正常な
画素電極１５2 に短絡接続されるに到り、従って欠陥容
量部が切り離された画素電極１５1 にも正常な画素電極
１５2 から表示信号が印加されることとなるので、当該
画素の画素電極全面積に格別の変化を生ぜしめずに済
む。
【００１３】図５（ｂ）の例については、短絡接続用金
属層２９が溶接用金属２８1 および溶接用金属２８2 の
上方に配置されているが、この場合も図５（ａ）の例と
同様に欠陥容量部を画素電極１５1 から切り離した後、
上述の溶接工程を適用することにより欠陥発生画素電極
と正常画素電極との間の短絡接続を実施することができ
る。
属層２９が溶接用金属２８1 および溶接用金属２８2 の
上方に配置されているが、この場合も図５（ａ）の例と
同様に欠陥容量部を画素電極１５1 から切り離した後、
上述の溶接工程を適用することにより欠陥発生画素電極
と正常画素電極との間の短絡接続を実施することができ
る。
【００１４】図５（ｃ）の例については、これについて
も欠陥容量部を画素電極１５1 から切り離した後、溶接
兼短絡接続用金属層３０1 および溶接兼短絡接続用金属
層３０2 の両端部に上述の溶接工程を適用することによ
り欠陥発生画素電極と正常画素電極との間の短絡接続を
実施することができる。次に、画素電極１５1 の薄膜ト
ランジスタ（ＴＦＴ）１６1 に欠陥が発生している場合
についてであるが、この場合は薄膜トランジスタ（ＴＦ
Ｔ）１６1 の橋絡片１７1 に着目し、透明基板１１側か
ら矢印の向きにレーザ光を放射してこれに集束せしめ、
橋絡片１７1 を切断することにより欠陥ＴＦＴを画素電
極１５1 から容易に切り離すことができる。次いで実施
される溶接工程は付加容量部に欠陥が発生した場合と異
なるところはない。結局、欠陥ＴＦＴが切り離された画
素電極１５1 および付加容量電極４０1 は共に正常な画
素電極１５2 に短絡接続されるに到り、従って欠陥ＴＦ
Ｔが切り離された画素電極１５1 および付加容量電極４
０1 にも正常な画素電極１５2 から表示信号が印加され
ることとなるので、当該画素の画素電極全面積には何等
の変化も生じない。
も欠陥容量部を画素電極１５1 から切り離した後、溶接
兼短絡接続用金属層３０1 および溶接兼短絡接続用金属
層３０2 の両端部に上述の溶接工程を適用することによ
り欠陥発生画素電極と正常画素電極との間の短絡接続を
実施することができる。次に、画素電極１５1 の薄膜ト
ランジスタ（ＴＦＴ）１６1 に欠陥が発生している場合
についてであるが、この場合は薄膜トランジスタ（ＴＦ
Ｔ）１６1 の橋絡片１７1 に着目し、透明基板１１側か
ら矢印の向きにレーザ光を放射してこれに集束せしめ、
橋絡片１７1 を切断することにより欠陥ＴＦＴを画素電
極１５1 から容易に切り離すことができる。次いで実施
される溶接工程は付加容量部に欠陥が発生した場合と異
なるところはない。結局、欠陥ＴＦＴが切り離された画
素電極１５1 および付加容量電極４０1 は共に正常な画
素電極１５2 に短絡接続されるに到り、従って欠陥ＴＦ
Ｔが切り離された画素電極１５1 および付加容量電極４
０1 にも正常な画素電極１５2 から表示信号が印加され
ることとなるので、当該画素の画素電極全面積には何等
の変化も生じない。
【図１】液晶表示素子の従来例を示す図である。
【図２】液晶表示素子の画素マトリックスを示す図であ
る。
る。
【図３】図２のＤ−Ｄにおける断面を示す図である。
【図４】この発明の画素分割液晶表示素子の画素を示す
図である。
図である。
【図５】図４の短絡接続部におけるＡ−Ａ断面を示す図
であり、（ａ）は短絡接続用金属層が溶接用金属の下方
に配置されたものを示す図、（ｂ）は短絡接続用金属層
が溶接用金属の上方に配置されたものを示す図、（ｃ）
は溶接兼短絡接続用金属層が使用されものを示す図であ
る。
であり、（ａ）は短絡接続用金属層が溶接用金属の下方
に配置されたものを示す図、（ｂ）は短絡接続用金属層
が溶接用金属の上方に配置されたものを示す図、（ｃ）
は溶接兼短絡接続用金属層が使用されものを示す図であ
る。
１１ 透明基板 １４ 液晶 １５ 画素電極 １６ 薄膜トランジスタ（ＴＦＴ） １７ 透明共通電極 １８ ゲートバス １９ ソースバス ２３ 半導体層 ２４ 絶縁膜 ２５ ゲート電極 ２６ 保護層２６
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784
Claims (4)
- 【請求項１】 透明基板上面に画素電極、ソースバスが
透明導電体により形成され、更に画素電極およびソース
バスにまたがって薄膜トランジスタを構成する半導体層
が形成され、これらを含む透明基板上面に絶縁膜を形成
し、この絶縁膜の上面の半導体層に対応するところにゲ
ート電極を形成すると共にこれらゲート電極に接続する
ゲートバスをソースバスに直交するように形成し、これ
らゲート電極およびゲートバスを含むゲート絶縁膜の上
面に保護層を形成し、保護層と透明共通電極との間に液
晶が封入された画素分割液晶表示素子において、画素を
構成する電極は複数の画素電極に分割され、各画素電極
はそれぞれの薄膜トランジスタを介して各別に並列にソ
ースバスに接続しており、薄膜トランジスタそれぞれの
ドレイン電極はそれぞれ切断容易な幅の狭い橋絡片によ
りそれぞれの画素電極に接続すると共に、ソース電極は
それぞれ切断容易な幅の狭い橋絡片によりソースバスに
接続しており、画素電極はそれぞれ切断容易な幅の狭い
橋絡片により各付加容量電極に接続しており、ゲート電
極はゲートバスに接続し、相隣接する画素電極の互いに
対向する部分の近傍に溶接短絡用金属を具備せしめたこ
とを特徴とする画素分割液晶表示素子。 - 【請求項２】 請求項１に記載される画素分割液晶表示
素子において、溶接用金属を画素電極に具備し、短絡用
金属を透明基板上面に具備せしめたことを特徴とする画
素分割液晶表示素子。 - 【請求項３】 請求項１に記載される画素分割液晶表示
素子において、溶接用金属を画素電極に具備し、短絡用
金属を絶縁膜上面に具備せしめたことを特徴とする画素
分割液晶表示素子。 - 【請求項４】 請求項１に記載される画素分割液晶表示
素子において、溶接兼短絡用金属を透明基板上面および
絶縁膜上面に具備せしめたことを特徴とする画素分割液
晶表示素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33076491A JPH05165055A (ja) | 1991-12-13 | 1991-12-13 | 画素分割液晶表示素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33076491A JPH05165055A (ja) | 1991-12-13 | 1991-12-13 | 画素分割液晶表示素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05165055A true JPH05165055A (ja) | 1993-06-29 |
Family
ID=18236282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33076491A Pending JPH05165055A (ja) | 1991-12-13 | 1991-12-13 | 画素分割液晶表示素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05165055A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5977563A (en) * | 1996-05-09 | 1999-11-02 | Sharp Kabushiki Kaisha | Active matrix substrate and correcting method of structural defect |
| US6710827B2 (en) | 2000-03-31 | 2004-03-23 | Sharp Kabushiki Kaisha | Liquid crystal display device having sub-pixel electrodes and defect correction method therefor |
| US7110056B2 (en) | 2003-03-31 | 2006-09-19 | Sharp Kabushiki Kaisha | Thin film transistor array substrate and method for repairing the same |
| KR100711365B1 (ko) * | 2002-03-19 | 2007-04-27 | 엔이씨 도낀 가부시끼가이샤 | Ｄｃ 전력을 공급하며 노이즈 감쇠를 위한 노이즈 필터를구비하는 전자장치 |
| JP2012048264A (ja) * | 2005-01-31 | 2012-03-08 | Semiconductor Energy Lab Co Ltd | 表示装置 |
-
1991
- 1991-12-13 JP JP33076491A patent/JPH05165055A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5977563A (en) * | 1996-05-09 | 1999-11-02 | Sharp Kabushiki Kaisha | Active matrix substrate and correcting method of structural defect |
| US6297520B1 (en) | 1996-05-09 | 2001-10-02 | Sharp Kabushiki Kaisha | Active matrix substrate and correcting method of structural defect thereof |
| US6710827B2 (en) | 2000-03-31 | 2004-03-23 | Sharp Kabushiki Kaisha | Liquid crystal display device having sub-pixel electrodes and defect correction method therefor |
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| US8629440B2 (en) | 2005-01-31 | 2014-01-14 | Semiconductor Energy Laboratory Co., Ltd. | Display device with defective pixels correction structure |
| US9257453B2 (en) | 2005-01-31 | 2016-02-09 | Semiconductor Energy Laboratory Co., Ltd. | Display device including first to sixth transistors and light-emitting element |
| US9613988B2 (en) | 2005-01-31 | 2017-04-04 | Semiconductor Energy Laboratory Co., Ltd. | Display device having narrower wiring regions |
| US10573705B2 (en) | 2005-01-31 | 2020-02-25 | Semiconductor Energy Laboratory Co., Ltd. | Display device with defective pixel correction |
| US10700156B2 (en) | 2005-01-31 | 2020-06-30 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US11362165B2 (en) | 2005-01-31 | 2022-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US11910676B2 (en) | 2005-01-31 | 2024-02-20 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
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