JPH05164819A - 集積回路の良否判定装置 - Google Patents
集積回路の良否判定装置Info
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- JPH05164819A JPH05164819A JP3329102A JP32910291A JPH05164819A JP H05164819 A JPH05164819 A JP H05164819A JP 3329102 A JP3329102 A JP 3329102A JP 32910291 A JP32910291 A JP 32910291A JP H05164819 A JPH05164819 A JP H05164819A
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Abstract
(57)【要約】
【構成】一致回路１２により被試験集積回路ＩＣの応答
出力Ｏを予め定められた応答出力の期待値Ｅと順次比較
し、一致回路１２の一致出力Ａ１を計数回路１３により
計数し、一致回路１２の計数終了時点で、計数比較回路
１４によりパス計数値Ｐを予め定められたパス期待値Ｐ
Ｅと比較する。このとき、パス計数値Ｐとパス期待値Ｐ
Ｅが一致しておれば、計数比較回路１４は数値比較出力
Ｃ１を出力する。そうすると、判定レジスタ１５は、数
値比較出力Ｃ１に基づき被試験集積回路ＩＣが良品であ
ると判定して総合判定出力ＴＪを出力する。 【効果】１つのテストの期待値がパスでもフェイルでも
テスト可能となる。よって、簡易型良否判定装置であっ
ても、パス、フェイルを混在させてテストを行わなけれ
ばならない集積回路に対しても集積回路の機能確認を行
うことができる。
出力Ｏを予め定められた応答出力の期待値Ｅと順次比較
し、一致回路１２の一致出力Ａ１を計数回路１３により
計数し、一致回路１２の計数終了時点で、計数比較回路
１４によりパス計数値Ｐを予め定められたパス期待値Ｐ
Ｅと比較する。このとき、パス計数値Ｐとパス期待値Ｐ
Ｅが一致しておれば、計数比較回路１４は数値比較出力
Ｃ１を出力する。そうすると、判定レジスタ１５は、数
値比較出力Ｃ１に基づき被試験集積回路ＩＣが良品であ
ると判定して総合判定出力ＴＪを出力する。 【効果】１つのテストの期待値がパスでもフェイルでも
テスト可能となる。よって、簡易型良否判定装置であっ
ても、パス、フェイルを混在させてテストを行わなけれ
ばならない集積回路に対しても集積回路の機能確認を行
うことができる。
Description
【０００１】
【産業上の利用分野】本発明は、入力信号に対する被試
験集積回路の応答出力とその期待値との比較を行い、被
試験集積回路の動作の良否（パス／フェイル）を調べる
集積回路の良否判定装置に関する。
験集積回路の応答出力とその期待値との比較を行い、被
試験集積回路の動作の良否（パス／フェイル）を調べる
集積回路の良否判定装置に関する。
【０００２】
【従来の技術】一般に、集積回路の良否判定に際して
は、入力信号に対する被試験集積回路の応答出力とその
期待値との比較を行い、被試験集積回路の動作の良否
（パス／フェイル）を調べる簡易型良否判定装置が汎用
されている。ここで、従来の簡易型良否判定装置の構成
を図９に示す。
は、入力信号に対する被試験集積回路の応答出力とその
期待値との比較を行い、被試験集積回路の動作の良否
（パス／フェイル）を調べる簡易型良否判定装置が汎用
されている。ここで、従来の簡易型良否判定装置の構成
を図９に示す。
【０００３】この簡易型良否判定装置は、集積回路の良
否の判定をハードウェア的に行うもので、図９の如く、
判定タイミングパルスＴに合わせて被試験集積回路の応
答出力Ｏとその期待値Ｅとの比較を行い両者の不一致を
検出する不一致検出回路１と、不一致検出回路１の判定
出力Ｊに基づいて総合判定出力ＴＪを出力する判定レジ
スタ２とから構成されている。そして、個々のテスト毎
に不一致検出回路１によりパスかフェイルかが判別さ
れ、不一致検出回路１にて１つでもフェイルがあると判
別されると、判定レジスタ２が総合判定として不良品と
判定する。
否の判定をハードウェア的に行うもので、図９の如く、
判定タイミングパルスＴに合わせて被試験集積回路の応
答出力Ｏとその期待値Ｅとの比較を行い両者の不一致を
検出する不一致検出回路１と、不一致検出回路１の判定
出力Ｊに基づいて総合判定出力ＴＪを出力する判定レジ
スタ２とから構成されている。そして、個々のテスト毎
に不一致検出回路１によりパスかフェイルかが判別さ
れ、不一致検出回路１にて１つでもフェイルがあると判
別されると、判定レジスタ２が総合判定として不良品と
判定する。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
簡易型良否判定装置にあっては、テスト条件として全て
パスとなる条件をセットし、１つでもフェイルがあると
総合判定として不良品と判定するため、パス、フェイル
を混在させてテストを行わなければならない集積回路、
例えばイネーブル(enable)機能付きのメモリ集積回路に
対しては、ディスエーブル(disable) を確認することが
困難となり、集積回路の機能確認を全て行うことができ
なかった。そのため、パス、フェイルを混在させてテス
トを行わなければならない集積回路に対しては、結果的
に簡易型良否判定装置よりも性能的に優れ、かつ高価で
ある上位の良否判定装置の使用が余儀なくされていた。
簡易型良否判定装置にあっては、テスト条件として全て
パスとなる条件をセットし、１つでもフェイルがあると
総合判定として不良品と判定するため、パス、フェイル
を混在させてテストを行わなければならない集積回路、
例えばイネーブル(enable)機能付きのメモリ集積回路に
対しては、ディスエーブル(disable) を確認することが
困難となり、集積回路の機能確認を全て行うことができ
なかった。そのため、パス、フェイルを混在させてテス
トを行わなければならない集積回路に対しては、結果的
に簡易型良否判定装置よりも性能的に優れ、かつ高価で
ある上位の良否判定装置の使用が余儀なくされていた。
【０００５】本発明は、上記に鑑み、パス、フェイルを
混在させてテストを行わなければならない集積回路に対
しても集積回路の機能確認を全て行うことができる集積
回路の簡易型良否判定装置の提供を目的とする。
混在させてテストを行わなければならない集積回路に対
しても集積回路の機能確認を全て行うことができる集積
回路の簡易型良否判定装置の提供を目的とする。
【０００６】
【課題を解決するための手段】本発明請求項１による課
題解決手段は、複数の入力信号が被試験集積回路に順次
与えられたとき、該集積回路の応答出力を予め定める複
数の期待値と順次比較する比較手段、比較手段の比較結
果が一致または不一致のいずれか一方のときに信号を出
力する比較結果出力手段、比較結果出力手段から出力さ
れる信号の数を計数する計数手段、および複数の入力信
号に対する上記応答出力が期待値と全て比較され終えた
とき、計数手段の計数値が予め定める値か否かに基づい
て、被試験集積回路が良品か不良品かを判定する判定手
段を含むものである。
題解決手段は、複数の入力信号が被試験集積回路に順次
与えられたとき、該集積回路の応答出力を予め定める複
数の期待値と順次比較する比較手段、比較手段の比較結
果が一致または不一致のいずれか一方のときに信号を出
力する比較結果出力手段、比較結果出力手段から出力さ
れる信号の数を計数する計数手段、および複数の入力信
号に対する上記応答出力が期待値と全て比較され終えた
とき、計数手段の計数値が予め定める値か否かに基づい
て、被試験集積回路が良品か不良品かを判定する判定手
段を含むものである。
【０００７】請求項２による課題解決手段は、複数の入
力信号が被試験集積回路に順次与えられたとき、該集積
回路の応答出力を予め定める複数の期待値と順次比較す
る比較手段、比較手段の比較結果が一致のときに信号を
出力する第１比較結果出力手段、比較手段の比較結果が
不一致のときに信号を出力する第２比較結果出力手段、
第１比較結果出力手段から出力される信号の数を計数す
る第１計数手段、第２比較結果出力手段から出力される
信号の数を計数する第２計数手段、および複数の入力信
号に対する上記応答出力が期待値と全て比較され終えた
とき、第１計数手段の計数値が予め定める第１の値であ
り、かつ第２計数手段の計数値が予め定める第２の値で
ある場合に、被試験集積回路が良品であると判定する判
定手段を含むものである。
力信号が被試験集積回路に順次与えられたとき、該集積
回路の応答出力を予め定める複数の期待値と順次比較す
る比較手段、比較手段の比較結果が一致のときに信号を
出力する第１比較結果出力手段、比較手段の比較結果が
不一致のときに信号を出力する第２比較結果出力手段、
第１比較結果出力手段から出力される信号の数を計数す
る第１計数手段、第２比較結果出力手段から出力される
信号の数を計数する第２計数手段、および複数の入力信
号に対する上記応答出力が期待値と全て比較され終えた
とき、第１計数手段の計数値が予め定める第１の値であ
り、かつ第２計数手段の計数値が予め定める第２の値で
ある場合に、被試験集積回路が良品であると判定する判
定手段を含むものである。
【０００８】
【作用】上記請求項１による課題解決手段において、複
数の入力信号が被試験集積回路に順次与えられたとき、
この集積回路の応答出力を比較手段が予め定める複数の
期待値と順次比較する。そして、比較手段の比較結果が
一致または不一致のいずれか一方のときに比較結果出力
手段が信号を出力し、比較結果出力手段から出力される
信号の数を計数手段が計数する。そして、複数の入力信
号に対する上記応答出力が期待値と全て比較され終えた
とき、計数手段の計数値が予め定める値か否かに基づい
て、判定手段が被試験集積回路が良品か不良品かを判定
する。
数の入力信号が被試験集積回路に順次与えられたとき、
この集積回路の応答出力を比較手段が予め定める複数の
期待値と順次比較する。そして、比較手段の比較結果が
一致または不一致のいずれか一方のときに比較結果出力
手段が信号を出力し、比較結果出力手段から出力される
信号の数を計数手段が計数する。そして、複数の入力信
号に対する上記応答出力が期待値と全て比較され終えた
とき、計数手段の計数値が予め定める値か否かに基づい
て、判定手段が被試験集積回路が良品か不良品かを判定
する。
【０００９】このように、１個の被試験集積回路に対す
る一連のテストのパスまたはフェイルの数を計数し、複
数の入力信号に対する上記応答出力がパスまたはフェイ
ルの期待値と全て比較され終えたとき、計数値が予め定
める値か否かに基づいて集積回路の動作の良否を判定を
行うから、１つのテストの期待値がパスでもフェイルで
もテスト可能となる。したがって、簡易型良否判定装置
であっても、パス、フェイルを混在させてテストを行わ
なければならない集積回路に対しても集積回路の機能確
認を行うことができる。
る一連のテストのパスまたはフェイルの数を計数し、複
数の入力信号に対する上記応答出力がパスまたはフェイ
ルの期待値と全て比較され終えたとき、計数値が予め定
める値か否かに基づいて集積回路の動作の良否を判定を
行うから、１つのテストの期待値がパスでもフェイルで
もテスト可能となる。したがって、簡易型良否判定装置
であっても、パス、フェイルを混在させてテストを行わ
なければならない集積回路に対しても集積回路の機能確
認を行うことができる。
【００１０】請求項２において、複数の入力信号が被試
験集積回路に順次与えられたとき、この該集積回路の応
答出力を比較手段が予め定める複数の期待値と順次比較
する。そして、比較手段の比較結果が一致のときに第１
比較結果出力が信号を出力すし、比較手段の比較結果が
不一致のときに第２比較結果出力手段が信号を出力す
る。そうすると、第１計数手段が第１比較結果出力手段
から出力される信号の数を計数し、第２計数手段が第２
比較結果出力手段から出力される信号の数を計数する。
そして、判定手段が複数の入力信号に対する上記応答出
力が期待値と全て比較され終えたとき、第１計数手段の
計数値が予め定める第１の値であり、かつ第２計数手段
の計数値が予め定める第２の値である場合に、被試験集
積回路が良品であると判定する。
験集積回路に順次与えられたとき、この該集積回路の応
答出力を比較手段が予め定める複数の期待値と順次比較
する。そして、比較手段の比較結果が一致のときに第１
比較結果出力が信号を出力すし、比較手段の比較結果が
不一致のときに第２比較結果出力手段が信号を出力す
る。そうすると、第１計数手段が第１比較結果出力手段
から出力される信号の数を計数し、第２計数手段が第２
比較結果出力手段から出力される信号の数を計数する。
そして、判定手段が複数の入力信号に対する上記応答出
力が期待値と全て比較され終えたとき、第１計数手段の
計数値が予め定める第１の値であり、かつ第２計数手段
の計数値が予め定める第２の値である場合に、被試験集
積回路が良品であると判定する。
【００１１】このように、１個の被試験集積回路に対す
る一連のテストのパスの数、フェイルの数を別々にを計
数し、複数の入力信号に対する上記応答出力が期待値と
全て比較され終えたとき、パスの計数値が予め定める第
１の値であり、かつフェイルの計数値が予め定める第２
の値であるか否かに基づいて集積回路の動作の良否を判
定を行うから、１つのテストの期待値がパスでもフェイ
ルでもテスト可能となり、簡易型良否判定装置であって
も、パス、フェイルを混在させてテストを行わなければ
ならない集積回路に対しても集積回路の機能確認を行う
ことができる。
る一連のテストのパスの数、フェイルの数を別々にを計
数し、複数の入力信号に対する上記応答出力が期待値と
全て比較され終えたとき、パスの計数値が予め定める第
１の値であり、かつフェイルの計数値が予め定める第２
の値であるか否かに基づいて集積回路の動作の良否を判
定を行うから、１つのテストの期待値がパスでもフェイ
ルでもテスト可能となり、簡易型良否判定装置であって
も、パス、フェイルを混在させてテストを行わなければ
ならない集積回路に対しても集積回路の機能確認を行う
ことができる。
【００１２】また、パス計数値とパス期待値、およびフ
ェイル計数値とフェイル期待値の双方が一致したとき
に、被試験集積回路を良品と判定するから、パス計数値
とパス期待値、あるいはフェイル計数値とフェイル期待
値のみが一致するような、テストもれ、計数間違い等の
場合には不良品となる。よって、不良品を良品と誤って
判定することがなく、良否判定精度はより高くなる。
ェイル計数値とフェイル期待値の双方が一致したとき
に、被試験集積回路を良品と判定するから、パス計数値
とパス期待値、あるいはフェイル計数値とフェイル期待
値のみが一致するような、テストもれ、計数間違い等の
場合には不良品となる。よって、不良品を良品と誤って
判定することがなく、良否判定精度はより高くなる。
【００１３】
【実施例】以下、本発明の第１実施例を図１ないし図４
に基づいて詳述する。本実施例の集積回路の簡易型良否
判定装置の構成について図１に示すブロック図を参照し
つつ説明する。本実施例の簡易型良否判定装置は、一連
の入力信号に対する被試験集積回路ＩＣの応答出力とそ
の期待値とを比較して当該集積回路ＩＣの良否を判定す
るものであって、被試験集積回路ＩＣに対して複数の入
力信号Ｉを順次与える入力回路１０と、被試験集積回路
ＩＣの応答出力の期待値Ｅ、判定ストローブＳ、パス期
待値ＰＥおよび総合判定ストローブＴＳを順次出力する
期待値出力回路１１と、被試験集積回路ＩＣの応答出力
Ｏを判定ストローブＳの指定時間間隔で予め定める応答
出力の期待値Ｅと順次比較して両者の一致（パス）を検
出し、両者が一致したときに一致出力Ａ１を出力する一
致回路１２と、一致回路１２の一致出力Ａ１を計数する
計数回路１３と、計数回路１３が一致出力Ａ１を計数し
終えたとき、パス計数値Ｐと予め定めるパス期待値ＰＥ
を比較し、両者が一致したときに数値比較出力Ｃ１を出
力する数値比較回路１４と、数値比較回路１４の数値比
較出力Ｃ１に基づき被試験集積回路ＩＣの動作の良否を
判定記憶し、総合判定ストローブＴＳの指定時間間隔で
総合判定出力ＴＪする判定レジスタ１５とを備えてい
る。
に基づいて詳述する。本実施例の集積回路の簡易型良否
判定装置の構成について図１に示すブロック図を参照し
つつ説明する。本実施例の簡易型良否判定装置は、一連
の入力信号に対する被試験集積回路ＩＣの応答出力とそ
の期待値とを比較して当該集積回路ＩＣの良否を判定す
るものであって、被試験集積回路ＩＣに対して複数の入
力信号Ｉを順次与える入力回路１０と、被試験集積回路
ＩＣの応答出力の期待値Ｅ、判定ストローブＳ、パス期
待値ＰＥおよび総合判定ストローブＴＳを順次出力する
期待値出力回路１１と、被試験集積回路ＩＣの応答出力
Ｏを判定ストローブＳの指定時間間隔で予め定める応答
出力の期待値Ｅと順次比較して両者の一致（パス）を検
出し、両者が一致したときに一致出力Ａ１を出力する一
致回路１２と、一致回路１２の一致出力Ａ１を計数する
計数回路１３と、計数回路１３が一致出力Ａ１を計数し
終えたとき、パス計数値Ｐと予め定めるパス期待値ＰＥ
を比較し、両者が一致したときに数値比較出力Ｃ１を出
力する数値比較回路１４と、数値比較回路１４の数値比
較出力Ｃ１に基づき被試験集積回路ＩＣの動作の良否を
判定記憶し、総合判定ストローブＴＳの指定時間間隔で
総合判定出力ＴＪする判定レジスタ１５とを備えてい
る。
【００１４】ここで、上記良否判定装置の良否判定動作
について図３，４のタイミングチャートを参照しつつ説
明する。図３は良否判定装置が良品と判定する場合のタ
イミングチャート、図４は良否判定装置が不良品と判定
する場合のタイミングチャートである。なお、便宜上、
図２に示す入力端子ａ，ｂ、出力端子ｃおよびディスエ
ーブル(disable) 端子ｄを有するＯＲ回路に対して表１
に示す入力信号を与えた場合を例に挙げて述べる。表１
は上記ＯＲ回路に対する入力信号パターンおよび当該入
力信号パターンを与えたときの出力パターンであって、
表中〜はディスエーブル端子ｄがＯＦＦ時の出入力
パターンを、〜はディスエーブル端子ｄがＯＮ時の
出入力パターンを示している。
について図３，４のタイミングチャートを参照しつつ説
明する。図３は良否判定装置が良品と判定する場合のタ
イミングチャート、図４は良否判定装置が不良品と判定
する場合のタイミングチャートである。なお、便宜上、
図２に示す入力端子ａ，ｂ、出力端子ｃおよびディスエ
ーブル(disable) 端子ｄを有するＯＲ回路に対して表１
に示す入力信号を与えた場合を例に挙げて述べる。表１
は上記ＯＲ回路に対する入力信号パターンおよび当該入
力信号パターンを与えたときの出力パターンであって、
表中〜はディスエーブル端子ｄがＯＦＦ時の出入力
パターンを、〜はディスエーブル端子ｄがＯＮ時の
出入力パターンを示している。
【００１５】
【表１】
【００１６】まず、入力回路１０より被試験集積回路Ｉ
Ｃの入力端子ａ，ｂに対して入力信号Ｉが順次与えられ
ると、被試験集積回路ＩＣの出力端子ｃは応答出力Ｏを
順次出力する。一方、期待値出力回路１１からは、被試
験集積回路ＩＣの応答出力の期待値Ｅ、判定ストローブ
Ｓ、パス期待値ＰＥおよび総合判定ストローブＴＳが順
次出力される。
Ｃの入力端子ａ，ｂに対して入力信号Ｉが順次与えられ
ると、被試験集積回路ＩＣの出力端子ｃは応答出力Ｏを
順次出力する。一方、期待値出力回路１１からは、被試
験集積回路ＩＣの応答出力の期待値Ｅ、判定ストローブ
Ｓ、パス期待値ＰＥおよび総合判定ストローブＴＳが順
次出力される。
【００１７】そして、一致回路１２により、被試験集積
回路ＩＣの応答出力Ｏが判定ストローブＳの指定時間間
隔で予め定められた応答出力の期待値Ｅと順次比較さ
れ、両者が一致（パス）したときに一致出力Ａ１が計数
回路１３に出力される。そうすると、一致出力Ａ１が計
数回路１３により計数され、計数回路１３の計数終了時
点で、計数比較回路１４にてパス計数値Ｐが予め定めら
れたパス期待値ＰＥと一致するか否か比較される。
回路ＩＣの応答出力Ｏが判定ストローブＳの指定時間間
隔で予め定められた応答出力の期待値Ｅと順次比較さ
れ、両者が一致（パス）したときに一致出力Ａ１が計数
回路１３に出力される。そうすると、一致出力Ａ１が計
数回路１３により計数され、計数回路１３の計数終了時
点で、計数比較回路１４にてパス計数値Ｐが予め定めら
れたパス期待値ＰＥと一致するか否か比較される。
【００１８】このとき、図３のように、パス計数値Ｐと
パス期待値ＰＥが一致しておれば、計数比較回路１４は
数値比較出力Ｃ１を判定レジスタ１５に出力する。そう
すると、判定レジスタ１５により、数値比較出力Ｃ１に
基づき被試験集積回路ＩＣが良品であると判定記憶さ
れ、総合判定ストローブＴＳの指定時間間隔で総合判定
出力ＴＪがＨｉｇｈとして出力される。一方、図４のよ
うに、パス計数値Ｐとパス期待値ＰＥが不一致であれ
ば、計数比較回路１４は数値比較出力Ｃ１を判定レジス
タ１５に出力しない。そうすると、判定レジスタ１５に
より、被試験集積回路ＩＣが不良品であると判定記憶さ
れ、総合判定ストローブＴＳの指定時間間隔で総合判定
出力ＴＪがＬｏｗとして出力される。
パス期待値ＰＥが一致しておれば、計数比較回路１４は
数値比較出力Ｃ１を判定レジスタ１５に出力する。そう
すると、判定レジスタ１５により、数値比較出力Ｃ１に
基づき被試験集積回路ＩＣが良品であると判定記憶さ
れ、総合判定ストローブＴＳの指定時間間隔で総合判定
出力ＴＪがＨｉｇｈとして出力される。一方、図４のよ
うに、パス計数値Ｐとパス期待値ＰＥが不一致であれ
ば、計数比較回路１４は数値比較出力Ｃ１を判定レジス
タ１５に出力しない。そうすると、判定レジスタ１５に
より、被試験集積回路ＩＣが不良品であると判定記憶さ
れ、総合判定ストローブＴＳの指定時間間隔で総合判定
出力ＴＪがＬｏｗとして出力される。
【００１９】このように、１個の被試験集積回路ＩＣに
対する一連のテストのパスの数が計数され終えたとき、
パス計数値Ｐが予め定めるパス期待値ＰＥに一致するか
否かに基づいて集積回路の動作の良否を判定を行うか
ら、１つのテストの期待値がパスでもフェイルでもテス
ト可能となる。したがって、簡易型良否判定装置であっ
ても、パス、フェイルを混在させてテストを行わなけれ
ばならない集積回路、例えばイネーブル(enable)機能付
きのメモリ集積回路に対しても集積回路の機能確認を全
て行うことができる。
対する一連のテストのパスの数が計数され終えたとき、
パス計数値Ｐが予め定めるパス期待値ＰＥに一致するか
否かに基づいて集積回路の動作の良否を判定を行うか
ら、１つのテストの期待値がパスでもフェイルでもテス
ト可能となる。したがって、簡易型良否判定装置であっ
ても、パス、フェイルを混在させてテストを行わなけれ
ばならない集積回路、例えばイネーブル(enable)機能付
きのメモリ集積回路に対しても集積回路の機能確認を全
て行うことができる。
【００２０】なお、説明の便宜上、ＯＲ回路を例にとっ
たが、複雑なディスエーブル機能付きのメモリ集積回路
に対しても、テストのステップが増えるだけで同様に行
える。次に、本発明の第２実施例を図５ないし図７に基
づいて説明する。本実施例の集積回路の簡易型良否判定
装置の構成について図５に示すブロック図を参照しつつ
説明する。
たが、複雑なディスエーブル機能付きのメモリ集積回路
に対しても、テストのステップが増えるだけで同様に行
える。次に、本発明の第２実施例を図５ないし図７に基
づいて説明する。本実施例の集積回路の簡易型良否判定
装置の構成について図５に示すブロック図を参照しつつ
説明する。
【００２１】本実施例の簡易型良否判定装置は、被試験
集積回路ＩＣに対して複数の入力信号Ｉを順次与える入
力回路１０と、被試験集積回路ＩＣの応答出力の期待値
Ｅ、判定ストローブＳ、パス期待値ＰＥ、フェイル期待
値ＦＥおよび総合判定ストローブＴＳを出力する期待値
出力回路１１と、被試験集積回路ＩＣの応答出力Ｏを判
定ストローブＳの指定時間間隔で予め定める応答出力の
期待値Ｅと順次比較して両者の一致（パス）を検出し、
両者が一致したときに一致出力Ａ１を出力する一致回路
１２と、一致回路１２の一致出力Ａ１を計数する第１計
数回路１３と、第１計数回路１３が一致出力Ａ１を計数
し終えたとき、パス計数値Ｐと予め定めるパス期待値Ｐ
Ｅを比較し、両者が一致したときに第１数値比較出力Ｃ
１を出力する第１数値比較回路１４と、被試験集積回路
ＩＣの応答出力Ｏを判定ストローブＳの指定時間間隔で
予め定める応答出力の期待値Ｅと順次比較して両者の不
一致（フェイル）を検出し、両者が不一致のときに不一
致出力Ａ２を出力する不一致回路２０と、不一致回路２
０の不一致出力Ａ２を計数する第２計数回路２１と、第
２計数回路２１が一致出力Ａ２を計数し終えたとき、フ
ェイル計数値Ｆと予め定めるフェイル期待値ＦＥを比較
し、両者が一致したときに第２数値比較出力Ｃ２を出力
する第２数値比較回路２２と、両数値比較回路１４，２
２の各数値比較出力Ｃ１，Ｃ２に基づき被試験集積回路
ＩＣの動作の良否を判定記憶し、総合判定ストローブＴ
Ｓの指定時間間隔で総合判定出力ＴＪする判定レジスタ
１５とを備えている。
集積回路ＩＣに対して複数の入力信号Ｉを順次与える入
力回路１０と、被試験集積回路ＩＣの応答出力の期待値
Ｅ、判定ストローブＳ、パス期待値ＰＥ、フェイル期待
値ＦＥおよび総合判定ストローブＴＳを出力する期待値
出力回路１１と、被試験集積回路ＩＣの応答出力Ｏを判
定ストローブＳの指定時間間隔で予め定める応答出力の
期待値Ｅと順次比較して両者の一致（パス）を検出し、
両者が一致したときに一致出力Ａ１を出力する一致回路
１２と、一致回路１２の一致出力Ａ１を計数する第１計
数回路１３と、第１計数回路１３が一致出力Ａ１を計数
し終えたとき、パス計数値Ｐと予め定めるパス期待値Ｐ
Ｅを比較し、両者が一致したときに第１数値比較出力Ｃ
１を出力する第１数値比較回路１４と、被試験集積回路
ＩＣの応答出力Ｏを判定ストローブＳの指定時間間隔で
予め定める応答出力の期待値Ｅと順次比較して両者の不
一致（フェイル）を検出し、両者が不一致のときに不一
致出力Ａ２を出力する不一致回路２０と、不一致回路２
０の不一致出力Ａ２を計数する第２計数回路２１と、第
２計数回路２１が一致出力Ａ２を計数し終えたとき、フ
ェイル計数値Ｆと予め定めるフェイル期待値ＦＥを比較
し、両者が一致したときに第２数値比較出力Ｃ２を出力
する第２数値比較回路２２と、両数値比較回路１４，２
２の各数値比較出力Ｃ１，Ｃ２に基づき被試験集積回路
ＩＣの動作の良否を判定記憶し、総合判定ストローブＴ
Ｓの指定時間間隔で総合判定出力ＴＪする判定レジスタ
１５とを備えている。
【００２２】ここで、上記良否判定装置の良否判定動作
について図６，７のタイミングチャートを参照しつつ説
明する。図５は良否判定装置が良品と判定する場合のタ
イミングチャート、図６は良否判定装置が不良品と判定
する場合のタイミングチャートである。なお、便宜上、
第１実施例と同様、図２に示すＯＲ回路に対して表１に
示す入力信号を与えた場合を例に挙げて述べる。
について図６，７のタイミングチャートを参照しつつ説
明する。図５は良否判定装置が良品と判定する場合のタ
イミングチャート、図６は良否判定装置が不良品と判定
する場合のタイミングチャートである。なお、便宜上、
第１実施例と同様、図２に示すＯＲ回路に対して表１に
示す入力信号を与えた場合を例に挙げて述べる。
【００２３】まず、入力回路１０より被試験集積回路Ｉ
Ｃの入力端子ａ，ｂに対して入力信号Ｉが順次与えられ
ると、被試験集積回路ＩＣの出力端子ｃは応答出力Ｏを
順次出力し、同時に期待値出力回路１１からは、被試験
集積回路ＩＣの応答出力の期待値Ｅ、判定ストローブ
Ｓ、パス期待値ＰＥ、フェイル期待値ＦＥおよび総合判
定ストローブＴＳが順次出力される。
Ｃの入力端子ａ，ｂに対して入力信号Ｉが順次与えられ
ると、被試験集積回路ＩＣの出力端子ｃは応答出力Ｏを
順次出力し、同時に期待値出力回路１１からは、被試験
集積回路ＩＣの応答出力の期待値Ｅ、判定ストローブ
Ｓ、パス期待値ＰＥ、フェイル期待値ＦＥおよび総合判
定ストローブＴＳが順次出力される。
【００２４】そして、一致回路１２により、被試験集積
回路ＩＣの応答出力Ｏが判定ストローブＳの指定時間間
隔で予め定められた応答出力の期待値Ｅと順次比較さ
れ、両者が一致（パス）したときに一致出力Ａ１が第１
計数回路１３に出力される。そうすると、一致出力Ａ１
が第１計数回路１３により計数され、第１計数回路１３
の計数終了時点で、第１計数比較回路１４にてパス計数
値Ｐが予め定められたパス期待値ＰＥと一致するか否か
比較される。このとき、図６のように、パス計数値Ｐと
パス期待値ＰＥが一致しておれば、第１計数比較回路１
４は第１数値比較出力Ｃ１を判定レジスタ１５に出力す
る。一方、図７のように、パス計数値Ｐとパス期待値Ｐ
Ｅが不一致であれば、第１計数比較回路１４は第２数値
比較出力Ｃ１を判定レジスタ１５に出力しない。
回路ＩＣの応答出力Ｏが判定ストローブＳの指定時間間
隔で予め定められた応答出力の期待値Ｅと順次比較さ
れ、両者が一致（パス）したときに一致出力Ａ１が第１
計数回路１３に出力される。そうすると、一致出力Ａ１
が第１計数回路１３により計数され、第１計数回路１３
の計数終了時点で、第１計数比較回路１４にてパス計数
値Ｐが予め定められたパス期待値ＰＥと一致するか否か
比較される。このとき、図６のように、パス計数値Ｐと
パス期待値ＰＥが一致しておれば、第１計数比較回路１
４は第１数値比較出力Ｃ１を判定レジスタ１５に出力す
る。一方、図７のように、パス計数値Ｐとパス期待値Ｐ
Ｅが不一致であれば、第１計数比較回路１４は第２数値
比較出力Ｃ１を判定レジスタ１５に出力しない。
【００２５】一方、不一致回路２０により、被試験集積
回路ＩＣの応答出力Ｏが判定ストローブＳの指定時間間
隔で予め定められた応答出力の期待値Ｅと順次比較さ
れ、両者が不一致（フェイル）のときに不一致出力Ａ２
が第２計数回路２１に出力される。そうすると、不一致
出力Ａ２が第２計数回路２１により計数され、第２計数
回路２０の計数終了時点で、第２計数比較回路２２にて
フェイル計数値Ｆが予め定められたフェイル期待値ＦＥ
と一致するか否か比較される。このとき、図６のよう
に、フェイル計数値Ｆとフェイル期待値ＦＥが一致して
おれば、第２計数比較回路２２は第２数値比較出力Ｃ２
を判定レジスタ１５に出力する。一方、図７のように、
フェイル計数値Ｆとフェイル期待値ＦＥが不一致であれ
ば、第２計数比較回路２２は第２数値比較出力Ｃ２を判
定レジスタ１５に出力しない。
回路ＩＣの応答出力Ｏが判定ストローブＳの指定時間間
隔で予め定められた応答出力の期待値Ｅと順次比較さ
れ、両者が不一致（フェイル）のときに不一致出力Ａ２
が第２計数回路２１に出力される。そうすると、不一致
出力Ａ２が第２計数回路２１により計数され、第２計数
回路２０の計数終了時点で、第２計数比較回路２２にて
フェイル計数値Ｆが予め定められたフェイル期待値ＦＥ
と一致するか否か比較される。このとき、図６のよう
に、フェイル計数値Ｆとフェイル期待値ＦＥが一致して
おれば、第２計数比較回路２２は第２数値比較出力Ｃ２
を判定レジスタ１５に出力する。一方、図７のように、
フェイル計数値Ｆとフェイル期待値ＦＥが不一致であれ
ば、第２計数比較回路２２は第２数値比較出力Ｃ２を判
定レジスタ１５に出力しない。
【００２６】そして、図６のように、判定レジスタ１５
に両数値比較出力Ｃ１，Ｃ２が入力されると、判定レジ
スタ１５は、両数値比較出力Ｃ１，Ｃ２に基づき被試験
集積回路ＩＣが良品であると判定記憶し、総合判定スト
ローブＴＳの指定時間間隔で総合判定出力ＴＪをＨｉｇ
ｈ出力する。一方、図７のように、判定レジスタ１５に
両数値比較出力Ｃ１，Ｃ２が入力されないと、判定レジ
スタ１５は、被試験集積回路ＩＣが良品であると判定記
憶し、総合判定ストローブＴＳの指定時間間隔で総合判
定出力ＴＪをＬｏｗ出力する。
に両数値比較出力Ｃ１，Ｃ２が入力されると、判定レジ
スタ１５は、両数値比較出力Ｃ１，Ｃ２に基づき被試験
集積回路ＩＣが良品であると判定記憶し、総合判定スト
ローブＴＳの指定時間間隔で総合判定出力ＴＪをＨｉｇ
ｈ出力する。一方、図７のように、判定レジスタ１５に
両数値比較出力Ｃ１，Ｃ２が入力されないと、判定レジ
スタ１５は、被試験集積回路ＩＣが良品であると判定記
憶し、総合判定ストローブＴＳの指定時間間隔で総合判
定出力ＴＪをＬｏｗ出力する。
【００２７】このように、１個の被試験集積回路ＩＣに
対する一連のテストのパスの数フェイルの数がそれぞれ
計数され終えたとき、パス計数値Ｐが予め定めるパス期
待値ＰＥに、フェイル計数値Ｆが予め定めるフェイル期
待値ＦＥにそれぞれ一致するか否かに基づいて集積回路
の動作の良否を判定を行うから、１つのテストの期待値
がパスでもフェイルでもテスト可能となる。したがっ
て、第１実施例と同様の効果を得ることができる。
対する一連のテストのパスの数フェイルの数がそれぞれ
計数され終えたとき、パス計数値Ｐが予め定めるパス期
待値ＰＥに、フェイル計数値Ｆが予め定めるフェイル期
待値ＦＥにそれぞれ一致するか否かに基づいて集積回路
の動作の良否を判定を行うから、１つのテストの期待値
がパスでもフェイルでもテスト可能となる。したがっ
て、第１実施例と同様の効果を得ることができる。
【００２８】また、パス計数値とパス期待値、およびフ
ェイル計数値とフェイル期待値の双方が一致したときの
み、被試験集積回路ＩＣを良品と判定するから、パス計
数値とパス期待値、あるいはフェイル計数値とフェイル
期待値のみが一致するような、テストもれ、計数間違い
等の場合には不良品となる。このように、本実施例では
フェイルセルフ機能を有するので、不良品を良品と誤っ
て判定することがなく、良否判定精度は第１実施例より
もよくなる。
ェイル計数値とフェイル期待値の双方が一致したときの
み、被試験集積回路ＩＣを良品と判定するから、パス計
数値とパス期待値、あるいはフェイル計数値とフェイル
期待値のみが一致するような、テストもれ、計数間違い
等の場合には不良品となる。このように、本実施例では
フェイルセルフ機能を有するので、不良品を良品と誤っ
て判定することがなく、良否判定精度は第１実施例より
もよくなる。
【００２９】なお、本発明は上記実施例に限定されるも
のではなく、本発明の範囲内で多くの修正および変更を
加え得ることは勿論である。例えば、図８のように、不
一致回路２０にて被試験集積回路ＩＣの応答出力Ｏを予
め定める応答出力の期待値Ｅと順次比較して両者の不一
致（フェイル）を検出し、不一致回路２０の不一致出力
Ａ２を計数回路２１により計数し、計数回路２１の計数
終了時点で、計数比較回路２２にてェイル計数値Ｆと予
め定めるフェイル期待値ＦＥを比較し、両者が一致した
ときに数値比較出力Ｃ２を出力し、数値比較出力Ｃ２に
基づき判定レジスタ１５が被試験集積回路ＩＣの動作の
良否を判定する構成としても、パス、フェイルを混在さ
せてテストを行わなければならない集積回路に対しても
集積回路の機能確認を全て行うことができる。
のではなく、本発明の範囲内で多くの修正および変更を
加え得ることは勿論である。例えば、図８のように、不
一致回路２０にて被試験集積回路ＩＣの応答出力Ｏを予
め定める応答出力の期待値Ｅと順次比較して両者の不一
致（フェイル）を検出し、不一致回路２０の不一致出力
Ａ２を計数回路２１により計数し、計数回路２１の計数
終了時点で、計数比較回路２２にてェイル計数値Ｆと予
め定めるフェイル期待値ＦＥを比較し、両者が一致した
ときに数値比較出力Ｃ２を出力し、数値比較出力Ｃ２に
基づき判定レジスタ１５が被試験集積回路ＩＣの動作の
良否を判定する構成としても、パス、フェイルを混在さ
せてテストを行わなければならない集積回路に対しても
集積回路の機能確認を全て行うことができる。
【００３０】
【発明の効果】以上の説明から明らかな通り、本発明請
求項１，２によると、１つのテストの期待値がパスでも
フェイルでもテスト可能となるので、簡易型良否判定装
置であっても、パス、フェイルを混在させてテストを行
わなければならない集積回路に対しても集積回路の機能
確認を行うことができるといった優れた効果がある。
求項１，２によると、１つのテストの期待値がパスでも
フェイルでもテスト可能となるので、簡易型良否判定装
置であっても、パス、フェイルを混在させてテストを行
わなければならない集積回路に対しても集積回路の機能
確認を行うことができるといった優れた効果がある。
【００３１】また、請求項２では、パス計数値とパス期
待値、およびフェイル計数値とフェイル期待値の双方が
一致したときに、被試験集積回路ＩＣを良品と判定する
から、パス計数値とパス期待値、あるいはフェイル計数
値とフェイル期待値のみが一致するような、テストも
れ、計数間違い等の場合には不良品となる。そのため、
不良品を良品と誤って判定することがなく、良否判定精
度はより高くなる。
待値、およびフェイル計数値とフェイル期待値の双方が
一致したときに、被試験集積回路ＩＣを良品と判定する
から、パス計数値とパス期待値、あるいはフェイル計数
値とフェイル期待値のみが一致するような、テストも
れ、計数間違い等の場合には不良品となる。そのため、
不良品を良品と誤って判定することがなく、良否判定精
度はより高くなる。
【図１】本発明第１実施例に係る集積回路の良否判定装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
【図２】イネーブル機能付きのＯＲ回路を示すである。
【図３】良否判定装置が良品と判定する場合のタイミン
グチャートである。
グチャートである。
【図４】良否判定装置が不良品と判定する場合のタイミ
ングチャートである。
ングチャートである。
【図５】本発明第２実施例に係る集積回路の良否判定装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
【図６】良否判定装置が良品と判定する場合のタイミン
グチャートである。
グチャートである。
【図７】良否判定装置が不良品と判定する場合のタイミ
ングチャートである。
ングチャートである。
【図８】他の実施例に係る集積回路の良否判定装置の構
成を示すブロック図である。
成を示すブロック図である。
【図９】従来の良否判定装置の構成を示すブロック図で
ある。
ある。
１１ 期待値出力回路 １２ 一致回路 ２０ 不一致回路 １３，２１ 計数回路 １４，２２ 計数比較回路 １５ 判定レジスタ
Claims (2)
- 【請求項１】複数の入力信号が被試験集積回路に順次与
えられたとき、該集積回路の応答出力を予め定める複数
の期待値と順次比較する比較手段、 比較手段の比較結果が一致または不一致のいずれか一方
のときに信号を出力する比較結果出力手段、 比較結果出力手段から出力される信号の数を計数する計
数手段、および複数の入力信号に対する上記応答出力が
期待値と全て比較され終えたとき、計数手段の計数値が
予め定める値か否かに基づいて、被試験集積回路が良品
か不良品かを判定する判定手段を含むことを特徴とする
集積回路の良否判定装置。 - 【請求項２】複数の入力信号が被試験集積回路に順次与
えられたとき、該集積回路の応答出力を予め定める複数
の期待値と順次比較する比較手段、 比較手段の比較結果が一致のときに信号を出力する第１
比較結果出力手段、 比較手段の比較結果が不一致のときに信号を出力する第
２比較結果出力手段、 第１比較結果出力手段から出力される信号の数を計数す
る第１計数手段、 第２比較結果出力手段から出力される信号の数を計数す
る第２計数手段、および複数の入力信号に対する上記応
答出力が期待値と全て比較され終えたとき、第１計数手
段の計数値が予め定める第１の値であり、かつ第２計数
手段の計数値が予め定める第２の値である場合に、被試
験集積回路が良品であると判定する判定手段を含むこと
を特徴とする集積回路の良否判定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3329102A JPH05164819A (ja) | 1991-12-12 | 1991-12-12 | 集積回路の良否判定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3329102A JPH05164819A (ja) | 1991-12-12 | 1991-12-12 | 集積回路の良否判定装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05164819A true JPH05164819A (ja) | 1993-06-29 |
Family
ID=18217633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3329102A Pending JPH05164819A (ja) | 1991-12-12 | 1991-12-12 | 集積回路の良否判定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05164819A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2903774A1 (fr) * | 2006-07-17 | 2008-01-18 | Renault Sas | Procede de validation d'un diagnostic de fontionnement d'un dispositif. |
-
1991
- 1991-12-12 JP JP3329102A patent/JPH05164819A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2903774A1 (fr) * | 2006-07-17 | 2008-01-18 | Renault Sas | Procede de validation d'un diagnostic de fontionnement d'un dispositif. |
| WO2008009835A2 (fr) * | 2006-07-17 | 2008-01-24 | Renault S.A.S. | Procédé de validation d'un diagnostic de fonctionnement d'un dispositif |
| WO2008009835A3 (fr) * | 2006-07-17 | 2009-07-23 | Renault Sa | Procédé de validation d'un diagnostic de fonctionnement d'un dispositif |
| US8650003B2 (en) | 2006-07-17 | 2014-02-11 | Renault S.A.S. | Validation process for fault detection of a device |
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