JPH05164819A - 集積回路の良否判定装置 - Google Patents
集積回路の良否判定装置Info
- Publication number
- JPH05164819A JPH05164819A JP3329102A JP32910291A JPH05164819A JP H05164819 A JPH05164819 A JP H05164819A JP 3329102 A JP3329102 A JP 3329102A JP 32910291 A JP32910291 A JP 32910291A JP H05164819 A JPH05164819 A JP H05164819A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- output
- circuit
- value
- counting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【構成】一致回路12により被試験集積回路ICの応答
出力Oを予め定められた応答出力の期待値Eと順次比較
し、一致回路12の一致出力A1を計数回路13により
計数し、一致回路12の計数終了時点で、計数比較回路
14によりパス計数値Pを予め定められたパス期待値P
Eと比較する。このとき、パス計数値Pとパス期待値P
Eが一致しておれば、計数比較回路14は数値比較出力
C1を出力する。そうすると、判定レジスタ15は、数
値比較出力C1に基づき被試験集積回路ICが良品であ
ると判定して総合判定出力TJを出力する。 【効果】1つのテストの期待値がパスでもフェイルでも
テスト可能となる。よって、簡易型良否判定装置であっ
ても、パス、フェイルを混在させてテストを行わなけれ
ばならない集積回路に対しても集積回路の機能確認を行
うことができる。
出力Oを予め定められた応答出力の期待値Eと順次比較
し、一致回路12の一致出力A1を計数回路13により
計数し、一致回路12の計数終了時点で、計数比較回路
14によりパス計数値Pを予め定められたパス期待値P
Eと比較する。このとき、パス計数値Pとパス期待値P
Eが一致しておれば、計数比較回路14は数値比較出力
C1を出力する。そうすると、判定レジスタ15は、数
値比較出力C1に基づき被試験集積回路ICが良品であ
ると判定して総合判定出力TJを出力する。 【効果】1つのテストの期待値がパスでもフェイルでも
テスト可能となる。よって、簡易型良否判定装置であっ
ても、パス、フェイルを混在させてテストを行わなけれ
ばならない集積回路に対しても集積回路の機能確認を行
うことができる。
Description
【0001】
【産業上の利用分野】本発明は、入力信号に対する被試
験集積回路の応答出力とその期待値との比較を行い、被
試験集積回路の動作の良否(パス/フェイル)を調べる
集積回路の良否判定装置に関する。
験集積回路の応答出力とその期待値との比較を行い、被
試験集積回路の動作の良否(パス/フェイル)を調べる
集積回路の良否判定装置に関する。
【0002】
【従来の技術】一般に、集積回路の良否判定に際して
は、入力信号に対する被試験集積回路の応答出力とその
期待値との比較を行い、被試験集積回路の動作の良否
(パス/フェイル)を調べる簡易型良否判定装置が汎用
されている。ここで、従来の簡易型良否判定装置の構成
を図9に示す。
は、入力信号に対する被試験集積回路の応答出力とその
期待値との比較を行い、被試験集積回路の動作の良否
(パス/フェイル)を調べる簡易型良否判定装置が汎用
されている。ここで、従来の簡易型良否判定装置の構成
を図9に示す。
【0003】この簡易型良否判定装置は、集積回路の良
否の判定をハードウェア的に行うもので、図9の如く、
判定タイミングパルスTに合わせて被試験集積回路の応
答出力Oとその期待値Eとの比較を行い両者の不一致を
検出する不一致検出回路1と、不一致検出回路1の判定
出力Jに基づいて総合判定出力TJを出力する判定レジ
スタ2とから構成されている。そして、個々のテスト毎
に不一致検出回路1によりパスかフェイルかが判別さ
れ、不一致検出回路1にて1つでもフェイルがあると判
別されると、判定レジスタ2が総合判定として不良品と
判定する。
否の判定をハードウェア的に行うもので、図9の如く、
判定タイミングパルスTに合わせて被試験集積回路の応
答出力Oとその期待値Eとの比較を行い両者の不一致を
検出する不一致検出回路1と、不一致検出回路1の判定
出力Jに基づいて総合判定出力TJを出力する判定レジ
スタ2とから構成されている。そして、個々のテスト毎
に不一致検出回路1によりパスかフェイルかが判別さ
れ、不一致検出回路1にて1つでもフェイルがあると判
別されると、判定レジスタ2が総合判定として不良品と
判定する。
【0004】
【発明が解決しようとする課題】しかしながら、上記の
簡易型良否判定装置にあっては、テスト条件として全て
パスとなる条件をセットし、1つでもフェイルがあると
総合判定として不良品と判定するため、パス、フェイル
を混在させてテストを行わなければならない集積回路、
例えばイネーブル(enable)機能付きのメモリ集積回路に
対しては、ディスエーブル(disable) を確認することが
困難となり、集積回路の機能確認を全て行うことができ
なかった。そのため、パス、フェイルを混在させてテス
トを行わなければならない集積回路に対しては、結果的
に簡易型良否判定装置よりも性能的に優れ、かつ高価で
ある上位の良否判定装置の使用が余儀なくされていた。
簡易型良否判定装置にあっては、テスト条件として全て
パスとなる条件をセットし、1つでもフェイルがあると
総合判定として不良品と判定するため、パス、フェイル
を混在させてテストを行わなければならない集積回路、
例えばイネーブル(enable)機能付きのメモリ集積回路に
対しては、ディスエーブル(disable) を確認することが
困難となり、集積回路の機能確認を全て行うことができ
なかった。そのため、パス、フェイルを混在させてテス
トを行わなければならない集積回路に対しては、結果的
に簡易型良否判定装置よりも性能的に優れ、かつ高価で
ある上位の良否判定装置の使用が余儀なくされていた。
【0005】本発明は、上記に鑑み、パス、フェイルを
混在させてテストを行わなければならない集積回路に対
しても集積回路の機能確認を全て行うことができる集積
回路の簡易型良否判定装置の提供を目的とする。
混在させてテストを行わなければならない集積回路に対
しても集積回路の機能確認を全て行うことができる集積
回路の簡易型良否判定装置の提供を目的とする。
【0006】
【課題を解決するための手段】本発明請求項1による課
題解決手段は、複数の入力信号が被試験集積回路に順次
与えられたとき、該集積回路の応答出力を予め定める複
数の期待値と順次比較する比較手段、比較手段の比較結
果が一致または不一致のいずれか一方のときに信号を出
力する比較結果出力手段、比較結果出力手段から出力さ
れる信号の数を計数する計数手段、および複数の入力信
号に対する上記応答出力が期待値と全て比較され終えた
とき、計数手段の計数値が予め定める値か否かに基づい
て、被試験集積回路が良品か不良品かを判定する判定手
段を含むものである。
題解決手段は、複数の入力信号が被試験集積回路に順次
与えられたとき、該集積回路の応答出力を予め定める複
数の期待値と順次比較する比較手段、比較手段の比較結
果が一致または不一致のいずれか一方のときに信号を出
力する比較結果出力手段、比較結果出力手段から出力さ
れる信号の数を計数する計数手段、および複数の入力信
号に対する上記応答出力が期待値と全て比較され終えた
とき、計数手段の計数値が予め定める値か否かに基づい
て、被試験集積回路が良品か不良品かを判定する判定手
段を含むものである。
【0007】請求項2による課題解決手段は、複数の入
力信号が被試験集積回路に順次与えられたとき、該集積
回路の応答出力を予め定める複数の期待値と順次比較す
る比較手段、比較手段の比較結果が一致のときに信号を
出力する第1比較結果出力手段、比較手段の比較結果が
不一致のときに信号を出力する第2比較結果出力手段、
第1比較結果出力手段から出力される信号の数を計数す
る第1計数手段、第2比較結果出力手段から出力される
信号の数を計数する第2計数手段、および複数の入力信
号に対する上記応答出力が期待値と全て比較され終えた
とき、第1計数手段の計数値が予め定める第1の値であ
り、かつ第2計数手段の計数値が予め定める第2の値で
ある場合に、被試験集積回路が良品であると判定する判
定手段を含むものである。
力信号が被試験集積回路に順次与えられたとき、該集積
回路の応答出力を予め定める複数の期待値と順次比較す
る比較手段、比較手段の比較結果が一致のときに信号を
出力する第1比較結果出力手段、比較手段の比較結果が
不一致のときに信号を出力する第2比較結果出力手段、
第1比較結果出力手段から出力される信号の数を計数す
る第1計数手段、第2比較結果出力手段から出力される
信号の数を計数する第2計数手段、および複数の入力信
号に対する上記応答出力が期待値と全て比較され終えた
とき、第1計数手段の計数値が予め定める第1の値であ
り、かつ第2計数手段の計数値が予め定める第2の値で
ある場合に、被試験集積回路が良品であると判定する判
定手段を含むものである。
【0008】
【作用】上記請求項1による課題解決手段において、複
数の入力信号が被試験集積回路に順次与えられたとき、
この集積回路の応答出力を比較手段が予め定める複数の
期待値と順次比較する。そして、比較手段の比較結果が
一致または不一致のいずれか一方のときに比較結果出力
手段が信号を出力し、比較結果出力手段から出力される
信号の数を計数手段が計数する。そして、複数の入力信
号に対する上記応答出力が期待値と全て比較され終えた
とき、計数手段の計数値が予め定める値か否かに基づい
て、判定手段が被試験集積回路が良品か不良品かを判定
する。
数の入力信号が被試験集積回路に順次与えられたとき、
この集積回路の応答出力を比較手段が予め定める複数の
期待値と順次比較する。そして、比較手段の比較結果が
一致または不一致のいずれか一方のときに比較結果出力
手段が信号を出力し、比較結果出力手段から出力される
信号の数を計数手段が計数する。そして、複数の入力信
号に対する上記応答出力が期待値と全て比較され終えた
とき、計数手段の計数値が予め定める値か否かに基づい
て、判定手段が被試験集積回路が良品か不良品かを判定
する。
【0009】このように、1個の被試験集積回路に対す
る一連のテストのパスまたはフェイルの数を計数し、複
数の入力信号に対する上記応答出力がパスまたはフェイ
ルの期待値と全て比較され終えたとき、計数値が予め定
める値か否かに基づいて集積回路の動作の良否を判定を
行うから、1つのテストの期待値がパスでもフェイルで
もテスト可能となる。したがって、簡易型良否判定装置
であっても、パス、フェイルを混在させてテストを行わ
なければならない集積回路に対しても集積回路の機能確
認を行うことができる。
る一連のテストのパスまたはフェイルの数を計数し、複
数の入力信号に対する上記応答出力がパスまたはフェイ
ルの期待値と全て比較され終えたとき、計数値が予め定
める値か否かに基づいて集積回路の動作の良否を判定を
行うから、1つのテストの期待値がパスでもフェイルで
もテスト可能となる。したがって、簡易型良否判定装置
であっても、パス、フェイルを混在させてテストを行わ
なければならない集積回路に対しても集積回路の機能確
認を行うことができる。
【0010】請求項2において、複数の入力信号が被試
験集積回路に順次与えられたとき、この該集積回路の応
答出力を比較手段が予め定める複数の期待値と順次比較
する。そして、比較手段の比較結果が一致のときに第1
比較結果出力が信号を出力すし、比較手段の比較結果が
不一致のときに第2比較結果出力手段が信号を出力す
る。そうすると、第1計数手段が第1比較結果出力手段
から出力される信号の数を計数し、第2計数手段が第2
比較結果出力手段から出力される信号の数を計数する。
そして、判定手段が複数の入力信号に対する上記応答出
力が期待値と全て比較され終えたとき、第1計数手段の
計数値が予め定める第1の値であり、かつ第2計数手段
の計数値が予め定める第2の値である場合に、被試験集
積回路が良品であると判定する。
験集積回路に順次与えられたとき、この該集積回路の応
答出力を比較手段が予め定める複数の期待値と順次比較
する。そして、比較手段の比較結果が一致のときに第1
比較結果出力が信号を出力すし、比較手段の比較結果が
不一致のときに第2比較結果出力手段が信号を出力す
る。そうすると、第1計数手段が第1比較結果出力手段
から出力される信号の数を計数し、第2計数手段が第2
比較結果出力手段から出力される信号の数を計数する。
そして、判定手段が複数の入力信号に対する上記応答出
力が期待値と全て比較され終えたとき、第1計数手段の
計数値が予め定める第1の値であり、かつ第2計数手段
の計数値が予め定める第2の値である場合に、被試験集
積回路が良品であると判定する。
【0011】このように、1個の被試験集積回路に対す
る一連のテストのパスの数、フェイルの数を別々にを計
数し、複数の入力信号に対する上記応答出力が期待値と
全て比較され終えたとき、パスの計数値が予め定める第
1の値であり、かつフェイルの計数値が予め定める第2
の値であるか否かに基づいて集積回路の動作の良否を判
定を行うから、1つのテストの期待値がパスでもフェイ
ルでもテスト可能となり、簡易型良否判定装置であって
も、パス、フェイルを混在させてテストを行わなければ
ならない集積回路に対しても集積回路の機能確認を行う
ことができる。
る一連のテストのパスの数、フェイルの数を別々にを計
数し、複数の入力信号に対する上記応答出力が期待値と
全て比較され終えたとき、パスの計数値が予め定める第
1の値であり、かつフェイルの計数値が予め定める第2
の値であるか否かに基づいて集積回路の動作の良否を判
定を行うから、1つのテストの期待値がパスでもフェイ
ルでもテスト可能となり、簡易型良否判定装置であって
も、パス、フェイルを混在させてテストを行わなければ
ならない集積回路に対しても集積回路の機能確認を行う
ことができる。
【0012】また、パス計数値とパス期待値、およびフ
ェイル計数値とフェイル期待値の双方が一致したとき
に、被試験集積回路を良品と判定するから、パス計数値
とパス期待値、あるいはフェイル計数値とフェイル期待
値のみが一致するような、テストもれ、計数間違い等の
場合には不良品となる。よって、不良品を良品と誤って
判定することがなく、良否判定精度はより高くなる。
ェイル計数値とフェイル期待値の双方が一致したとき
に、被試験集積回路を良品と判定するから、パス計数値
とパス期待値、あるいはフェイル計数値とフェイル期待
値のみが一致するような、テストもれ、計数間違い等の
場合には不良品となる。よって、不良品を良品と誤って
判定することがなく、良否判定精度はより高くなる。
【0013】
【実施例】以下、本発明の第1実施例を図1ないし図4
に基づいて詳述する。本実施例の集積回路の簡易型良否
判定装置の構成について図1に示すブロック図を参照し
つつ説明する。本実施例の簡易型良否判定装置は、一連
の入力信号に対する被試験集積回路ICの応答出力とそ
の期待値とを比較して当該集積回路ICの良否を判定す
るものであって、被試験集積回路ICに対して複数の入
力信号Iを順次与える入力回路10と、被試験集積回路
ICの応答出力の期待値E、判定ストローブS、パス期
待値PEおよび総合判定ストローブTSを順次出力する
期待値出力回路11と、被試験集積回路ICの応答出力
Oを判定ストローブSの指定時間間隔で予め定める応答
出力の期待値Eと順次比較して両者の一致(パス)を検
出し、両者が一致したときに一致出力A1を出力する一
致回路12と、一致回路12の一致出力A1を計数する
計数回路13と、計数回路13が一致出力A1を計数し
終えたとき、パス計数値Pと予め定めるパス期待値PE
を比較し、両者が一致したときに数値比較出力C1を出
力する数値比較回路14と、数値比較回路14の数値比
較出力C1に基づき被試験集積回路ICの動作の良否を
判定記憶し、総合判定ストローブTSの指定時間間隔で
総合判定出力TJする判定レジスタ15とを備えてい
る。
に基づいて詳述する。本実施例の集積回路の簡易型良否
判定装置の構成について図1に示すブロック図を参照し
つつ説明する。本実施例の簡易型良否判定装置は、一連
の入力信号に対する被試験集積回路ICの応答出力とそ
の期待値とを比較して当該集積回路ICの良否を判定す
るものであって、被試験集積回路ICに対して複数の入
力信号Iを順次与える入力回路10と、被試験集積回路
ICの応答出力の期待値E、判定ストローブS、パス期
待値PEおよび総合判定ストローブTSを順次出力する
期待値出力回路11と、被試験集積回路ICの応答出力
Oを判定ストローブSの指定時間間隔で予め定める応答
出力の期待値Eと順次比較して両者の一致(パス)を検
出し、両者が一致したときに一致出力A1を出力する一
致回路12と、一致回路12の一致出力A1を計数する
計数回路13と、計数回路13が一致出力A1を計数し
終えたとき、パス計数値Pと予め定めるパス期待値PE
を比較し、両者が一致したときに数値比較出力C1を出
力する数値比較回路14と、数値比較回路14の数値比
較出力C1に基づき被試験集積回路ICの動作の良否を
判定記憶し、総合判定ストローブTSの指定時間間隔で
総合判定出力TJする判定レジスタ15とを備えてい
る。
【0014】ここで、上記良否判定装置の良否判定動作
について図3,4のタイミングチャートを参照しつつ説
明する。図3は良否判定装置が良品と判定する場合のタ
イミングチャート、図4は良否判定装置が不良品と判定
する場合のタイミングチャートである。なお、便宜上、
図2に示す入力端子a,b、出力端子cおよびディスエ
ーブル(disable) 端子dを有するOR回路に対して表1
に示す入力信号を与えた場合を例に挙げて述べる。表1
は上記OR回路に対する入力信号パターンおよび当該入
力信号パターンを与えたときの出力パターンであって、
表中〜はディスエーブル端子dがOFF時の出入力
パターンを、〜はディスエーブル端子dがON時の
出入力パターンを示している。
について図3,4のタイミングチャートを参照しつつ説
明する。図3は良否判定装置が良品と判定する場合のタ
イミングチャート、図4は良否判定装置が不良品と判定
する場合のタイミングチャートである。なお、便宜上、
図2に示す入力端子a,b、出力端子cおよびディスエ
ーブル(disable) 端子dを有するOR回路に対して表1
に示す入力信号を与えた場合を例に挙げて述べる。表1
は上記OR回路に対する入力信号パターンおよび当該入
力信号パターンを与えたときの出力パターンであって、
表中〜はディスエーブル端子dがOFF時の出入力
パターンを、〜はディスエーブル端子dがON時の
出入力パターンを示している。
【0015】
【表1】
【0016】まず、入力回路10より被試験集積回路I
Cの入力端子a,bに対して入力信号Iが順次与えられ
ると、被試験集積回路ICの出力端子cは応答出力Oを
順次出力する。一方、期待値出力回路11からは、被試
験集積回路ICの応答出力の期待値E、判定ストローブ
S、パス期待値PEおよび総合判定ストローブTSが順
次出力される。
Cの入力端子a,bに対して入力信号Iが順次与えられ
ると、被試験集積回路ICの出力端子cは応答出力Oを
順次出力する。一方、期待値出力回路11からは、被試
験集積回路ICの応答出力の期待値E、判定ストローブ
S、パス期待値PEおよび総合判定ストローブTSが順
次出力される。
【0017】そして、一致回路12により、被試験集積
回路ICの応答出力Oが判定ストローブSの指定時間間
隔で予め定められた応答出力の期待値Eと順次比較さ
れ、両者が一致(パス)したときに一致出力A1が計数
回路13に出力される。そうすると、一致出力A1が計
数回路13により計数され、計数回路13の計数終了時
点で、計数比較回路14にてパス計数値Pが予め定めら
れたパス期待値PEと一致するか否か比較される。
回路ICの応答出力Oが判定ストローブSの指定時間間
隔で予め定められた応答出力の期待値Eと順次比較さ
れ、両者が一致(パス)したときに一致出力A1が計数
回路13に出力される。そうすると、一致出力A1が計
数回路13により計数され、計数回路13の計数終了時
点で、計数比較回路14にてパス計数値Pが予め定めら
れたパス期待値PEと一致するか否か比較される。
【0018】このとき、図3のように、パス計数値Pと
パス期待値PEが一致しておれば、計数比較回路14は
数値比較出力C1を判定レジスタ15に出力する。そう
すると、判定レジスタ15により、数値比較出力C1に
基づき被試験集積回路ICが良品であると判定記憶さ
れ、総合判定ストローブTSの指定時間間隔で総合判定
出力TJがHighとして出力される。一方、図4のよ
うに、パス計数値Pとパス期待値PEが不一致であれ
ば、計数比較回路14は数値比較出力C1を判定レジス
タ15に出力しない。そうすると、判定レジスタ15に
より、被試験集積回路ICが不良品であると判定記憶さ
れ、総合判定ストローブTSの指定時間間隔で総合判定
出力TJがLowとして出力される。
パス期待値PEが一致しておれば、計数比較回路14は
数値比較出力C1を判定レジスタ15に出力する。そう
すると、判定レジスタ15により、数値比較出力C1に
基づき被試験集積回路ICが良品であると判定記憶さ
れ、総合判定ストローブTSの指定時間間隔で総合判定
出力TJがHighとして出力される。一方、図4のよ
うに、パス計数値Pとパス期待値PEが不一致であれ
ば、計数比較回路14は数値比較出力C1を判定レジス
タ15に出力しない。そうすると、判定レジスタ15に
より、被試験集積回路ICが不良品であると判定記憶さ
れ、総合判定ストローブTSの指定時間間隔で総合判定
出力TJがLowとして出力される。
【0019】このように、1個の被試験集積回路ICに
対する一連のテストのパスの数が計数され終えたとき、
パス計数値Pが予め定めるパス期待値PEに一致するか
否かに基づいて集積回路の動作の良否を判定を行うか
ら、1つのテストの期待値がパスでもフェイルでもテス
ト可能となる。したがって、簡易型良否判定装置であっ
ても、パス、フェイルを混在させてテストを行わなけれ
ばならない集積回路、例えばイネーブル(enable)機能付
きのメモリ集積回路に対しても集積回路の機能確認を全
て行うことができる。
対する一連のテストのパスの数が計数され終えたとき、
パス計数値Pが予め定めるパス期待値PEに一致するか
否かに基づいて集積回路の動作の良否を判定を行うか
ら、1つのテストの期待値がパスでもフェイルでもテス
ト可能となる。したがって、簡易型良否判定装置であっ
ても、パス、フェイルを混在させてテストを行わなけれ
ばならない集積回路、例えばイネーブル(enable)機能付
きのメモリ集積回路に対しても集積回路の機能確認を全
て行うことができる。
【0020】なお、説明の便宜上、OR回路を例にとっ
たが、複雑なディスエーブル機能付きのメモリ集積回路
に対しても、テストのステップが増えるだけで同様に行
える。次に、本発明の第2実施例を図5ないし図7に基
づいて説明する。本実施例の集積回路の簡易型良否判定
装置の構成について図5に示すブロック図を参照しつつ
説明する。
たが、複雑なディスエーブル機能付きのメモリ集積回路
に対しても、テストのステップが増えるだけで同様に行
える。次に、本発明の第2実施例を図5ないし図7に基
づいて説明する。本実施例の集積回路の簡易型良否判定
装置の構成について図5に示すブロック図を参照しつつ
説明する。
【0021】本実施例の簡易型良否判定装置は、被試験
集積回路ICに対して複数の入力信号Iを順次与える入
力回路10と、被試験集積回路ICの応答出力の期待値
E、判定ストローブS、パス期待値PE、フェイル期待
値FEおよび総合判定ストローブTSを出力する期待値
出力回路11と、被試験集積回路ICの応答出力Oを判
定ストローブSの指定時間間隔で予め定める応答出力の
期待値Eと順次比較して両者の一致(パス)を検出し、
両者が一致したときに一致出力A1を出力する一致回路
12と、一致回路12の一致出力A1を計数する第1計
数回路13と、第1計数回路13が一致出力A1を計数
し終えたとき、パス計数値Pと予め定めるパス期待値P
Eを比較し、両者が一致したときに第1数値比較出力C
1を出力する第1数値比較回路14と、被試験集積回路
ICの応答出力Oを判定ストローブSの指定時間間隔で
予め定める応答出力の期待値Eと順次比較して両者の不
一致(フェイル)を検出し、両者が不一致のときに不一
致出力A2を出力する不一致回路20と、不一致回路2
0の不一致出力A2を計数する第2計数回路21と、第
2計数回路21が一致出力A2を計数し終えたとき、フ
ェイル計数値Fと予め定めるフェイル期待値FEを比較
し、両者が一致したときに第2数値比較出力C2を出力
する第2数値比較回路22と、両数値比較回路14,2
2の各数値比較出力C1,C2に基づき被試験集積回路
ICの動作の良否を判定記憶し、総合判定ストローブT
Sの指定時間間隔で総合判定出力TJする判定レジスタ
15とを備えている。
集積回路ICに対して複数の入力信号Iを順次与える入
力回路10と、被試験集積回路ICの応答出力の期待値
E、判定ストローブS、パス期待値PE、フェイル期待
値FEおよび総合判定ストローブTSを出力する期待値
出力回路11と、被試験集積回路ICの応答出力Oを判
定ストローブSの指定時間間隔で予め定める応答出力の
期待値Eと順次比較して両者の一致(パス)を検出し、
両者が一致したときに一致出力A1を出力する一致回路
12と、一致回路12の一致出力A1を計数する第1計
数回路13と、第1計数回路13が一致出力A1を計数
し終えたとき、パス計数値Pと予め定めるパス期待値P
Eを比較し、両者が一致したときに第1数値比較出力C
1を出力する第1数値比較回路14と、被試験集積回路
ICの応答出力Oを判定ストローブSの指定時間間隔で
予め定める応答出力の期待値Eと順次比較して両者の不
一致(フェイル)を検出し、両者が不一致のときに不一
致出力A2を出力する不一致回路20と、不一致回路2
0の不一致出力A2を計数する第2計数回路21と、第
2計数回路21が一致出力A2を計数し終えたとき、フ
ェイル計数値Fと予め定めるフェイル期待値FEを比較
し、両者が一致したときに第2数値比較出力C2を出力
する第2数値比較回路22と、両数値比較回路14,2
2の各数値比較出力C1,C2に基づき被試験集積回路
ICの動作の良否を判定記憶し、総合判定ストローブT
Sの指定時間間隔で総合判定出力TJする判定レジスタ
15とを備えている。
【0022】ここで、上記良否判定装置の良否判定動作
について図6,7のタイミングチャートを参照しつつ説
明する。図5は良否判定装置が良品と判定する場合のタ
イミングチャート、図6は良否判定装置が不良品と判定
する場合のタイミングチャートである。なお、便宜上、
第1実施例と同様、図2に示すOR回路に対して表1に
示す入力信号を与えた場合を例に挙げて述べる。
について図6,7のタイミングチャートを参照しつつ説
明する。図5は良否判定装置が良品と判定する場合のタ
イミングチャート、図6は良否判定装置が不良品と判定
する場合のタイミングチャートである。なお、便宜上、
第1実施例と同様、図2に示すOR回路に対して表1に
示す入力信号を与えた場合を例に挙げて述べる。
【0023】まず、入力回路10より被試験集積回路I
Cの入力端子a,bに対して入力信号Iが順次与えられ
ると、被試験集積回路ICの出力端子cは応答出力Oを
順次出力し、同時に期待値出力回路11からは、被試験
集積回路ICの応答出力の期待値E、判定ストローブ
S、パス期待値PE、フェイル期待値FEおよび総合判
定ストローブTSが順次出力される。
Cの入力端子a,bに対して入力信号Iが順次与えられ
ると、被試験集積回路ICの出力端子cは応答出力Oを
順次出力し、同時に期待値出力回路11からは、被試験
集積回路ICの応答出力の期待値E、判定ストローブ
S、パス期待値PE、フェイル期待値FEおよび総合判
定ストローブTSが順次出力される。
【0024】そして、一致回路12により、被試験集積
回路ICの応答出力Oが判定ストローブSの指定時間間
隔で予め定められた応答出力の期待値Eと順次比較さ
れ、両者が一致(パス)したときに一致出力A1が第1
計数回路13に出力される。そうすると、一致出力A1
が第1計数回路13により計数され、第1計数回路13
の計数終了時点で、第1計数比較回路14にてパス計数
値Pが予め定められたパス期待値PEと一致するか否か
比較される。このとき、図6のように、パス計数値Pと
パス期待値PEが一致しておれば、第1計数比較回路1
4は第1数値比較出力C1を判定レジスタ15に出力す
る。一方、図7のように、パス計数値Pとパス期待値P
Eが不一致であれば、第1計数比較回路14は第2数値
比較出力C1を判定レジスタ15に出力しない。
回路ICの応答出力Oが判定ストローブSの指定時間間
隔で予め定められた応答出力の期待値Eと順次比較さ
れ、両者が一致(パス)したときに一致出力A1が第1
計数回路13に出力される。そうすると、一致出力A1
が第1計数回路13により計数され、第1計数回路13
の計数終了時点で、第1計数比較回路14にてパス計数
値Pが予め定められたパス期待値PEと一致するか否か
比較される。このとき、図6のように、パス計数値Pと
パス期待値PEが一致しておれば、第1計数比較回路1
4は第1数値比較出力C1を判定レジスタ15に出力す
る。一方、図7のように、パス計数値Pとパス期待値P
Eが不一致であれば、第1計数比較回路14は第2数値
比較出力C1を判定レジスタ15に出力しない。
【0025】一方、不一致回路20により、被試験集積
回路ICの応答出力Oが判定ストローブSの指定時間間
隔で予め定められた応答出力の期待値Eと順次比較さ
れ、両者が不一致(フェイル)のときに不一致出力A2
が第2計数回路21に出力される。そうすると、不一致
出力A2が第2計数回路21により計数され、第2計数
回路20の計数終了時点で、第2計数比較回路22にて
フェイル計数値Fが予め定められたフェイル期待値FE
と一致するか否か比較される。このとき、図6のよう
に、フェイル計数値Fとフェイル期待値FEが一致して
おれば、第2計数比較回路22は第2数値比較出力C2
を判定レジスタ15に出力する。一方、図7のように、
フェイル計数値Fとフェイル期待値FEが不一致であれ
ば、第2計数比較回路22は第2数値比較出力C2を判
定レジスタ15に出力しない。
回路ICの応答出力Oが判定ストローブSの指定時間間
隔で予め定められた応答出力の期待値Eと順次比較さ
れ、両者が不一致(フェイル)のときに不一致出力A2
が第2計数回路21に出力される。そうすると、不一致
出力A2が第2計数回路21により計数され、第2計数
回路20の計数終了時点で、第2計数比較回路22にて
フェイル計数値Fが予め定められたフェイル期待値FE
と一致するか否か比較される。このとき、図6のよう
に、フェイル計数値Fとフェイル期待値FEが一致して
おれば、第2計数比較回路22は第2数値比較出力C2
を判定レジスタ15に出力する。一方、図7のように、
フェイル計数値Fとフェイル期待値FEが不一致であれ
ば、第2計数比較回路22は第2数値比較出力C2を判
定レジスタ15に出力しない。
【0026】そして、図6のように、判定レジスタ15
に両数値比較出力C1,C2が入力されると、判定レジ
スタ15は、両数値比較出力C1,C2に基づき被試験
集積回路ICが良品であると判定記憶し、総合判定スト
ローブTSの指定時間間隔で総合判定出力TJをHig
h出力する。一方、図7のように、判定レジスタ15に
両数値比較出力C1,C2が入力されないと、判定レジ
スタ15は、被試験集積回路ICが良品であると判定記
憶し、総合判定ストローブTSの指定時間間隔で総合判
定出力TJをLow出力する。
に両数値比較出力C1,C2が入力されると、判定レジ
スタ15は、両数値比較出力C1,C2に基づき被試験
集積回路ICが良品であると判定記憶し、総合判定スト
ローブTSの指定時間間隔で総合判定出力TJをHig
h出力する。一方、図7のように、判定レジスタ15に
両数値比較出力C1,C2が入力されないと、判定レジ
スタ15は、被試験集積回路ICが良品であると判定記
憶し、総合判定ストローブTSの指定時間間隔で総合判
定出力TJをLow出力する。
【0027】このように、1個の被試験集積回路ICに
対する一連のテストのパスの数フェイルの数がそれぞれ
計数され終えたとき、パス計数値Pが予め定めるパス期
待値PEに、フェイル計数値Fが予め定めるフェイル期
待値FEにそれぞれ一致するか否かに基づいて集積回路
の動作の良否を判定を行うから、1つのテストの期待値
がパスでもフェイルでもテスト可能となる。したがっ
て、第1実施例と同様の効果を得ることができる。
対する一連のテストのパスの数フェイルの数がそれぞれ
計数され終えたとき、パス計数値Pが予め定めるパス期
待値PEに、フェイル計数値Fが予め定めるフェイル期
待値FEにそれぞれ一致するか否かに基づいて集積回路
の動作の良否を判定を行うから、1つのテストの期待値
がパスでもフェイルでもテスト可能となる。したがっ
て、第1実施例と同様の効果を得ることができる。
【0028】また、パス計数値とパス期待値、およびフ
ェイル計数値とフェイル期待値の双方が一致したときの
み、被試験集積回路ICを良品と判定するから、パス計
数値とパス期待値、あるいはフェイル計数値とフェイル
期待値のみが一致するような、テストもれ、計数間違い
等の場合には不良品となる。このように、本実施例では
フェイルセルフ機能を有するので、不良品を良品と誤っ
て判定することがなく、良否判定精度は第1実施例より
もよくなる。
ェイル計数値とフェイル期待値の双方が一致したときの
み、被試験集積回路ICを良品と判定するから、パス計
数値とパス期待値、あるいはフェイル計数値とフェイル
期待値のみが一致するような、テストもれ、計数間違い
等の場合には不良品となる。このように、本実施例では
フェイルセルフ機能を有するので、不良品を良品と誤っ
て判定することがなく、良否判定精度は第1実施例より
もよくなる。
【0029】なお、本発明は上記実施例に限定されるも
のではなく、本発明の範囲内で多くの修正および変更を
加え得ることは勿論である。例えば、図8のように、不
一致回路20にて被試験集積回路ICの応答出力Oを予
め定める応答出力の期待値Eと順次比較して両者の不一
致(フェイル)を検出し、不一致回路20の不一致出力
A2を計数回路21により計数し、計数回路21の計数
終了時点で、計数比較回路22にてェイル計数値Fと予
め定めるフェイル期待値FEを比較し、両者が一致した
ときに数値比較出力C2を出力し、数値比較出力C2に
基づき判定レジスタ15が被試験集積回路ICの動作の
良否を判定する構成としても、パス、フェイルを混在さ
せてテストを行わなければならない集積回路に対しても
集積回路の機能確認を全て行うことができる。
のではなく、本発明の範囲内で多くの修正および変更を
加え得ることは勿論である。例えば、図8のように、不
一致回路20にて被試験集積回路ICの応答出力Oを予
め定める応答出力の期待値Eと順次比較して両者の不一
致(フェイル)を検出し、不一致回路20の不一致出力
A2を計数回路21により計数し、計数回路21の計数
終了時点で、計数比較回路22にてェイル計数値Fと予
め定めるフェイル期待値FEを比較し、両者が一致した
ときに数値比較出力C2を出力し、数値比較出力C2に
基づき判定レジスタ15が被試験集積回路ICの動作の
良否を判定する構成としても、パス、フェイルを混在さ
せてテストを行わなければならない集積回路に対しても
集積回路の機能確認を全て行うことができる。
【0030】
【発明の効果】以上の説明から明らかな通り、本発明請
求項1,2によると、1つのテストの期待値がパスでも
フェイルでもテスト可能となるので、簡易型良否判定装
置であっても、パス、フェイルを混在させてテストを行
わなければならない集積回路に対しても集積回路の機能
確認を行うことができるといった優れた効果がある。
求項1,2によると、1つのテストの期待値がパスでも
フェイルでもテスト可能となるので、簡易型良否判定装
置であっても、パス、フェイルを混在させてテストを行
わなければならない集積回路に対しても集積回路の機能
確認を行うことができるといった優れた効果がある。
【0031】また、請求項2では、パス計数値とパス期
待値、およびフェイル計数値とフェイル期待値の双方が
一致したときに、被試験集積回路ICを良品と判定する
から、パス計数値とパス期待値、あるいはフェイル計数
値とフェイル期待値のみが一致するような、テストも
れ、計数間違い等の場合には不良品となる。そのため、
不良品を良品と誤って判定することがなく、良否判定精
度はより高くなる。
待値、およびフェイル計数値とフェイル期待値の双方が
一致したときに、被試験集積回路ICを良品と判定する
から、パス計数値とパス期待値、あるいはフェイル計数
値とフェイル期待値のみが一致するような、テストも
れ、計数間違い等の場合には不良品となる。そのため、
不良品を良品と誤って判定することがなく、良否判定精
度はより高くなる。
【図1】本発明第1実施例に係る集積回路の良否判定装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
【図2】イネーブル機能付きのOR回路を示すである。
【図3】良否判定装置が良品と判定する場合のタイミン
グチャートである。
グチャートである。
【図4】良否判定装置が不良品と判定する場合のタイミ
ングチャートである。
ングチャートである。
【図5】本発明第2実施例に係る集積回路の良否判定装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
【図6】良否判定装置が良品と判定する場合のタイミン
グチャートである。
グチャートである。
【図7】良否判定装置が不良品と判定する場合のタイミ
ングチャートである。
ングチャートである。
【図8】他の実施例に係る集積回路の良否判定装置の構
成を示すブロック図である。
成を示すブロック図である。
【図9】従来の良否判定装置の構成を示すブロック図で
ある。
ある。
11 期待値出力回路 12 一致回路 20 不一致回路 13,21 計数回路 14,22 計数比較回路 15 判定レジスタ
Claims (2)
- 【請求項1】複数の入力信号が被試験集積回路に順次与
えられたとき、該集積回路の応答出力を予め定める複数
の期待値と順次比較する比較手段、 比較手段の比較結果が一致または不一致のいずれか一方
のときに信号を出力する比較結果出力手段、 比較結果出力手段から出力される信号の数を計数する計
数手段、および複数の入力信号に対する上記応答出力が
期待値と全て比較され終えたとき、計数手段の計数値が
予め定める値か否かに基づいて、被試験集積回路が良品
か不良品かを判定する判定手段を含むことを特徴とする
集積回路の良否判定装置。 - 【請求項2】複数の入力信号が被試験集積回路に順次与
えられたとき、該集積回路の応答出力を予め定める複数
の期待値と順次比較する比較手段、 比較手段の比較結果が一致のときに信号を出力する第1
比較結果出力手段、 比較手段の比較結果が不一致のときに信号を出力する第
2比較結果出力手段、 第1比較結果出力手段から出力される信号の数を計数す
る第1計数手段、 第2比較結果出力手段から出力される信号の数を計数す
る第2計数手段、および複数の入力信号に対する上記応
答出力が期待値と全て比較され終えたとき、第1計数手
段の計数値が予め定める第1の値であり、かつ第2計数
手段の計数値が予め定める第2の値である場合に、被試
験集積回路が良品であると判定する判定手段を含むこと
を特徴とする集積回路の良否判定装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3329102A JPH05164819A (ja) | 1991-12-12 | 1991-12-12 | 集積回路の良否判定装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3329102A JPH05164819A (ja) | 1991-12-12 | 1991-12-12 | 集積回路の良否判定装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05164819A true JPH05164819A (ja) | 1993-06-29 |
Family
ID=18217633
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3329102A Pending JPH05164819A (ja) | 1991-12-12 | 1991-12-12 | 集積回路の良否判定装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05164819A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2903774A1 (fr) * | 2006-07-17 | 2008-01-18 | Renault Sas | Procede de validation d'un diagnostic de fontionnement d'un dispositif. |
-
1991
- 1991-12-12 JP JP3329102A patent/JPH05164819A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2903774A1 (fr) * | 2006-07-17 | 2008-01-18 | Renault Sas | Procede de validation d'un diagnostic de fontionnement d'un dispositif. |
WO2008009835A2 (fr) * | 2006-07-17 | 2008-01-24 | Renault S.A.S. | Procédé de validation d'un diagnostic de fonctionnement d'un dispositif |
WO2008009835A3 (fr) * | 2006-07-17 | 2009-07-23 | Renault Sa | Procédé de validation d'un diagnostic de fonctionnement d'un dispositif |
US8650003B2 (en) | 2006-07-17 | 2014-02-11 | Renault S.A.S. | Validation process for fault detection of a device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7373574B2 (en) | Semiconductor testing apparatus and method of testing semiconductor | |
US6477674B1 (en) | Method and apparatus for conducting input/output loop back tests using a local pattern generator and delay elements | |
US6986086B2 (en) | Method and device for simultaneous testing of a plurality of integrated circuits | |
US20060253752A1 (en) | Parallel input/output self-test circuit and method | |
US5610925A (en) | Failure analyzer for semiconductor tester | |
WO2008044391A1 (fr) | Dispositif de contrôle, procédé de contrôle et procédé de fabrication | |
JPS6232511B2 (ja) | ||
US20030079165A1 (en) | Effective use of parallel scan for identically instantiated sequential blocks | |
US20030062913A1 (en) | Testing a batch of electrical components | |
JPH05164819A (ja) | 集積回路の良否判定装置 | |
KR100311955B1 (ko) | 전자회로의기능테스트장치및방법 | |
US7482827B2 (en) | Integrated circuit with testable clock circuits | |
JP2985056B2 (ja) | Ic試験装置 | |
US5442301A (en) | LSI test circuit | |
US5999013A (en) | Method and apparatus for testing variable voltage and variable impedance drivers | |
JPH10319089A (ja) | 半導体試験装置 | |
US6405333B1 (en) | Fail array memory control circuit with selective input disable | |
JPH01207889A (ja) | Icカード試験装置 | |
US20020183953A1 (en) | Method of fault isolation of a digital electronic device | |
JP2508836B2 (ja) | ロジックテスタ | |
JP2651178B2 (ja) | Icカード試験装置 | |
CN117590192A (zh) | 一种芯片测试方法及装置 | |
JPH06258395A (ja) | 自動同期試験方法及び自動同期試験回路 | |
JPH0587888A (ja) | 集積回路の検査装置 | |
JP2003084045A (ja) | 半導体集積回路の試験装置および方法 |