JPH05158654A - Data transfer system - Google Patents

Abstract

PURPOSE:To detect the writing of extra data and the omission of data in data transfer by generating and adding a bit for data transfer to the data and writing them in the FIFO, and checking the added bit when the data are read out in the data transfer system which transfers data through an FIFO. CONSTITUTION:This data transfer system is provided with the FIFO 1, a transfer data generating means 3, and an error detecting means 5; and the transfer data sent from a data transfer source are written in the FIFO 1 together with the additional transfer data generated by the transfer data generating means 3 and the error detecting means 5 compares the transfer data added to the transfer data read out of the FIFO 1 with generated error check data to detect an error.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、ＦＩＦＯを介してデー
タを転送するデータ転送方式であって、データ転送時に
余分なデータの書き込みやデータ抜けを検出するデータ
転送方式に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data transfer system for transferring data via a FIFO, and more particularly to a data transfer system for detecting extra data writing or data loss during data transfer.

【０００２】[0002]

【従来の技術】従来、２つの回路間でデータの受渡しを
非同期に行うＦＩＦＯ(FIRST IN FIRST OUT)を用いた方
式がある。このＦＩＦＯを用いたデータ転送方式は、図
９の（イ）、（ロ）に示すように、回路Ａがデータ１、
２、３・・・とＦＩＦＯに順次書き込む（ＷＲＩＴ
Ｅ）。一方、回路ＢがＦＩＦＯからデータ１、２、３・
・・というように順次読み出す（ＲＥＡＤ）。2. Description of the Related Art Conventionally, there is a system using a FIFO (FIRST IN FIRST OUT) that asynchronously transfers data between two circuits. In the data transfer method using the FIFO, as shown in (a) and (b) of FIG.
2, 3, ... and write to the FIFO sequentially (WRIT
E). On the other hand, the circuit B outputs data 1, 2, 3 ... from the FIFO.
.. and so on are read out sequentially (READ).

【０００３】この際、データのエラーを検出するため
に、一般にパリティビットを生成して付加し、読み出し
時にチェックして転送データのエラーをチェックするよ
うにしていた。以下図９の構成および動作を簡単に説明
する。At this time, in order to detect a data error, a parity bit is generally generated and added, and it is checked at the time of reading to check the error of the transfer data. The configuration and operation of FIG. 9 will be briefly described below.

【０００４】図９の（イ）は、従来の回路構成例を示
す。図９の（イ）において、回路Ａは、データを非同期
に回路Ｂに渡そうとするデータ転送元の回路である。FIG. 9A shows an example of a conventional circuit configuration. In FIG. 9A, the circuit A is a data transfer source circuit that tries to asynchronously transfer data to the circuit B.

【０００５】回路Ｂは、回路Ａからデータを非同期に受
け取るデータ転送先の回路である。ＦＩＦＯは、図示の
ように回路Ａがデータを書き込んだ順序で回路Ｂが順次
データを読み出すことができるファーストインファース
トアウトのメモリであって、回路Ａから回路Ｂに非同期
にデータを転送するためのメモリである。The circuit B is a data transfer destination circuit that receives data from the circuit A asynchronously. The FIFO is a first-in first-out memory in which the circuit B can sequentially read the data in the order in which the circuit A writes the data as shown in the figure, and is used to asynchronously transfer the data from the circuit A to the circuit B. It is a memory.

【０００６】図９の（ロ）は、図９の（イ）のＦＩＦＯ
の内部のデータの流れの様子を模式的に表したものであ
る。ここで、データ転送元の回路Ａがデータ１、２、
３、４、５を順次書き込み（ＷＲＩＴＥ）、非同期にデ
ータ転送先の回路Ｂがデータ１、２、３、４、５を順次
読み出す（ＲＥＡＤ）ようにしている。これにより、回
路Ａ→ＦＩＦＯ→回路Ｂのルートでデータが非同期に転
送されることとなる。FIG. 9B shows the FIFO of FIG. 9A.
It is a schematic representation of the flow of data inside the. Here, the circuit A of the data transfer source is
3, 4, and 5 are sequentially written (WRITE), and the circuit B of the data transfer destination asynchronously sequentially reads the data 1, 2, 3, 4, and 5 (READ). As a result, the data is asynchronously transferred along the route of the circuit A → FIFO → circuit B.

【０００７】[0007]

【発明が解決しようとする課題】上述した図９の（イ）
のＦＩＦＯを用いた回路構成のもとで、従来のパリティ
ビットをデータ１、２、３・・・に付加して書き込み、
読み出し時にパリティビットを用いてデータエラーをチ
ェックしたのでは、図９の（ハ）に示すようにＦＩＦＯ
内部で余データ（余分なデータ）が書き込まれたり、あ
るいは図９の（ニ）に示すようにＦＩＦＯ内部で読み出
し時にデータ抜けが発生したりしても、当該余データや
抜けたデータ自身にデータ化けが生じていないときには
エラーチェックできないという問題があった。これを防
止するために、データの先頭などにデータ転送数を記述
して、正常なバイト数が送られたかチェックする方法が
あるが、チェックのためにレジスタにバイト数を設定し
たり、転送バイト数を計測してチェックしたりする処理
ための時間が必要となり、データ転送処理などの処理が
遅くなってしまうという問題があった。DISCLOSURE OF THE INVENTION Problems to be Solved by the Invention
, The conventional parity bit is added to the data 1, 2, 3 ...
When the data error is checked by using the parity bit at the time of reading, as shown in (c) of FIG.
Even if extra data is written inside (extra data), or if data loss occurs during reading inside the FIFO as shown in (d) of FIG. There was a problem that error checking could not be done when there was no ghost. To prevent this, there is a method to describe the number of data transfers at the beginning of the data and check whether a normal number of bytes has been sent, but for checking, set the number of bytes in the register or transfer bytes. There is a problem that processing such as data transfer processing is slowed because time for measuring and checking the number is required.

【０００８】本発明は、データ受渡しのためのビットを
生成してデータに付加してＦＩＦＯに書き込み、読み出
し時にこの付加したビットをチェックし、データ転送時
の余データの書き込みやデータ抜けを高速に検出するこ
とを目的としている。According to the present invention, a bit for data transfer is generated, added to data and written to a FIFO, and the added bit is checked at the time of reading to speed up writing of extra data or loss of data at the time of data transfer. The purpose is to detect.

【０００９】[0009]

【課題を解決するための手段】図１は、本発明の原理ブ
ロック図を示す。図１において、ＦＩＦＯ１は、転送デ
ータをファーストインファーストアウトに書き込んで読
み出すメモリである。FIG. 1 shows a block diagram of the principle of the present invention. In FIG. 1, a FIFO 1 is a memory for writing and reading transfer data in first-in first-out.

【００１０】受渡しデータ生成手段３は、ＦＩＦＯ１に
書き込む転送データに付加する受渡しデータを順次生成
するものである。エラー検出手段５は、ＦＩＦＯ１から
読み出した転送データに付加されている受渡しデータと
この転送データに対応づけて生成したチェックデータと
を比較してエラー検出するものである。The delivery data generating means 3 sequentially produces the delivery data to be added to the transfer data written in the FIFO 1. The error detecting means 5 detects an error by comparing the delivery data added to the transfer data read from the FIFO 1 with the check data generated in association with this transfer data.

【００１１】[0011]

【作用】本発明は、図１に示すように、データ転送元か
ら送られてきた転送データに受渡しデータ生成手段３が
生成した受渡しデータを付加してＦＩＦＯ１に書き込
み、エラー検出手段５がこのＦＩＦＯ１から読み出した
転送データに付加されている受渡しデータと生成したチ
ェックデータとを比較してエラーを検出するようにして
いる。According to the present invention, as shown in FIG. 1, the transfer data sent from the data transfer source is added to the transfer data generated by the transfer data generating means 3 and written in the FIFO1, and the error detecting means 5 is added to the FIFO1. An error is detected by comparing the delivery data added to the transfer data read from the server with the generated check data.

【００１２】この際に、転送データが並列データのシリ
アルデータである場合に、当該並列データに並列に受渡
しデータとして少なくとも１ビットを順次付加するよう
にしている。At this time, when the transfer data is serial data of parallel data, at least one bit is sequentially added in parallel to the parallel data as transfer data.

【００１３】また、転送データがシリアルデータである
場合に、当該シリアルデータ毎に任意の箇所に受渡しデ
ータとして少なくとも１ビットを付加するようにしてい
る。従って、データ転送（データ受渡し）のための受渡
しデータを生成してデータに付加してＦＩＦＯ１に書き
込み、読み出し時にこの付加した受渡しデータをチェッ
クすることにより、データ転送時の余データの書き込み
やデータ抜けを高速に検出することが可能となる。Further, when the transfer data is serial data, at least one bit is added as delivery data to an arbitrary location for each serial data. Therefore, by generating transfer data for data transfer (data transfer), adding it to the data and writing it to the FIFO1, and checking the added transfer data at the time of reading, writing of extra data at the time of data transfer or data loss Can be detected at high speed.

【００１４】[0014]

【実施例】次に、図１ないし図８を用いて本発明の実施
例の構成および動作を順次詳細に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the construction and operation of an embodiment of the present invention will be described in detail with reference to FIGS.

【００１５】図１において、ＦＩＦＯ１は、転送データ
をファーストインファーストアウトに書き込んで読み出
すメモリである。このＦＩＦＯ１によって例えばある回
路Ａから他の回路Ｂに非同期でデータ転送することがで
きる。このＦＩＦＯ１に書き込むデータが、並列データ
（例えば３２ビット）の場合、当該並列データに受渡し
データを少なくとも１ビットを一緒に順次書き込む。ま
た、シリアルデータの場合、シリアルデータ毎に任意の
箇所に受渡しデータとして少なくとも１ビットを付加し
て書込む。In FIG. 1, a FIFO 1 is a memory for writing and reading transfer data in first-in first-out. With this FIFO 1, for example, data can be asynchronously transferred from one circuit A to another circuit B. When the data to be written to the FIFO 1 is parallel data (for example, 32 bits), at least 1 bit of the delivery data is sequentially written together with the parallel data. Further, in the case of serial data, at least one bit is added and written as delivery data at an arbitrary location for each serial data.

【００１６】ＦＩＦＯ書込手段２は、転送データをＦＩ
ＦＯ１に書き込むものである。受渡しデータ生成手段３
は、ＦＩＦＯ１に書き込む転送データに付加する受渡し
データを順次生成するものである。The FIFO writing means 2 transfers the transfer data to the FI.
The data is written in FO1. Delivery data generation means 3
Is for sequentially generating delivery data to be added to the transfer data to be written in the FIFO 1.

【００１７】ＦＩＦＯ読出手段４は、ＦＩＦＯ１から転
送データを順次読み出すものである。エラー検出手段５
は、ＦＩＦＯ１から読み出した転送データに付加されて
いる受渡しデータと、この転送データに対応づけて生成
したチェックデータとを比較してエラー、例えば転送デ
ータ中に書き込まれた余データや、転送データに抜けが
発生したことを検出するものである。The FIFO reading means 4 sequentially reads the transfer data from the FIFO 1. Error detection means 5
Compares the transfer data added to the transfer data read from the FIFO 1 with the check data generated in association with this transfer data, and detects an error, for example, extra data written in the transfer data or transfer data. It is to detect the occurrence of omission.

【００１８】図２は、本発明の概念説明図を示す。ここ
では、１ビットデータを受渡しデータとした場合につい
て説明する。図２の（イ）は、正常時のＷＲＩＴＥおよ
びＲＥＡＤの様子を模式的に表示したものである。FIG. 2 is a conceptual explanatory view of the present invention. Here, the case where 1-bit data is used as the delivery data will be described. FIG. 2A is a schematic view showing the state of WRITE and READ in a normal state.

【００１９】（１） 転送データである、データ１、デ
ータ２、データ３、データ４、データ５に、受渡しビッ
トとして１、０、１、０、１と交互に変化するデータを
付加して図示ＦＩＦＯ内部に示すようにＦＩＦＯ１に書
き込む（ＷＲＩＴＥ）。(1) Transfer data, that is, data 1, data 2, data 3, data 4, data 5 are added with data that alternately changes as 1, 0, 1, 0, 1 as transfer bits. Write to FIFO1 as shown inside the FIFO (WRITE).

【００２０】（２） ＦＩＦＯ１からデータ１、データ
２、データ３、データ４、データ５というように順次転
送データを読み出すと共に、受渡しビットを１、０、
１、０、１というように読み出す。ここでは、読み出し
た受渡しビットが１と０を交互に変化するため、読み出
したデータを正常と判断する。(2) The sequential transfer data such as data 1, data 2, data 3, data 4, data 5 are read out from the FIFO 1, and the transfer bits are 1, 0,
Read out as 1, 0, 1. Here, since the read delivery bit alternately changes between 1 and 0, the read data is determined to be normal.

【００２１】図２の（ロ）は、異常時のＷＲＩＴＥおよ
びＲＥＡＤの様子を模式的に表示したものである。図２
の（ロ）の上段は、余分なデータを書込み時のＦＩＦＯ
内部を模式的に表す。FIG. 2B is a schematic representation of the state of WRITE and READ at the time of abnormality. Figure 2
The upper row of (b) is a FIFO when writing extra data
The inside is schematically shown.

【００２２】（１） ここでは、データ１、データ２、
データ３、余データ、データ４、データ５が順次ＦＩＦ
Ｏ１に書き込む。このとき余データは、０あるいは１の
いずれかである。(1) Here, data 1, data 2,
Data 3, surplus data, data 4, and data 5 are sequentially FIF
Write to O1. At this time, the extra data is either 0 or 1.

【００２３】（２） ＦＩＦＯ１からデータ１、データ
２、データ３、余データ、データ４、データ５というよ
うに順次転送データを読み出すと共に、受渡しビットを
１、０、１、？、０、１というように読み出す。ここ
で、？が１のとき、 １、０、１、１、０、１ となり、１１が連続してエラーと判定する。(2) The transfer data is sequentially read from the FIFO 1, such as data 1, data 2, data 3, extra data, data 4, and data 5, and the delivery bits are 1, 0, 1 ,? , 0, 1 and so on. here,? When is 1, it becomes 1, 0, 1, 1, 0, 1 and 11 is continuously judged as an error.

【００２４】？が０のとき、 １、０、１、０、０、１ となり、００が連続してエラーと判定する。[0024] When is 0, it becomes 1, 0, 1, 0, 0, 1 and 00 is continuously determined to be an error.

【００２５】図２の（ロ）の下段は、読み出し時にデー
タ抜けした時のＦＩＦＯから読み出したデータを模式的
に表す。 （１） ここでは、データ１、データ２、データ３、デ
ータ４、データ５が順次ＦＩＦＯ１に書き込んだ状態
で、読み出し時にデータ３が消えてしまい、 データ１、データ２、データ４、データ５ と読み出す。このときにデータに付加されている受渡し
ビットは、 １、０、１、１、０ となり１１と連続し、エラーと判定する。The lower part of FIG. 2B schematically shows the data read from the FIFO when the data is missing during the reading. (1) Here, in the state where data 1, data 2, data 3, data 4, and data 5 are sequentially written in the FIFO 1, the data 3 disappears when read, and data 1, data 2, data 4, data 5, and read out. At this time, the delivery bits added to the data are 1, 0, 1, 1, 0 and continue to 11, and it is determined that there is an error.

【００２６】以上のように、転送しようとするデータ
１、２、３、４・・・に１、０、１、０、１・・・とい
う交互に変化する受渡しビットを付加してＦＩＦＯ１に
書き込む。ＦＩＦＯ１から読み出したデータ１、２、
３、４・・・に付加されている受渡しビットが１、０、
１、０、１・・・というように交互に変化していれば正
常と判定し、一方、００、１１というように連続した場
合には余データがＦＩＦＯ１に書き込まれた、あるいは
ＦＩＦＯ１から読み出した時にデータ抜けが発生したの
で、エラーと判定する。As described above, the transfer bits 1, 2, 3, 4, ... Which are to be transferred are added to the alternating transfer bits of 1, 0, 1, 0, 1, ... And written in the FIFO 1. .. Data 1, 2 read from the FIFO1,
Delivery bits added to 3, 4, ...
If it changes alternately such as 1, 0, 1, ..., It is determined to be normal. On the other hand, if it continues as 00, 11, extra data is written in or read from FIFO1. At this time, data loss occurred, so it is judged as an error.

【００２７】図３は、本発明の１実施例構成図を示す。
図中点線を用いて各機能を表す回路の概略を示す（ＦＩ
ＦＯ書込手段１１とＦＩＦＯ読出手段１３は一部重複し
ているが説明の便宜上、図示点線のようにする）。FIG. 3 shows a block diagram of an embodiment of the present invention.
An outline of a circuit showing each function is shown by using dotted lines in the figure (FI
The FO writing means 11 and the FIFO reading means 13 partially overlap, but for convenience of explanation, they are shown as dotted lines in the drawing).

【００２８】図３において、ＦＩＦＯ書込手段１１は、
入力データおよび受渡しデータをＦＩＦＯ１に書き込む
ものである。書込みは、−ＤＲＥＱ（データリクエス
ト）をＮＯＴ（反転回路）でＤＲＥＱにしてこれをＤ−
ＦＦに入力し、これの出力とＤＲＥＱをＡＮＤに入力し
て遅延させ、出力として遅延させたＤＲＤＹ（データレ
ディイー）を生成する。ＡＤＤＲＥＳＳ（アドレス）を
ＤＥＣ（デコーダ）でデコードしてＷＲＩＴＥ ＡＤＤ
ＳＥＬ（ライトアドレスセレクト）のとき、これをＮＡ
ＮＤ２１に入力、更に、ＷＲＩＴＥとＤＲＤＹの２つ、
合計３つを入力し、全てがＨのときに−ＷＥ（ライトイ
ネーブル）を生成する。そして、この−ＷＥをＦＩＦＯ
１に入力し、入力データと受渡しデータを一緒にＦＩＦ
Ｏ１に書き込む（図４の、、）。In FIG. 3, the FIFO writing means 11 is
The input data and the delivery data are written in the FIFO1. For writing, set -DREQ (data request) to DREQ by NOT (inverting circuit) and change this to D-
The data is input to the FF, the output thereof and the DREQ are input to the AND, and delayed, and the delayed DRDY (data ready) is generated as the output. ADDRESS (address) is decoded by DEC (decoder) and WRITE ADD
When SEL (write address select), set this to NA
Input to ND21, and two of WRITE and DRDY,
Input 3 in total, and generate -WE (write enable) when all are H. And this -WE is FIFO
Input to 1 and FIF the input data and the delivery data together.
Write to O1 (,, in FIG. 4).

【００２９】受渡しデータ生成手段１２は、入力データ
（転送データ）に付加する１ビットの受渡しデータを生
成するものである。ここでは、−ＷＥをＪＫ−ＦＦ２３
のＫ端子に入力、ＪをＨレベルに保持し、当該−ＷＥで
トグル動作をさせ（図８のＪＫ−ＦＦの真理値表参
照）、当該−ＷＥ毎に１、０、１、０の受渡しデータを
生成するものである。The delivery data generating means 12 is for generating 1-bit delivery data to be added to the input data (transfer data). Here, -WE is set to JK-FF23.
Input to the K terminal of J, hold J at H level, toggle operation with the corresponding -WE (see JK-FF truth table in FIG. 8), and pass 1, 0, 1, 0 for each -WE. It generates data.

【００３０】ＦＩＦＯ読出手段１３は、ＦＩＦＯ１から
データ（転送データ）および受渡しデータを読み出すも
のである。ここでは、ＡＤＤＲＥＳＳ（アドレス）をＤ
ＥＣ（デコーダ）でデコードしてＲＥＡＤ ＡＤＤＳＥ
Ｌ（リードアドレスセレクト）のとき、これをＮＡＮＤ
２２に入力、更に、ＲＥＡＤとＤＲＤＹの２つ、合計３
つを入力し、全てがＨのときに−ＲＥ（リードイネーブ
ル）を生成する。そして、この−ＲＥをＦＩＦＯ１に入
力し、出力データと受渡しデータを一緒にＦＩＦＯ１か
ら読み出す（図５の、、）。The FIFO reading means 13 reads data (transfer data) and delivery data from the FIFO 1. Here, ADDRESS (address) is set to D
READ ADDSE after decoding with EC (decoder)
When L (read address select), this is NAND
Input to 22 and 2 more, READ and DRDY, total 3
2 is input, and when all are H, -RE (read enable) is generated. Then, this -RE is input to the FIFO1, and the output data and the delivery data are read out together from the FIFO1 (, in FIG. 5).

【００３１】チェックデータ発生回路１４は、チェック
データを生成する回路である。ここでは、１、０、１、
０・・・の１ビットのチェックデータを生成するもので
ある。チェックデータの生成は、−ＲＥをＮＯＴ（反転
回路）で反転したＲＥと、ＤＲＤＹ（データレディー）
をＮＡＮＤ２４に入力し、両者がＨレベル（アクティ
ブ）のとき、ＪＫ−ＦＦ２５のＫ端子に入力し、トグル
動作によって１、０、１０・・・と交互に１、０を生成
する。これにより、ＦＩＦＯ１に−ＲＥを入力してデー
タおよび受渡しデータを読み出す毎に、１と０が交互に
変化するチェックデータを生成する。The check data generating circuit 14 is a circuit for generating check data. Here, 1, 0, 1,
1-bit check data of 0 ... Is generated. The check data is generated by RE-RE which is inverted from -RE by NOT (inversion circuit) and DRDY (data ready).
Is input to the NAND 24, and when both are at the H level (active), it is input to the K terminal of the JK-FF 25, and the toggle operation generates 1, 0 alternately with 1, 0, 10 ... As a result, every time when -RE is input to the FIFO 1 to read the data and the delivery data, the check data in which 1 and 0 change alternately is generated.

【００３２】コンペア回路１５は、チェックデータとＦ
ＩＦＯ１から読み出した受渡しデータの両者をＥＯＲ
（排他論理和回路）に入力して当該両者が等しくないと
きにＨレベル（エラーを表す）を出力し、この出力と、
ＮＡＮＤ２４からの信号をＮＯＴで反転した信号をＡＮ
Ｄ２６に入力し、結果として両者が等しくないときにＨ
レベルのエラー信号を出力する。The compare circuit 15 receives the check data and F
EOR both the delivery data read from IFO1
(Exclusive OR circuit), when both are not equal, H level (representing error) is output, and this output,
A signal obtained by inverting the signal from the NAND24 with NOT is AN.
Input to D26 and as a result, when both are not equal, H
Output a level error signal.

【００３３】エラーラッチ回路１６は、コンペア回路１
５によってコンペアしたエラー信号をラッチするもので
ある。ここでは、ＡＮＤ２６からのエラー信号をＪＫ−
ＦＦ２７によって保持する。そして、チェックデータ生
成回路１４によって生成したチェックデータと、ＦＩＦ
Ｏ１から読み出した受渡しデータとが等しくないときに
ＥＲＲ（エラー信号）をＪＫ−ＦＦ２７のＱ端子から送
出する。The error latch circuit 16 is the compare circuit 1
The error signal compared by 5 is latched. Here, the error signal from AND26 is JK-
It is held by the FF 27. Then, the check data generated by the check data generation circuit 14 and the FIF
When the delivery data read from O1 is not equal, the ERR (error signal) is sent out from the Q terminal of the JK-FF27.

【００３４】次に、図４のタイムチャートに示す順序に
従い、図３のデータ書込み時の動作を詳細に説明する。
図４のは、−ＤＲＥＱ（データリクエスト）をＮＯ
Ｔ、Ｄ−ＦＦ、ＡＮＤによって遅延させる。Next, the operation at the time of data writing in FIG. 3 will be described in detail according to the order shown in the time chart in FIG.
No of -DREQ (data request)
Delay by T, D-FF, AND.

【００３５】は、ＮＡＮＤ２１によって、ＤＲＤＹ
（データレディー）、ＷＲＩＴＥ ＡＤＤＳＥＬ（ライ
トセレクト）、ＷＲＩＴＥの３つがＨレベルとなったこ
とに対応して、−ＷＥ（ライトイネーブル）を生成す
る。The NAND21 causes DRDY
(WE) (write enable) is generated in response to three of (data ready), WRITE ADDSEL (write select), and WRITE becoming H level.

【００３６】は、−ＷＥに対応してＪＫ−ＦＦ２３で
トグル動作によって生成した受渡しデータ（０あるいは
１）をＦＩＦＯ１に入力および入力データをＦＩＦＯ１
に入力し、ＣＬＯＣＫの立ち上がりでこれら両者を当該
ＦＩＦＯ１に書き込む。Is to input the transfer data (0 or 1) generated by the toggle operation in the JK-FF 23 to the FIFO1 in response to -WE and input the input data to the FIFO1.
, And both of them are written in the FIFO 1 at the rising edge of CLOCK.

【００３７】以上によって、転送しようとする入力デー
タに対して順次１、０、１、０・・・というトグル動作
によって発生させた受渡しデータをＦＩＦＯ１に順次書
き込むことが可能となる。As described above, it becomes possible to sequentially write the transfer data, which is generated by the toggle operation of 1, 0, 1, 0 ... To the input data to be transferred, in the FIFO 1.

【００３８】また、は、−ＷＥ信号のノイズにより、
ＦＩＦＯ１に余分な書込みが発生した様子を示す。ここ
で、図６を用いて図４のの−ＷＥ信号のノイズによ
り、ＦＩＦＯ１に余分な書込みが発生したときの受渡し
データについて説明する。In addition, due to the noise of the -WE signal,
It shows how extra writing occurs in the FIFO1. Now, with reference to FIG. 6, a description will be given of delivery data when extra writing occurs in the FIFO 1 due to noise of the −WE signal of FIG.

【００３９】図６に示すように、図４において、データ
の書込みの順序は、データ１、データ２、−ＷＥ信号の
ノイズによる余データ、データ３、−ＷＥ信号のノイズ
による余データという順序にＦＩＦＯ１に書き込まれ
る。この際、データと受渡しデータは、 データ、データ、余データ、データ、余データ：データ １ ０ ０ １ １：受渡しデータ となる。ここでは、受渡しデータが００、１１と連続
し、この部分に余分のデータが書き込まれたこととな
る。正常なときは、１０１０・・・とトグル的に変化す
る。As shown in FIG. 6, in FIG. 4, the order of data writing is data 1, data 2, surplus data due to noise of -WE signal, and data 3 and surplus data due to noise of -WE signal. Written to FIFO1. At this time, the data and the delivery data are data, data, extra data, data, extra data: data 1 0 0 1 1 1: delivery data. Here, the delivery data is continuous with 00 and 11, and the extra data is written in this portion. When it is normal, it changes like 1010 ...

【００４０】従って、ＦＩＦＯ１から読み出したときに
００、１１と受渡しデータが連続することとなり、容易
にエラー検出することが可能となる。次に、図５のタイ
ムチャートに示す順序に従い、図３のデータ読み出し時
の動作を詳細に説明する。Therefore, when the data is read from the FIFO 1, 00 and 11 and the delivery data are continuous, and the error can be easily detected. Next, the operation at the time of reading data in FIG. 3 will be described in detail according to the order shown in the time chart in FIG.

【００４１】図５のは、−ＤＲＥＱ（データリクエス
ト）をＮＯＴ、Ｄ−ＦＦ、ＡＮＤによって遅延させる。
は、ＮＡＮＤ２２によって、ＤＲＤＹ（データレディ
ー）、ＲＥＡＤ ＡＤＤＳＥＬ（リードセレクト）、Ｒ
ＥＡＤの３つがＨレベルとなったことに対応して、−Ｒ
Ｅ（リードイネーブル）を生成する。In FIG. 5, -DREQ (data request) is delayed by NOT, D-FF and AND.
By the NAND22, DRDY (data ready), READ ADDSEL (read select), R
Corresponding to the fact that three EADs are at the H level, -R
E (read enable) is generated.

【００４２】は、−ＲＥをＦＩＦＯ１に入力して出力
データおよび受渡しデータを読み出す。この際、−ＲＥ
に対応してＪＫ−ＦＦ２５でトグル動作によって生成し
たチェックデータ（０あるいは１）と、ＦＩＦＯ１から
読み出した受渡しデータとをＥＯＲに入力し、一致しな
いときにエラーを出力する。The -RE is input to the FIFO1 to read the output data and the delivery data. At this time, -RE
The check data (0 or 1) generated by the toggle operation in the JK-FF 25 and the delivery data read from the FIFO 1 are input to the EOR, and an error is output when they do not match.

【００４３】以上によって、ＦＩＦＯ１から読み出した
データに付加されている受渡しデータと、生成したチェ
ックデータとを比較して一致したときに正常なデータと
して送出し、一方、一致しないときにエラーとして検出
する。As described above, the delivery data added to the data read from the FIFO 1 is compared with the generated check data, and when they match, they are sent as normal data, while when they do not match, they are detected as an error. ..

【００４４】また、は、−ＲＥ信号のノイズにより、
ＦＩＦＯ１から読み出すデータに抜けが発生する様子を
示す。ここで、図７を用いて図５のの−ＲＥ信号のノ
イズにより、ＦＩＦＯ１からデータが抜けたときの受渡
しデータについて説明する。In addition, due to the noise of the -RE signal,
The following shows how the data read from the FIFO 1 is missing. Now, with reference to FIG. 7, a description will be given of the delivery data when the data is removed from the FIFO 1 due to the noise of the −RE signal of FIG.

【００４５】図７に示すように、図５において、データ
の読み出し順序は、データ１、データ２、−ＲＥ信号の
ノイズによりデータ３が消えてデータ４という順序にＦ
ＩＦＯ１から読み出される。この際、データと受渡しデ
ータは、 となる。ここでは、受渡しデータが００と連続し、この
部分のデータが消えたりして何らかのエラーが発生した
ことが判明する。正常なときは、１０１０・・・とトグ
ル的に変化する。As shown in FIG. 7, in FIG. 5, the data is read in the order of data 1, data 2, data 3 disappeared by noise of the -RE signal and data 4 in order.
It is read from IFO1. At this time, the data and the delivery data are Becomes Here, it is found that the delivery data is continuous with 00, the data in this portion disappears, and some kind of error occurs. When it is normal, it changes like 1010 ...

【００４６】従って、ＦＩＦＯ１から読み出したときに
００、１１と受渡しデータが連続した場合、例えば正常
にＦＩＦＯ１に書き込まれても読み出し時に−ＲＥのノ
イズによりデータ抜けが発生した場合に容易にエラー検
出することが可能となる。また、ＦＩＦＯ１からの読み
出しは正常でも、書込み時に−ＷＥによって余分なデー
タを書き込んだ場合にも同様にエラー検出することが可
能となる。Therefore, when the data 00 and 11 are consecutive when the data is read from the FIFO1, for example, when the data is normally written to the FIFO1 and a data loss occurs due to the noise of -RE at the time of reading, an error is easily detected. It becomes possible. Further, even if the reading from the FIFO 1 is normal, it is possible to detect the error similarly when extra data is written by -WE at the time of writing.

【００４７】図８は、ＪＫ−ＦＦの真理値表を示す。こ
こで、左側の○を付与したものがトグル的に動作する場
合であって、−ＷＥ毎に１、０、１、０・・・と変化す
る受渡しデータを生成するときの真理値表である。他
は、図示のような真理値を持つ。FIG. 8 shows a truth table of JK-FF. Here is a truth table for the case where the item with a circle on the left side operates as a toggle, and when the delivery data that changes to 1, 0, 1, 0 ... For each -WE is generated. .. Others have truth values as shown.

【００４８】[0048]

【発明の効果】以上説明したように、本発明によれば、
データ転送のための受渡しデータを生成してデータに付
加してＦＩＦＯ１に書き込み、読み出し時にこの付加し
た受渡しデータをチェックする構成を採用しているた
め、データ転送時の余データの書き込みやデータ抜けを
高速かつ容易に検出することができる。これにより、シ
リアルデータのＦＩＦＯに対する余分な書込みや、デー
タ抜けを高速に検出でき、装置の誤ったデータの出力や
誤動作を未然に防止することができる。As described above, according to the present invention,
Since the delivery data for data transfer is generated, added to the data and written to the FIFO1, and the added delivery data is checked at the time of reading, writing of extra data at the time of data transfer and data loss can be prevented. It can be detected quickly and easily. This makes it possible to detect excessive writing of serial data to the FIFO and data loss at high speed, and prevent erroneous data output and malfunction of the device.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の原理ブロック図である。FIG. 1 is a principle block diagram of the present invention.

【図２】本発明の概念説明図である。FIG. 2 is a conceptual explanatory diagram of the present invention.

【図３】本発明の１実施例構成図である。FIG. 3 is a configuration diagram of an embodiment of the present invention.

【図４】図３の回路のＦＩＦＯ書込み時のタイムチャー
トである。FIG. 4 is a time chart of the circuit of FIG. 3 during FIFO writing.

【図５】図３の回路のＦＩＦＯ読出し時のタイムチャー
トである。5 is a time chart of the circuit of FIG. 3 at the time of FIFO reading.

【図６】図４の動作説明図である。FIG. 6 is an operation explanatory diagram of FIG. 4;

【図７】図５の動作説明図である。FIG. 7 is an operation explanatory diagram of FIG. 5;

【図８】ＪＫ−ＦＦ真理値表である。FIG. 8 is a JK-FF truth table.

【図９】従来技術の説明図である。FIG. 9 is an explanatory diagram of a conventional technique.

【符号の説明】[Explanation of symbols]

１：ＦＩＦＯ ２、１１：ＦＩＦＯ書込手段 ３、１２：受渡しデータ生成手段 ４、１３：ＦＩＦＯ読出手段 ５：エラー検出手段 １４：チェックデータ発生回路 １５：コンペア回路 １６：エラーラッチ回路 1: FIFO 2, 11: FIFO writing means 3, 12: Passing data generating means 4, 13: FIFO reading means 5: Error detecting means 14: Check data generating circuit 15: Compare circuit 16: Error latch circuit

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】 ＦＩＦＯを介してデータを転送するデー
タ転送方式において、 転送データをファーストインファーストアウトに書き込
んで読み出すＦＩＦＯ（１）と、 このＦＩＦＯ（１）に書き込む転送データに付加する受
渡しデータを順次生成する受渡しデータ生成手段（３）
と、 上記ＦＩＦＯ（１）から読み出した転送データに付加さ
れている受渡しデータとこの転送データに対応づけて生
成したチェックデータとを比較してエラー検出するエラ
ー検出手段（５）とを備え、 データ転送元から送られてきた転送データに上記受渡し
データ生成手段（３）が生成した受渡しデータを付加し
て上記ＦＩＦＯ（１）に書き込み、上記エラー検出手段
（５）がこのＦＩＦＯ（１）から読み出した転送データ
に付加されている受渡しデータと、生成したエラーチェ
ックデータとを比較してエラーを検出するように構成し
たことを特徴とするデータ転送方式。1. A data transfer method for transferring data via a FIFO, comprising: a FIFO (1) for writing and reading transfer data in first-in first-out, and delivery data to be added to the transfer data to be written in this FIFO (1). Passing data generating means for sequentially generating (3)
And an error detection means (5) for detecting an error by comparing the delivery data added to the transfer data read from the FIFO (1) with the check data generated in association with this transfer data. The transfer data generated by the transfer data generation means (3) is added to the transfer data sent from the transfer source and written in the FIFO (1), and the error detection means (5) reads out from the FIFO (1). The data transfer method is characterized in that the delivery data added to the transfer data is compared with the generated error check data to detect an error. 【請求項２】 上記転送データが並列データである場合
に、当該並列データに並列に上記受渡しデータとして少
なくとも１ビットを付加したことを特徴とする請求項第
１項記載のデータ転送方式。2. The data transfer method according to claim 1, wherein when the transfer data is parallel data, at least one bit is added in parallel to the parallel data as the transfer data. 【請求項３】 上記転送データがシリアルデータである
場合に、当該シリアルデータ毎に任意の箇所に上記受渡
しデータとして少なくとも１ビットを付加したことを特
徴とする請求項第１項記載のデータ転送方式。3. The data transfer method according to claim 1, wherein when the transfer data is serial data, at least one bit is added as the transfer data to an arbitrary place for each serial data. ..