JPH05145788A - Horizontal synchronizing separator circuit - Google Patents

Abstract

PURPOSE:To always generate the horizontal synchronizing signal of a stable 1H period. CONSTITUTION:A composite SYNC 13 is separated from a video signal 11 through an analog synchronization separation 12, and also, this composite SYNC 13 is delayed by a prescribed time through a delaying circuit 18, OR of this composite SYNC 13 and a delayed signal 181 is taken by an EX OR gate 17, and from this result, a synchronizing signal of a 1H (horizontal) period is generated.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、ビデオ信号より分離さ
れる同期信号（コンポジットシンク）に追従して１Ｈ
（水平）周期で発生する水平同期信号を分離する水平同
期分離回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention follows a sync signal (composite sync) separated from a video signal for 1H.
The present invention relates to a horizontal sync separation circuit that separates a horizontal sync signal generated in a (horizontal) cycle.

【０００２】[0002]

【従来の技術】従来、ラインロック型のＰＬＬ回路とし
て図４に示すようなものが知られている。かかる回路
は、ビデオ信号より分離した同期信号、つまりコンポジ
ットシンク１を基準信号として位相比較器２に与え、位
相比較器２での出力をローパスフィルタ３で積分し、Ｖ
ＣＯ（電圧制御発振器）４に与える。ＶＣＯ４では、そ
の入力電圧のレベルに応じてクロック５の発振周波数を
コントロールする。そして、クロック５は分周器６で分
周して１水平周期、ｄｕｔｙ５０％のクロック７として
出力し、このクロック７を位相比較器２の比較信号とし
て与えることで、この状態をロックするようにしてい
る。2. Description of the Related Art Conventionally, a line lock type PLL circuit as shown in FIG. 4 has been known. Such a circuit applies a sync signal separated from a video signal, that is, a composite sync 1 to a phase comparator 2 as a reference signal, integrates an output from the phase comparator 2 with a low pass filter 3, and outputs V
It is given to a CO (voltage controlled oscillator) 4. The VCO 4 controls the oscillation frequency of the clock 5 according to the level of its input voltage. Then, the clock 5 is frequency-divided by the frequency divider 6 and output as a clock 7 having one horizontal cycle and a duty of 50%, and this state is locked by giving the clock 7 as a comparison signal of the phase comparator 2. ing.

【０００３】[0003]

【発明が解決しようとする課題】ところが、このような
構成によると、コンポジットシンク１が等化パルスおよ
び垂直同期信号の時に基準信号が特異なものになるた
め、ローパスフィルタ３の入力が乱れ、その出力である
電圧レベルが大幅に変動してしまい、ＶＣＯ４の出力ク
ロック５が不安定になるおそれがあった。However, according to such a configuration, since the reference signal becomes peculiar when the composite sync 1 is the equalization pulse and the vertical synchronization signal, the input of the low pass filter 3 is disturbed and The output voltage level fluctuates significantly, and the output clock 5 of the VCO 4 may become unstable.

【０００４】また、等化パルスを含む垂直同期信号期間
でコンポジットシンク１をＧＮＤレベルに固定して位相
比較を行わずＶＣＯ４をフリーランにすることが考えら
れるが、このような場合もフリーラン周波数のずれによ
り、ロック状態に引き込んだ場合に急激な周波数変動を
生じるなどの不都合があった。Further, it is conceivable that the composite sync 1 is fixed to the GND level and the VCO 4 is set to the free run without performing the phase comparison in the vertical sync signal period including the equalization pulse. Due to the deviation, there is a problem that a sudden frequency change occurs when the lock state is pulled.

【０００５】本発明は、上記事情に鑑みてなされたもの
で、常に安定して１Ｈ周期の水平同期信号を発生し、上
述したＰＬＬ回路に組み合わせた場合にも、その出力ク
ロックを常に安定した状態に維持可能にした水平同期分
離回路を提供することを目的とする。The present invention has been made in view of the above circumstances, in which a horizontal synchronizing signal of 1H cycle is always stably generated and its output clock is always stable even when combined with the above-mentioned PLL circuit. It is an object of the present invention to provide a horizontal sync separation circuit that can be maintained at the same time.

【０００６】[0006]

【課題を解決するための手段】本発明の水平同期分離回
路は、ビデオ信号より同期信号を分離するとともに、こ
の同期信号を所定時間遅延し、前記同期信号と前記遅延
された同期信号の論理和を取って、この結果から１Ｈ
（水平）周期の同期信号を生成するように構成してい
る。A horizontal sync separation circuit of the present invention separates a sync signal from a video signal, delays the sync signal for a predetermined time, and logically sums the sync signal and the delayed sync signal. Take 1H from this result
It is configured to generate a synchronization signal with a (horizontal) period.

【０００７】[0007]

【作用】この結果、本発明によれば、常に１Ｈ周期の水
平同期信号を分離して発生し、等化パルスにも１Ｈ毎に
対応した水平同期信号を発生することができる。As a result, according to the present invention, it is possible to always generate a horizontal sync signal of 1H period separately and generate a horizontal sync signal corresponding to each 1H even for equalization pulses.

【０００８】[0008]

【実施例】以下、本発明による水平同期分離回路の一実
施例を図面に従い説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the horizontal sync separation circuit according to the present invention will be described below with reference to the drawings.

【０００９】図１は同実施例の概略構成を示している。
図において、１２はビデオ信号１１が与えられるアナロ
グ同期分離回路で、このアナログ同期分離回路１２はビ
デオ信号１１よりコンポジットシンク１３を発生する。FIG. 1 shows a schematic configuration of the same embodiment.
In the figure, 12 is an analog sync separation circuit to which a video signal 11 is applied, and this analog sync separation circuit 12 generates a composite sync 13 from the video signal 11.

【００１０】コンポジットシンク１３はローパスフィル
タ１４に送られ、ここでノイズが除去される。そして、
このローパスフィルタ１４を通した出力は、Ｄ型フリッ
プフロップ１５に送られる。The composite sync 13 is sent to a low pass filter 14, where noise is removed. And
The output passed through the low-pass filter 14 is sent to the D-type flip-flop 15.

【００１１】フリップフロップ１５は、ローパスフィル
タ１４を通して与えられた出力を分周して出力１６を発
生し、この出力１６をＥＸオアゲート１７の一方入力端
子に与えるとともに、遅延回路１８を介して上記ＥＸオ
アゲート１７の他方入力端子に出力１８１として与え
る。ここで、遅延回路１８は、出力１６を数μｓ程度遅
延させるようにしている。The flip-flop 15 divides the output given through the low-pass filter 14 to generate an output 16, which gives the output 16 to one input terminal of the EX OR gate 17 and the EX through the delay circuit 18. The output 181 is given to the other input terminal of the OR gate 17. Here, the delay circuit 18 delays the output 16 by several μs.

【００１２】そして、ＥＸオアゲート１７より論理和出
力１９を出力し、この出力１９をアンドゲート２０の一
方入力端子に与える。アンドケート２０では、他方の入
力端子にマスク信号２１が与えられており、これにより
論理和出力１９のうち１Ｈ周期から外れたものを除去し
１Ｈ周期の水平同期信号２２を出力するようにしてい
る。次に、その動作を図２に示すタイムチャートを用い
て説明する。いま、ビデオ信号がアナログ同期分離回路
１２に与えられ、図２（ａ）に示すコンポジットシンク
１３が出力されたとする。Then, the OR gate 17 outputs an OR output 19, and this output 19 is given to one input terminal of the AND gate 20. In the AND gate 20, the mask signal 21 is applied to the other input terminal, whereby the logical OR output 19 that is out of the 1H cycle is removed and the horizontal synchronizing signal 22 of the 1H cycle is output. .. Next, the operation will be described with reference to the time chart shown in FIG. Now, it is assumed that the video signal is given to the analog sync separation circuit 12 and the composite sync 13 shown in FIG.

【００１３】コンポジットシンク１３はローパスフィル
タ１４でノイズが除去され、Ｄ型フリップフロップ１５
に送られる。そして、このフリップフロップ１５にて分
周され、同図（ｂ）に示す出力１６として発生され、こ
の出力１６がＥＸオアゲート１７の一方入力端子に与え
られる。同時に、出力１６は遅延回路１８に与えられ、
同図（ｃ）に示すように数μｓ程度遅延された遅延出力
１８１がＥＸオアゲート１７の他方入力端子に与えられ
る。Noise is removed from the composite sync 13 by a low-pass filter 14, and a D-type flip-flop 15 is provided.
Sent to. Then, the frequency is divided by the flip-flop 15 and is generated as an output 16 shown in FIG. 2B, and the output 16 is given to one input terminal of the EX OR gate 17. At the same time, the output 16 is given to the delay circuit 18,
As shown in FIG. 7C, the delayed output 181 delayed by several μs is given to the other input terminal of the EX OR gate 17.

【００１４】これにより、ＥＸオアゲート１７より同図
（ｄ）に示す論理和出力１９が発生し、アンドゲート２
０の一方入力端子に与えられる。この場合、アンドケー
ト２０では、その他方の入力端子に同図（ｅ）に示すマ
スク信号２１が与えられているものとすると、論理和出
力１９のうち１Ｈ周期から外れたもの、ここでは１／２
Ｈ毎に発生されるパルス幅の等しい等化パルスを含んだ
垂直同期信号のうちのマスク信号２１と同期していない
１／２Ｈ周期の信号は除去されることになり、同アンド
ゲート２０より同図（ｆ）に示す１Ｈ周期の水平同期信
号２２が得られることになる。従って、このようにすれ
ば常に１Ｈ周期の水平同期信号を出力し、等化パルスに
も１Ｈ毎に対応した水平同期信号を発生するようにでき
ることになる。As a result, the OR gate 17 generates the OR output 19 shown in FIG.
0 is applied to one input terminal. In this case, in the AND gate 20, assuming that the mask signal 21 shown in FIG. 7E is applied to the other input terminal, one of the logical sum outputs 19 which is out of the 1H period, here 1 / Two
Of the vertical synchronizing signals including equalized pulses having the same pulse width generated for each H, the 1 / 2H period signal not synchronized with the mask signal 21 is removed, and the AND gate 20 outputs the same signal. The horizontal synchronizing signal 22 of 1H period shown in FIG. Therefore, by doing so, it is possible to always output the horizontal synchronizing signal of 1H period and generate the horizontal synchronizing signal corresponding to the equalizing pulse for every 1H.

【００１５】次に、このようにした水平同期分離回路を
図４で述べたラインロック型のＰＬＬ回路に組み合わせ
た場合を図３に従い説明する。ここで、図３では、上述
した図１および図４と同一部分には同符号を付してい
る。Next, a case where such a horizontal sync separation circuit is combined with the line lock type PLL circuit described in FIG. 4 will be described with reference to FIG. Here, in FIG. 3, the same parts as those in FIGS. 1 and 4 described above are denoted by the same reference numerals.

【００１６】この場合、アンドケート２０の他方の入力
端子に与えられるマスク信号２１は、ＰＬＬ回路の分周
器６の分周出力が与えられる信号発生器８からの出力が
与えられ、アンドケート２０より出力される１Ｈ周期の
水平同期信号２２は、ＰＬＬ回路の位相比較器２の基準
信号として与えられる。In this case, the mask signal 21 given to the other input terminal of the AND gate 20 is given the output from the signal generator 8 to which the divided output of the frequency divider 6 of the PLL circuit is given, and the AND gate 20. The horizontal synchronizing signal 22 of 1H cycle output from the above is given as a reference signal of the phase comparator 2 of the PLL circuit.

【００１７】このようにすると、ＰＬＬ回路の位相比較
器２の基準信号としてアンドケート２０より出力される
常に安定した１Ｈ周期の水平同期信号２２が与えられる
ことになるので、ＶＣＯ４での、その入力電圧のレベル
に応じたクロック５を常に安定した状態に維持できるこ
とになる。In this way, the stable horizontal synchronizing signal 22 of 1H period output from the AND gate 20 is supplied as the reference signal of the phase comparator 2 of the PLL circuit, so that its input to the VCO 4 is performed. The clock 5 according to the voltage level can always be maintained in a stable state.

【００１８】しかして、このようにすればビデオ信号か
ら得られるコンポジットシンクの中から１Ｈ周期の常に
同期した水平同期信号を発生できるので、例えばＶＴＲ
の再生などで等化パルスを含んだ垂直同期部分でＰＬＬ
回路をフリーラン状態（アンロック状態）にする必要が
なくなり、従来のようなフリーラン周波数のずれに原因
する急激な周波数変動を無くすことができる。また、コ
ンポジットシンクの周期が多少ずれてもＰＬＬ回路で位
相比較を行うとともに、ロックする方向に動作するの
で、この期間中に映像表示を行う場合も安定した動作が
期待できることになる。なお、本発明は上記実施例にの
み限定されず、要旨を変更しない範囲で適宜変形して実
施できる。In this way, however, a horizontal sync signal of 1H period can be generated from the composite sync obtained from the video signal, which is always in sync.
PLL in the vertical sync part including the equalization pulse when reproducing
It is not necessary to put the circuit in the free-run state (unlocked state), and it is possible to eliminate the rapid frequency fluctuation caused by the deviation of the free-run frequency as in the related art. Further, even if the cycle of the composite sync is slightly deviated, the PLL circuit performs phase comparison and operates in the locking direction, so that stable operation can be expected even when image display is performed during this period. The present invention is not limited to the above-mentioned embodiments, and can be carried out by appropriately modifying it without departing from the scope of the invention.

【００１９】[0019]

【発明の効果】本発明によれば、常に安定して１Ｈ周期
の水平同期信号を発生することができ、上述したＰＬＬ
回路に組み合わせた場合にも、その出力クロックを常に
安定した状態に維持できる。According to the present invention, the horizontal synchronizing signal of 1H cycle can always be stably generated, and the PLL described above can be generated.
Even when combined with a circuit, the output clock can always be maintained in a stable state.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例の概略構成を示すブロック
図。FIG. 1 is a block diagram showing a schematic configuration of an embodiment of the present invention.

【図２】図１に示す実施例の動作を説明するためのタイ
ムチャート。FIG. 2 is a time chart for explaining the operation of the embodiment shown in FIG.

【図３】本発明による水平同期分離回路をラインロック
型のＰＬＬ回路に適用した場合の構成を示す図。FIG. 3 is a diagram showing a configuration when a horizontal synchronization separation circuit according to the present invention is applied to a line lock type PLL circuit.

【図４】従来のラインロック型のＰＬＬ回路の概略構成
を示すブロック図。FIG. 4 is a block diagram showing a schematic configuration of a conventional line-lock type PLL circuit.

【符号の説明】[Explanation of symbols]

２…位相比較器、３…ローパスフィルタ、４…ＶＣＯ、
６…分周器、１１…ビデオ信号、１２…アナログ同期分
離回路、１４…ローパスフィルタ、１５…Ｄ型フリップ
フロップ、１７…ＥＸオアゲート、１８…遅延回路、２
０…アンドケート。2 ... Phase comparator, 3 ... Low-pass filter, 4 ... VCO,
6 ... Divider, 11 ... Video signal, 12 ... Analog sync separation circuit, 14 ... Low pass filter, 15 ... D flip-flop, 17 ... EX OR gate, 18 ... Delay circuit, 2
0 ... And Kate.

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】 ビデオ信号より同期信号を分離する手段
と、 前記同期信号を所定時間遅延する遅延手段と、 前記同期信号と前記遅延手段により遅延された同期信号
の論理和出力を発生する手段と、 前記論理和出力より１水平周期の同期信号を発生する手
段とを具備したことを特徴とする水平同期分離回路。1. A means for separating a sync signal from a video signal, a delay means for delaying the sync signal for a predetermined time, and a means for generating a logical sum output of the sync signal and the sync signal delayed by the delay means. And a means for generating a synchronizing signal of one horizontal period from the logical sum output.