JPH04326867A - Phase-locked loop - Google Patents

Abstract

PURPOSE:To easily attain synchronization by comparing a phase by making the duty of an input synchronizing signal into about 50% whichever synchronizing signal is inputted between the synchronizing signals whose frequencies are different from each other in respect of a phase-locked loop. CONSTITUTION:The phase-locked loop is constituted of a flip flop circuit 2 to frequency-divide and output the input synchronizing signal converted into a digital signal, the flip flop circuit 3 to detect and output phase difference between output and a signal for phase comparison, a voltage controlled oscillator 5 to input the output to the voltage controlled oscillator 5 through a loop filter 4 and output a clock pulse by changing oscillation frequency in accordance with the input, a frequency dividing counter 6 to frequency-divide the output into the clock pulse and output it, and the flip flop circuit 7 to frequency-divide the output and output it as the signal for the phase comparison, and the phase of the clock pulse outputted from the voltage controlled oscillator 5 and the phase of the input synchronizing signal are synchronized with each other.

Description

【発明の詳細な説明】[Detailed description of the invention]

【０００１】0001

【産業上の利用分野】本発明は、ＭＵＳＥ信号等の再生
回路に使用するディジタル処理回路のリサンプルクロッ
クパルスを発生させる位相同期回路に関する。近年のＭ
ＵＳＥ方式のように信号のサンプル値伝送している場合
、受像装置側で信号再生用のディジタル処理回路に使用
するリサンプルクロックパルスを発生させる必要があり
、リサンプルクロックパルスは正確に入力同期信号、例
えば水平同期信号の位相に同期したものとする必要があ
る。受像装置としては、ＨＤＴＶ信号と、ＥＤＴＶ信号
とを共用に受像できるものが望まれており、従って、こ
の受像装置に組み込む位相同期回路としては、水平周波
数が相互に異なり、３３．７５ＫＨｚを使用したＨＤＴ
Ｖ信号、あるいは、３１．５ＫＨｚを使用したＥＤＴＶ
信号が入力された場合も、各々の信号の水平同期信号に
同期したリサンプルクロックパルスを発生させることが
要求される。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase synchronization circuit for generating resample clock pulses for a digital processing circuit used in a reproduction circuit for MUSE signals and the like. M in recent years
When transmitting signal sample values as in the USE method, it is necessary to generate resample clock pulses for use in the digital processing circuit for signal reproduction on the receiver side, and the resample clock pulses must accurately match the input synchronization signal. For example, it is necessary to synchronize with the phase of the horizontal synchronization signal. It is desired that the image receiver be capable of receiving both HDTV signals and EDTV signals. Therefore, the phase synchronization circuit incorporated in this image receiver should have a horizontal frequency of 33.75 KHz, which is different from each other. HDT
EDTV using V signal or 31.5KHz
Even when signals are input, it is required to generate a resample clock pulse synchronized with the horizontal synchronization signal of each signal.

【０００２】0002

【従来の技術】従来の位相同期回路は図３に示すように
、入力水平同期信号をワンショット・マルチバイブレー
タ８に入力し、同ワンショット・マルチバイブレータ８
でデューティを約５０％にして位相同期をとりやすくし
て、フリップフロップ回路３と、ループフィルタ４と、
電圧制御発振器５と、分周カウンタ６とからなる位相同
期回路に入力して、入力水平同期信号と位相を同期させ
た所定の周波数のクロックパルスを分周カウンタ６から
出力するようにしていた。ところが、ＨＤＴＶ信号を受
像するときにはＨＤＴＶ信号の３３．７５ＫＨｚを使用
した水平同期信号に同期したクロックパルスを発生させ
る必要があり、また、ＥＤＴＶ信号を受像するときには
ＥＤＴＶ信号の３１．５ＫＨｚを使用した水平同期信号
に同期したクロックパルスを発生させる必要があるが、
入力同期信号のデューティを各々５０％にして位相同期
回路に入力するために、２つのワンショット・マルチバ
イブレータを使用して位相同期回路に入力するか、ある
いは、一方の信号のデューティのみを約５０％にして位
相同期回路に入力するしかなかった。2. Description of the Related Art As shown in FIG. 3, a conventional phase synchronization circuit inputs an input horizontal synchronization signal to a one-shot multivibrator 8.
The duty is set to about 50% to facilitate phase synchronization, and the flip-flop circuit 3, loop filter 4,
A clock pulse of a predetermined frequency is input to a phase synchronization circuit consisting of a voltage controlled oscillator 5 and a frequency division counter 6, and the clock pulse is synchronized in phase with the input horizontal synchronization signal. However, when receiving an HDTV signal, it is necessary to generate a clock pulse synchronized with a horizontal synchronization signal using 33.75KHz of the HDTV signal, and when receiving an EDTV signal, it is necessary to generate a clock pulse synchronized with a horizontal synchronization signal using 31.5KHz of the EDTV signal. It is necessary to generate a clock pulse synchronized with the synchronization signal, but
In order to input the input synchronization signals into the phase synchronization circuit with a duty of 50% each, two one-shot multivibrators can be used to input the input synchronization signals into the phase synchronization circuit, or the duty of only one signal can be set to approximately 50%. The only option was to convert it to % and input it to the phase locked circuit.

【０００３】0003

【発明が解決しようとする課題】位相同期回路は入力同
期信号のデューティを５０％程度とすると、同期がとり
やすく比較的速く同期状態となるが、２つのワンショッ
ト・マルチバイブレータを使用すると回路が複雑となり
、また、入力同期信号の一方しかデューティを５０％に
できない場合、他方に対する同期が多少不安定となると
いった問題点があった。本発明は、周波数が相互に異な
る２つの入力同期信号に対して、各々の同期信号のデュ
ーティを約５０％にして、位相同期回路に入力できるよ
うにして、同期がとりやすく比較的速く同期状態となる
ような位相同期回路を提供することを目的とする。[Problems to be Solved by the Invention] When the duty of the input synchronizing signal is set to about 50%, a phase synchronized circuit can easily synchronize and reach a synchronized state relatively quickly, but when two one-shot multivibrators are used, the circuit becomes unstable. In addition, if only one of the input synchronization signals can have a duty of 50%, there is a problem that synchronization with the other input synchronization signal becomes somewhat unstable. The present invention sets the duty of each synchronizing signal to approximately 50% for two input synchronizing signals having mutually different frequencies so that they can be input to the phase synchronization circuit, making it easy to synchronize and achieve a synchronized state relatively quickly. The purpose is to provide a phase-locked circuit that satisfies the following.

【０００４】0004

【課題を解決するための手段】図１は、本発明の一実施
例を示す位相同期回路の電気回路ブロック図であり、同
図に示すように、ディジタル信号に変換された入力同期
信号を分周して出力する第１フリップフロップ回路２と
、前記出力と位相比較用信号との位相差を検出して出力
する第２フリップフロップ回路３と、前記出力をループ
フィルタ４を介して電圧制御発振器５に入力し、同入力
に応じて周波数を変化させてクロックパルスを発生し出
力する電圧制御発振器５と、前記出力を所定の周波数の
クロックパルスに分周して出力する分周カウンタ６と、
前記出力を分周して前記位相比較用信号として出力する
第３フリップフロップ回路７とからなり、前記電圧制御
発振器５から出力するクロックパルスと前記入力同期信
号との位相を同期せしめるようにしたものである。[Means for Solving the Problems] FIG. 1 is an electric circuit block diagram of a phase synchronization circuit showing one embodiment of the present invention. As shown in the figure, an input synchronization signal converted into a digital signal is divided. a first flip-flop circuit 2 that outputs the loop signal; a second flip-flop circuit 3 that detects and outputs the phase difference between the output and the phase comparison signal; 5, a voltage controlled oscillator 5 that generates and outputs a clock pulse by changing the frequency according to the input, and a frequency division counter 6 that divides the output into clock pulses of a predetermined frequency and outputs the divided clock pulses.
A third flip-flop circuit 7 divides the frequency of the output and outputs it as the phase comparison signal, and synchronizes the phase of the clock pulse output from the voltage controlled oscillator 5 with the input synchronization signal. It is.

【０００５】[0005]

【作用】本発明は上記した構成により、入力同期信号に
位相を同期させたクロックパルスを発生させるようにし
ており、図２は、図１の位相同期回路の各部の波形を示
す波形図であり、入力同期信号ａを分周用のフリップフ
ロップ回路２のトリガー端子に入力し、フリップフロッ
プ回路２のバーＱ端子の出力をデータ入力端子Ｄに入力
しており、バーＱ端子の出力がＬレベルである場合、同
Ｌレベルの出力がデータ入力端子Ｄに加えられるように
しているため、入力同期信号ａの立ち下がりでデータ入
力端子Ｄに加えられたＬレベルの信号をラッチしてＱ出
力端子から信号ｂとして示すように出力され、次のトリ
ガー信号が加えられるまで同状態を維持する。[Operation] With the above-described configuration, the present invention generates a clock pulse whose phase is synchronized with the input synchronization signal. FIG. 2 is a waveform diagram showing the waveforms of each part of the phase synchronization circuit shown in FIG. 1. , the input synchronization signal a is input to the trigger terminal of the flip-flop circuit 2 for frequency division, the output of the bar Q terminal of the flip-flop circuit 2 is input to the data input terminal D, and the output of the bar Q terminal is at L level. In this case, since the same L level output is applied to the data input terminal D, the L level signal applied to the data input terminal D is latched at the falling edge of the input synchronization signal a, and the L level signal is applied to the Q output terminal. The signal b is output from the signal b, and remains in the same state until the next trigger signal is applied.

【０００６】Ｑ出力端子がＬレベルの信号の出力状態で
ある場合、バーＱ端子はＨレベルの信号の出力状態であ
り、同Ｈレベルの信号がデータ入力端子Ｄに加えられて
おり、入力同期信号ａの次の立ち下がりでデータ入力端
子Ｄに加えられたＨレベルの信号をラッチしてＱ出力端
子から信号ｂとして示すように出力される。従って、入
力同期信号ａを１／２に分周した信号ｂが得られ、入力
同期信号ａの周波数に関係なく、例えば、３３．７５Ｋ
Ｈｚを使用したＨＤＴＶ信号の水平同期信号、あるいは
、３１．５ＫＨｚを使用したＥＤＴＶ信号の水平同期信
号が入力された場合でも、各々の入力水平同期信号のデ
ューティを約５０％にした出力信号がフリップフロップ
回路２から得られ、同信号を位相同期回路に入力するこ
とにより、同期がとりやすく比較的速く同期状態とする
ことができる。When the Q output terminal is in the output state of an L level signal, the bar Q terminal is in the output state of an H level signal, and the same H level signal is applied to the data input terminal D. At the next falling edge of signal a, the H level signal applied to data input terminal D is latched and output from the Q output terminal as signal b. Therefore, a signal b is obtained by dividing the input synchronization signal a by 1/2, and regardless of the frequency of the input synchronization signal a, for example, 33.75K
Even if a horizontal synchronization signal of an HDTV signal using Hz or a horizontal synchronization signal of an EDTV signal using 31.5KHz is input, the output signal with the duty of each input horizontal synchronization signal set to approximately 50% is a flip-flop. By inputting the same signal to the phase synchronization circuit 2, synchronization can be easily achieved and a synchronized state can be achieved relatively quickly.

【０００７】[0007]

【実施例】図１は、本発明の一実施例を示す位相同期回
路の電気回路ブロック図であり、１は入力端子であり、
同入力端子１を介してディジタル信号に変換された同期
信号ａをフリップフロップ回路２にトリガー信号として
入力しており、フリップフロップ回路２の一方のバーＱ
端子の出力をデータ入力端子Ｄに入力している。フリッ
プフロップ回路２の出力信号ｂはＱ端子から取り出して
フリップフロップ回路３のデータ入力端子Ｄに入力し、
同フリップフロップ回路３はトリガー端子に入力された
信号ｃと、信号ｂの位相差を検出してＱ端子から位相差
の検出信号ｄを出力してループフィルタ４に入力してい
る。ループフィルタ４では前記位相差の検出信号ｄを直
流信号に変換すると共に、高周波のノイズ成分を除去し
て電圧制御発振器５に入力し、電圧制御発振器５は同入
力に応じて発生させるクロックパルスの発振周波数を変
化させて出力し、分周カウンタ６に入力している。[Embodiment] FIG. 1 is an electric circuit block diagram of a phase-locked circuit showing an embodiment of the present invention, and 1 is an input terminal;
A synchronizing signal a converted into a digital signal is inputted to the flip-flop circuit 2 as a trigger signal through the same input terminal 1, and one bar Q of the flip-flop circuit 2 is inputted to the flip-flop circuit 2 as a trigger signal.
The output of the terminal is input to the data input terminal D. The output signal b of the flip-flop circuit 2 is taken out from the Q terminal and inputted to the data input terminal D of the flip-flop circuit 3,
The flip-flop circuit 3 detects the phase difference between the signal c input to the trigger terminal and the signal b, and outputs a phase difference detection signal d from the Q terminal, which is input to the loop filter 4. The loop filter 4 converts the phase difference detection signal d into a DC signal, removes high frequency noise components, and inputs it to the voltage controlled oscillator 5. The oscillation frequency is changed and output, and the output is input to the frequency division counter 6.

【０００８】分周カウンタ６では入力されたクロックパ
ルスを所定の周波数のクロックパルスに分周して出力す
るようにしており、例えば、入力同期信号ａの２倍の周
波数のクロックパルスｅを出力しフリップフロップ回路
７のトリガー端子に入力している。フリップフロップ回
路７はバーＱ端子の出力をデータ入力端子Ｄに入力し、
位相比較用の信号ｃはＱ端子から取り出して、フリップ
フロップ回路３のトリガー端子に入力するようにしてい
る。図２は、図１の位相同期回路の各部の波形を示す波
形図であり、波形ａは入力同期信号波形であり、同入力
同期信号は分周用のフリップフロップ回路２にトリガー
信号として入力するようにしている。波形ｂは分周用の
フリップフロップ回路２の出力波形であり、入力同期信
号を１／２に分周して位相比較用フリップフロップ回路
３のデータ入力端子Ｄに入力している。The frequency division counter 6 divides the input clock pulse into clock pulses of a predetermined frequency and outputs the divided clock pulses. For example, it outputs a clock pulse e having twice the frequency of the input synchronizing signal a. It is input to the trigger terminal of the flip-flop circuit 7. The flip-flop circuit 7 inputs the output of the bar Q terminal to the data input terminal D,
The phase comparison signal c is taken out from the Q terminal and input to the trigger terminal of the flip-flop circuit 3. FIG. 2 is a waveform diagram showing the waveforms of each part of the phase-locked circuit shown in FIG. That's what I do. Waveform b is an output waveform of the frequency dividing flip-flop circuit 2, in which the input synchronizing signal is frequency-divided into 1/2 and input to the data input terminal D of the phase comparison flip-flop circuit 3.

【０００９】波形ｃは位相比較用信号であり、前記位相
比較用フリップフロップ回路３にトリガー信号として入
力するようにしており、図２の波形ｃに示すように波形
ｂより位相が遅れている場合は、波形ｃの立ち下がりで
フリップフロップ回路３のデータ入力端子Ｄに入力して
いる波形ｂのＬレベルの部分をラッチしてＱ出力端子か
ら出力するようにしており、波形ｄに示す信号を出力し
てループフィルタ４を介して電圧制御発振器５に加えて
、電圧制御発振器５は発振周波数を変化させて入力同期
信号に同期したクロックパルスを発生させる。あるいは
、位相比較用信号として図２の波形ｃ′に示すように波
形ｂより位相が進んだ信号が入力された場合、波形ｃ′
の立ち下がりでフリップフロップ回路３のデータ入力端
子Ｄに入力している波形ｂのＨレベルの部分をラッチし
てＱ出力端子から出力するようにしており、波形ｄ′に
示す信号を出力してループフィルタ４を介して電圧制御
発振器５に加えて、電圧制御発振器５は発振周波数を変
化させて入力同期信号に同期したクロックパルスを発生
させる。Waveform c is a phase comparison signal and is input as a trigger signal to the phase comparison flip-flop circuit 3, and when the phase is delayed from waveform b as shown in waveform c in FIG. latches the L level portion of waveform b input to data input terminal D of flip-flop circuit 3 at the falling edge of waveform c and outputs it from the Q output terminal, and the signal shown in waveform d is It is outputted and applied to the voltage controlled oscillator 5 via the loop filter 4, and the voltage controlled oscillator 5 changes its oscillation frequency to generate a clock pulse synchronized with the input synchronizing signal. Alternatively, if a signal whose phase leads waveform b as shown in waveform c' in FIG. 2 is input as a phase comparison signal, waveform c'
At the falling edge of , the H level part of the waveform b input to the data input terminal D of the flip-flop circuit 3 is latched and output from the Q output terminal, and the signal shown in the waveform d' is output. In addition to the voltage controlled oscillator 5 via the loop filter 4, the voltage controlled oscillator 5 changes its oscillation frequency to generate clock pulses synchronized with the input synchronizing signal.

【００１０】波形ｅは分周カウンタ６から出力される所
定の周波数に分周されたクロックパルスであり、入力同
期信号ａの２倍の周波数にしており、同クロックパルス
をフリップフロップ回路７のトリガー端子に入力してい
る。フリップフロップ回路７は分周用の回路であり、フ
リップフロップ回路２と同様な回路動作により、トリガ
ー端子に入力された信号ｅを分周して、Ｑ出力端子から
比較信号用の信号ｃを出力するようにしている。図１の
例では、フリップフロップ回路としてＤ型フリップフロ
ップ回路を使用するようにしているが、他のタイプのフ
リップフロップ回路を使用するようにしても良いし、ま
た、フリップフロップ回路７を使用する代わりに分周カ
ウンタ６から直接比較信号用の波形ｃを出力し、フリッ
プフロップ回路３に入力して位相比較するようにしても
良い。Waveform e is a clock pulse whose frequency is divided to a predetermined frequency output from the frequency division counter 6, and the frequency is twice that of the input synchronizing signal a, and the clock pulse is used as a trigger for the flip-flop circuit 7. input to the terminal. The flip-flop circuit 7 is a frequency dividing circuit, and uses the same circuit operation as the flip-flop circuit 2 to divide the frequency of the signal e input to the trigger terminal, and outputs the comparison signal c from the Q output terminal. I try to do that. In the example of FIG. 1, a D-type flip-flop circuit is used as the flip-flop circuit, but other types of flip-flop circuits may be used, or the flip-flop circuit 7 may be used. Alternatively, the waveform c for the comparison signal may be directly output from the frequency division counter 6 and input to the flip-flop circuit 3 for phase comparison.

【００１１】[0011]

【発明の効果】以上説明したように、本発明によれば、
周波数が相互に異なる同期信号に対して、いずれの同期
信号が入力された場合であっても、入力同期信号のデュ
ーティを約５０％にして、位相同期回路に入力すること
ができ、同期がとりやすく比較的速く同期状態とするこ
とが可能な位相同期回路を提供することができる。[Effects of the Invention] As explained above, according to the present invention,
No matter which synchronization signal is input to synchronization signals with different frequencies, the duty of the input synchronization signal can be set to about 50% and input to the phase synchronization circuit, and synchronization can be achieved. It is possible to provide a phase locked circuit that can be brought into synchronization easily and relatively quickly.

【図面の簡単な説明】[Brief explanation of drawings]

【図１】本発明の一実施例を示す位相同期回路の電気回
路ブロック図である。FIG. 1 is an electrical circuit block diagram of a phase-locked circuit showing one embodiment of the present invention.

【図２】図１の位相同期回路の各部の波形を示す波形図
である。FIG. 2 is a waveform diagram showing waveforms of various parts of the phase locked circuit in FIG. 1;

【図３】従来例の位相同期回路を示す電気回路ブロック
図である。FIG. 3 is an electric circuit block diagram showing a conventional phase synchronization circuit.

【符号の説明】[Explanation of symbols]

１　　入力端子 ２　　フリップフロップ回路 ３　　フリップフロップ回路 ４　　ループフィルタ ５　　電圧制御発振器 ６　　分周カウンタ ７　　フリップフロップ回路 1 Input terminal 2 Flip-flop circuit 3 Flip-flop circuit 4 Loop filter 5 Voltage controlled oscillator 6. Frequency division counter 7 Flip-flop circuit

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】　　ディジタル信号に変換された入力同期
信号を分周して出力する第１フリップフロップ回路と、
前記出力と位相比較用信号との位相差を検出して出力す
る第２フリップフロップ回路と、前記出力をループフィ
ルタを介して電圧制御発振器に入力し、同入力に応じて
周波数を変化させてクロックパルスを発生し出力する電
圧制御発振器と、前記出力を所定の周波数のクロックパ
ルスに分周して出力する分周カウンタと、前記出力を分
周して前記位相比較用信号として出力する第３フリップ
フロップ回路とからなり、前記電圧制御発振器から出力
するクロックパルスと前記入力同期信号との位相を同期
せしめることを特徴とする位相同期回路。1. A first flip-flop circuit that frequency-divides and outputs an input synchronization signal converted into a digital signal;
A second flip-flop circuit detects and outputs the phase difference between the output and the phase comparison signal, and the output is input to a voltage controlled oscillator via a loop filter, and the frequency is changed according to the input to generate a clock. A voltage controlled oscillator that generates and outputs pulses, a frequency division counter that divides the output into clock pulses of a predetermined frequency and outputs the result, and a third flip-flop that divides the output and outputs the result as the phase comparison signal. What is claimed is: 1. A phase synchronization circuit comprising a loop circuit, and synchronizing the phases of a clock pulse output from the voltage controlled oscillator and the input synchronization signal. 【請求項２】　　前記第１フリップフロップ回路と第２
フリップフロップ回路と第３フリップフロップ回路が、
Ｄ型のフリップフロップ回路からなることを特徴とする
請求項１記載の位相同期回路。2. The first flip-flop circuit and the second flip-flop circuit
The flip-flop circuit and the third flip-flop circuit are
2. The phase locked circuit according to claim 1, comprising a D-type flip-flop circuit.