JPH05145507A - 同期多重交換回路 - Google Patents
同期多重交換回路Info
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- JPH05145507A JPH05145507A JP30312591A JP30312591A JPH05145507A JP H05145507 A JPH05145507 A JP H05145507A JP 30312591 A JP30312591 A JP 30312591A JP 30312591 A JP30312591 A JP 30312591A JP H05145507 A JPH05145507 A JP H05145507A
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Abstract
路で実現できる多チャネル非同期データの同期多重交換
回路を提供する。 【構成】 アドレスゲートスイッチ回路20−1〜20
−nは、複数のチャネルから伝送される非同期データ信
号を受け、制御信号に応答して複数の同期データ信号を
出力する。ゲートスイッチ制御回路30は、アドレスゲ
ートスイッチ回路20−1〜20−nに送られた非同期
データ信号を同期多重する順序を格納し、格納された順
序を示す信号を制御信号としてアドレスゲートスイッチ
回路20−1〜20−nに送る。データバス40は、ア
ドレスゲートスイッチ回路20−1〜20−nから出力
された複数の同期データ信号をひとまとめにして同期多
重データ信号として出力する。逆多重回路50は、デー
タバス40から供給される同期多重データ信号を受け、
同期多重データ信号を逆多重し、この逆多重した信号を
時分割多重信号として出力する。
Description
多数の非同期データ信号を同期多重交換するための同期
多重交換回路に関する。
を同期多重交換するためには、図10に示すように、入
力データ信号を各々のクロックでエラスティックストア
メモリに書き込み、この入力データ信号を多重化回路の
クロックで読み出すことによって同期させて時分割多重
(TDM)信号にオクテット多重していた。さらに、こ
の時分割多重信号をT一段スイッチへ供給し、T一段ス
イッチではオクテット単位でTDM信号上のタイムスロ
ットの入れ替えを行ってデジタル交換を実現している。
しかしながら、この方法では、通話メモリや制御メモリ
を周期的にアクセスしなければならないため、アクセス
するためのサイクルタイムに制限されて交換可能なチャ
ネル数が1000チャネル程度に限られてしまう。
を行うTスイッチを用いてさらに多数のチャネルを扱う
ためには、図11に示すように、複数のTDM信号の入
れ替えを行うSスイッチと組み合わせ、Tスイッチにお
いて時間的に入れ替えられた信号をSスイッチで空間的
に入れ替え、さらにTスイッチで入れ替えを行った後で
逆多重するTST構成としていた。また、図12に示す
ようなTスイッチを多段重ねたT多段構成を用いる場合
もあったが、いずれの場合も複雑かつ大規模な回路構成
をとらなければならなかった。
号を時分割多重(TDM)信号に多重変換する際に発生
するスリップを避けるためには、パルススタッフィング
方式を用いていた。パルススタッフィング方式とは、図
13に示すような多重化回路において全入力データ速度
の和よりも速い速度の信号を送ることができる回線を使
用し、時分割された信号系列に余分な符号を適当に挿入
することにより、各非同期データ信号を同期関係にする
ものである。すなわち、非同期データ信号に対して同期
化しようとするクロック周波数との差に応じて無情報ビ
ット(スタッフパルス)を挿入し、クロック周波数を同
期化する。このようにして複数の非同期信号を同期多重
し、受信側でのスリップを防止するのである。
の多重交換回路では多数のチャネルを扱うためには回路
構成を複雑にしなけらばならないという問題があった。
また、このような回路において、従来のパルススタッフ
ィング方式を用いてスリップを防止するためには、各入
力チャネル毎に必要に応じて無情報ビットを付加すると
ともに、この無情報ビットを挿入したかどうかを示すス
タッフ制御ビットを付加する機能が必要となる。すなわ
ち、フレーム上の決められたディジット位置に無情報ビ
ットを挿入し、無情報ビットの有無を示すためにフレー
ム毎にスタッフ制御信号を配置しなければならないの
で、多チャネルのデータを扱うためには規模の大きな回
路を備えなければならないという問題があった。
ィジタル交換を小規模な回路で実現できる多チャネル非
同期データの同期多重交換回路を提供することにある。
非同期なデータを時分割多重する際に発生するスリップ
によるエラーを簡略な方法で解決することにある。
換回路は、複数のチャネルからそれぞれ伝送される複数
の非同期データ信号を受け、前記複数の非同期データ信
号を同期させて時分割多重し、該時分割多重した信号を
多重交換し、該多重交換した信号を複数の時分割多重信
号として出力する同期多重交換回路において、前記複数
のチャネルに1対1に接続され、前記複数のチャネルか
ら伝送される非同期データ信号を受け、制御信号に応答
して複数の同期データ信号を出力する複数のゲート手段
と、前記複数のゲート手段のすべてに接続され、前記複
数のゲート手段に送られた前記非同期データ信号を同期
多重する順序を格納し、前記格納された順序を示す信号
を前記制御信号として前記複数のゲート手段に送るため
の制御手段と、前記複数のゲート手段の全てに接続さ
れ、前記複数のゲート手段から出力された前記複数の同
期データ信号をひとまとめにして同期多重データ信号と
して出力するためのデータバスと、前記データバスから
供給される前記同期多重データ信号を受け、前記同期多
重データ信号を逆多重し、該逆多重した信号を前記時分
割多重信号として出力する逆多重手段と、を有し、前記
制御手段に格納された前記順序を入れ替えることによっ
て、前記複数のゲート手段から出力される前記同期デー
タ信号を随意に多重交換できることを特徴とする。
て説明する。
換回路を示すブロック図である。信号線10−1〜10
−n(nは自然数)は、それぞれアドレスゲートスイッ
チ回路20−1〜20−nに接続されている。また、ア
ドレスゲートスイッチ回路20−1〜20−nは全てゲ
ートスイッチ制御回路30に接続されている。
0−nは、それぞれS/P変換回路(直並列変換回路)
21−1〜21−nと、エラスティックバッファ22−
1〜22−nと、ゲートスイッチ23−1〜23−nと
から成る。
列信号として供給された入力データ信号DS1〜DSn
を、以後の回路内で取り扱うjビットの並列信号に変換
する。S/P変換回路21−1〜21−nにおいて並列
信号に変換された信号は、それぞれデータバスを介して
エラスティックバッファ22−1〜22−nへ送られ
る。エラスティックバッファ22−1〜22−nは、後
述するように互いに非同期な入力信号の同期をとるため
に、S/P変換回路21−1〜21−nから供給される
並列信号を、それぞれの信号のクロック周期で一時的に
格納しておく。ゲートスイッチ23−1〜23−nは後
述するように、ゲートスイッチ制御回路30からのゲー
トスイッチ制御信号に応答して、エラスティックバッフ
ァ22−1〜22−nに格納された信号をデータバス4
0に供給する。
クタイミングで開くべきゲートスイッチ23−1〜23
−nのアドレス番号を、ゲートスイッチ制御信号として
ゲートスイッチ23−1〜23−nへ供給する。ゲート
スイッチ23−1〜23−nは、ゲートスイッチ制御回
路30から供給されたゲートスイッチ制御信号に示され
ている順に、ゲートスイッチ制御信号のクロックでエラ
スティックバッファ22−1〜22−nから入力データ
信号DS1〜DSnを読みだし、データバス40に順次
供給する。
は、ゲートスイッチ制御信号に示された順にゲートスイ
ッチ制御信号のクロックに同期して時分割多重された形
で、データバス40に供給される。換言すれば、入力デ
ータ信号DS1〜DSnをゲートスイッチ制御信号のク
ロックで順次読み出すことによって、非同期な入力デー
タ信号DS1〜DSnを時分割多重信号に変えているの
である。したがって、この時ゲートスイッチ制御信号に
よって示されるゲートスイッチ23−1〜23−nのア
ドレス番号の順序を入れ替えることで、時分割多重と交
換を同時に行うことができるのである。
号は、逆多重回路50に送られる。逆多重回路50にお
いて、データバス40上から供給された高速の時分割多
重信号は入力順に規則正しく逆多重され、目的とする速
度のTDM出力信号OS1〜OSm(mは自然数)とし
て出力される。
らに詳細に説明する。
路に供給される入力データ信号DS1〜DSnの一例を
示す図であり、図2(b)および図2(c)は、それぞ
れゲートスイッチ制御信号およびデータバス40に供給
された時分割多重信号の一例を示す図である。
2−1〜22−nに格納されたjビットの並列信号は、
ゲートスイッチ制御信号によって指定された順序でデー
タバス40に供給される。すなわち、図2bにおいてゲ
ートスイッチ制御信号はCH2、CHn...CH1の
ような順を示しているため、エラスティックバッファに
格納された信号は、図2(c)に示すようにDS2のB
0、DSnのX0、...DS1のA0というような順
で、ゲートスイッチ23−1〜23−nを介してデータ
バス40に供給される。
成を示す概念図である。
路31、データバス32およびデコーダ33を備えてい
る。メモリ31は、入力データ信号を出力TDM信号に
多重する順序で、それぞれの入力データ信号に対応する
ゲートスイッチのアドレス番号を記憶している。図2
(b)に示すようなCH2、CHn...CH1の順で
多重を行う場合は、メモリ回路31にはそれぞれのゲー
トスイッチ番号2、n、...、1を記憶させておく。
ナ(図示せず)によってスキャンされ、データバス32
を介してデコーダ33に供給される。デコーダ33は、
供給された信号のデコードを行い、ゲートスイッチ制御
信号として出力する。
ロック周期としては、誤差を含めていずれの入力データ
信号のクロック周期よりも僅かに高いクロック周期を選
択する。これによって、1つの入力データ信号に着目し
た場合、2タイミングにわたってjビット単位の重複デ
ータが時分割多重される(スリップする)ことはあって
もデータの消失は生じない。
用いて多チャネルの交換に対応する場合の一実施例を示
す図である。
ータ数は、ゲートスイッチ制御回路30内のメモリ31
をアクセスするためのサイクルタイムによって制限され
ている。従って、図4に示すように、1つのアドレスゲ
ートスイッチ回路に複数のゲートスイッチを並列に設け
ることによって、Sスイッチを組み合わせたり多段のT
スイッチを使用しなくても、複数のTDM信号間で信号
の入れ替えを行うことができる。このため、図4に示す
構成をとることによって、より多くの入力データ信号に
対応することができるようになる。
適用される通信システムの第1の実施例を示す図および
その動作を説明するためのタイムチャートである。
び受信端末機62は、同期多重交換回路内で並列に取り
扱うjビット毎に1ビットのタイミングビットを用いて
同期伝送を行う端末機である。このタイミングビットパ
ターンは「1」と「0」との繰り返しである。受信端末
機62では、同期多重交換回路から供給されたTDM信
号から、jビット単位のタイムスロットを選択する。こ
の場合、送信端末機61から供給されたデータのうちの
目的とするものに対応するタイムスロットを選択する。
さらに、選択したデータをシーケンシャルに並べること
によって、送信端末機61から送られたデータを再生す
る。
エラーが生じなかった場合には、図5(b)に示すよう
な正常なデータを受信する。しかしながら、同期多重交
換回路内でスリップが生じた場合には、図5(b)に示
すように、2回にわたって全く同じjビットのデータを
受信することになる。すなわち、タイミングビットが
「1」「1」または「0」「0」となっているため、こ
の連続した同じタイミングビットを検出することで、ス
リップの発生を検出することができる。スリップの発生
を検出した場合は、そのタイミングで受信したjビット
のデータを無視して送信端末機61からのデータを再生
することによって、スリップ発生によるエラーを取り除
く。
適用される通信システムの第2の実施例を示す図および
その動作を説明するためのタイムチャートである。
び受信端末機62は、同期多重交換回路内で並列に取り
扱うjビット毎に1ビットのタイミングビットを用いて
同期伝送を行う端末機である。このタイミングビットパ
ターンは図5の場合と同様に「1」と「0」との繰り返
しであるが、同期多重交換回路にはTDM信号をタイム
スロット単位に分離する分離回路63が接続されてい
る。受信端末機62は、分離回路63の出力である目的
とする送信端末機61の送信データのみの連続信号を受
信する。
重交換回路からの出力TDM信号をタイムスロット単位
に分離する際に、各タイムスロットについてタイミング
ビットの「1」「1」または「0」「0」を検出し、そ
のタイミングが属するタイムスロットのjビットのデー
タを無視して受信端末機62へのデータ送出を行う。こ
れによってスリップによるエラーを取り除く。
期多重交換回路が適用される通信システムの他の実施例
を示す図である。この場合、送信端末機64および受信
端末機66は、非同期伝送を行う端末機であるか、また
は同期伝送を行う端末機であっても同期多重交換回路内
で並列に取り扱うjビット毎に1ビット、「1」と
「0」との繰り返しパターンのタイミングビットが挿入
されていないかのどちらかであるとする。このため、同
期多重交換回路の前にスリップ検出用ビット挿入回路6
5を設け、入力データ信号の(j−1)ビット毎に1ビ
ット「1」と「0」との繰り返しパターンのスリップ検
出用ビットを挿入する。
されるTDM信号のうち目的とする信号のスリップ検出
用ビットの「1」「1」または「0」「0」を検出する
ことにより、重複データを無視して送信端末機64のデ
ータを再生する。このためスリップによるエラーを取り
除くことができる。
に示す実施例と同様の分離回路63が接続されている。
分離回路63において同期多重交換回路からの出力TD
M信号をタイムスロット単位に分離する際に、各タイム
スロットについてスリップ検出用ビットの「1」「1」
または「0」「0」を検出し、そのタイミングが属する
タイムスロットのjビットのデータを無視して受信端末
機66へのデータ送出を行う。これによってスリップに
よるエラーを取り除く。
分離回路がさらに多重回路67に接続されている。分離
回路63において同期多重交換回路からの出力TDM信
号をタイムスロット単位に分離し、各タイムスロットに
ついてスリップ検出用ビットの「1」「1」または
「0」「0」を検出する。さらに、そのタイミングが属
するタイムスロットのjビットのデータを無視して(j
−1)ビット単位で再度時分割多重することによってス
リップによるエラーを取り除く。このようにしてエラー
を取り除いたTDM信号を受信端末機66に送る。
るベースバンド交換機がある。
回路で多数の入力信号を交換する必要があり、本発明に
よる同期多重交換回路はこの条件を満たすことができ
る。また、衛星搭載ベースバンド交換機として本発明に
よる同期多重交換回路を用いることにより、アップリン
クが地球局毎の非同期のSCPC信号、ダウンリンクが
多数信号を多重したTDM信号とすることが可能とな
る。したがって移動する地球局や超小型の地球局へのサ
ービス提供に適したシステムが実現できる。すなわち、
移動体衛星通信やパーソナル衛星通信などのための衛星
交換機として利用することができる。
同期多重を行うと同時に交換も行うことができるため、
小規模の回路で非同期データ信号の同期多重交換を実現
できるという効果を有する。
き非同期データ信号数の増加に対して、並列構成をとる
ことによって余分な回路を付加することなく対応できる
という効果を有する。
重変換する際に発生するスリップによるエラーを簡略な
方法で取り除くことができるという効果を有する。
すブロック図である。
データ信号、ゲートスイッチ制御信号およびデータバス
に供給された時分割多重信号の一例を示す図である。
図である。
ネルの交換に対応する場合の一実施例を示す図である。
信システムの第1の実施例を示す図およびその動作を説
明するためのタイムチャートである。
信システムの第2の実施例を示す図およびその動作を説
明するためのタイムチャートである。
信システムの他の実施例を示す図である。
信システムの他の実施例を示す図である。
信システムの他の実施例を示す図である。
ク図である。
ある。
ある。
ための図である。
Claims (2)
- 【請求項1】 複数のチャネルからそれぞれ伝送される
複数の非同期データ信号を受け、前記複数の非同期デー
タ信号を同期させて時分割多重し、該時分割多重した信
号を多重交換し、該多重交換した信号を複数の時分割多
重信号として出力する同期多重交換回路において、 前記複数のチャネルに1対1に接続され、前記複数のチ
ャネルから伝送される非同期データ信号を受け、制御信
号に応答して複数の同期データ信号を出力する複数のゲ
ート手段と、 前記複数のゲート手段のすべてに接続され、前記複数の
ゲート手段に送られた前記非同期データ信号を同期多重
する順序を格納し、前記格納された順序を示す信号を前
記制御信号として前記複数のゲート手段に送るための制
御手段と、 前記複数のゲート手段の全てに接続され、前記複数のゲ
ート手段から出力された前記複数の同期データ信号をひ
とまとめにして同期多重データ信号として出力するため
のデータバスと、 前記データバスから供給される前記同期多重データ信号
を受け、前記同期多重データ信号を逆多重し、該逆多重
した信号を前記時分割多重信号として出力する逆多重手
段とを有することを特徴とする同期多重交換回路。 - 【請求項2】 前記制御手段に格納された前記順序を入
れ替えることによって、前記複数のゲート手段から出力
される前記同期データ信号を随意に多重交換できること
を特徴とする請求項1記載の同期多重交換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3303125A JP2978614B2 (ja) | 1991-11-19 | 1991-11-19 | 同期多重交換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3303125A JP2978614B2 (ja) | 1991-11-19 | 1991-11-19 | 同期多重交換回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05145507A true JPH05145507A (ja) | 1993-06-11 |
JP2978614B2 JP2978614B2 (ja) | 1999-11-15 |
Family
ID=17917187
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3303125A Expired - Lifetime JP2978614B2 (ja) | 1991-11-19 | 1991-11-19 | 同期多重交換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2978614B2 (ja) |
-
1991
- 1991-11-19 JP JP3303125A patent/JP2978614B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2978614B2 (ja) | 1999-11-15 |
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