JPH05144910A - バーンイン時間を減少し初期故障を発生させる方法 - Google Patents

バーンイン時間を減少し初期故障を発生させる方法

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JPH05144910A
JPH05144910A JP4081873A JP8187392A JPH05144910A JP H05144910 A JPH05144910 A JP H05144910A JP 4081873 A JP4081873 A JP 4081873A JP 8187392 A JP8187392 A JP 8187392A JP H05144910 A JPH05144910 A JP H05144910A
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Abstract

(57)【要約】 【目的】 大規模の記憶装置のバーンインおよびストレ
ステストに要する時間を減らす。 【構成】 この方法は次のものを含む：選択した部分の
各記憶セル（４０）と対応するデータ線（２６）とを接
続するトランジスタ（３８）の全てのパスゲートに正電
圧を供給すると同時に、データ線に低い電圧を供給す
る；選択した部分の各記憶セルと対応するデータ線とを
接続するトランジスタの全てのパスゲートに正電圧を供
給し、データ線に正電圧を供給し、全ての記憶セルの他
の電極（４４）に低い正電圧を供給する；選択した部分
の各記憶セルと対応するデータ線とを接続するトランジ
スタの全てのパスゲートに正電圧を供給し、データ線に
正電圧を供給し、全ての記憶セルの他の電極に負電圧を
供給する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は集積回路のテストに関
するもので、より詳しくいえば集積回路のバーンインお
よびストレステストに関する。
【０００２】
【従来の技術】記憶装置が故障するとすれば、故障する
可能性が最も大きいのは初期故障と呼ぶ初期の使用期間
と、摩耗故障と呼ぶ長年使用後の期間である。市場に出
荷した装置が使用の初期に故障を起こさないようにする
ため、ある期間装置に厳しいストレスを与えて予めバー
ンインと呼ぶ初期故障期間を発生させる。
【０００３】
【発明が解決しようとする課題】記憶装置がますます大
規模になるに従って、バーンインおよび部品のストレス
時間は極めて長くなる。バーンインとストレステストを
早めるためにしばしば高い電圧や高い周囲温度を用いる
が、バーンインおよびストレステスト時間を更に減らす
必要がある。
【０００４】部品をバーンインしストレステストをする
一般的な方法は、装置を一部ずつ通常の動作状態より高
い温度と高い電圧でバーンインすることである（通常の
動作とは、一般の読み取り／書き込み動作のように、装
置をテストの目的でなく使用することである）。
【０００５】装置全体を完全にバーンインするには、装
置を一部ずつ所定の時間だけバーンインする。装置全体
をテストするのに要する全時間は、装置の全部品の区分
数と各部品をバーンインするのに必要な時間との積であ
る。
【０００６】
【課題を解決するための手段】ここに述べる方法は、複
数の記憶セルの一部、望ましくは全てと、記憶セルと記
憶装置のデータ線とを接続するトランジスタのバスゲー
トとをテストする（バーンインおよび／またはストレス
テスト）ものである。
【０００７】この方法は次のものを含む：複数の記憶セ
ルの部分の全ての記憶セルにアクセスする；望ましくは
記憶装置の外部または内部の電源から、望ましくは通常
用いる電圧よりも高い正電圧を、アクセスした全ての記
憶セルの第１電極に供給すると同時に、望ましくは記憶
装置の外部または内部電源から、低い電圧望ましくはゼ
ロボルト付近の電圧を、アクセスした全ての記憶セルの
他の電極に供給する；望ましくは記憶装置の外部または
内部電源から、望ましくは通常用いる電圧よりも高い正
電圧を、アクセスした各記憶セルとその対応したデータ
線とを接続するトランジスタの全てのパスゲートに供給
する。
【０００８】パスゲートの酸化物にストレスを与えるに
は、望ましくは通常用いる電圧よりも高い正電圧をパス
ゲートに供給し、低い電圧望ましくはゼロボルト付近を
データ線に供給する。
【０００９】更に特定していえばこの方法は次のものを
含む：選択した部分の各記憶セルと対応するデータ線と
を接続するトランジスタの全てのパスゲートに正電圧を
供給すると同時に、データ線に低い電圧を供給する；選
択した部分の各記憶セルと対応するデータ線とを接続す
るトランジスタの全てのパスゲートに正電圧を供給し、
データ線に正電圧を供給し、全ての記憶セルの他の電極
に低い正電圧を供給する；選択した部分の各記憶セルと
対応するデータ線とを接続するトランジスタの全てのパ
スゲートに正電圧を供給し、データ線に正電圧を供給
し、全ての記憶セルの他の電極に負電圧を供給する。
【００１０】バーンインプロセス中の部品にストレスを
与えると説明したが、装置がまだウエファ上にある間の
プローブテスト中に、各種の部品にストレスを与えるこ
ともできる。この操作により、パッケージ化する前に酸
化層を減らし、製造コストを下げることができる。
【００１１】この発明は、現在６４Ｍビット ＤＲＡＭ
にも、他の応用やシステムにも用いられている。例え
ば、パーソナルコンピュータ、科学技術用ワークステー
ション、ビデオＲＡＭ、高精細度テレビジョン、超高精
細度テレビジョンなどである。この発明はシステムや応
用の評価の必須部分となるものである。
【００１２】
【実施例】この発明の望ましい実施例を図１および図２
に示す。図１は単独のセンス増幅器列のブロック図であ
り、図２は記憶セルの配列の回路レベルの図である。各
図を通して、同じ部品または対応する部品には同じ数字
を用いている。
【００１３】図１は単独のセンス増幅器列のブロック図
を示す。望ましくは各センス増幅器列は複数のセンス増
幅器２０を含み、大部分のセンス増幅器２０は増幅器の
両側に複数のセルが選択的に接続される。
【００１４】ビット線（ＢＬ）２６を関連するセンス増
幅器２０に選択的に接続／切断するために、各センス増
幅器と各関連するビット線２６の間にある電界効果トラ
ンジスタ（ＦＥＴ）３２，３４はオン／オフされる。セ
ンス増幅器列の片方のＦＥＴ３４の全てのゲートは一方
の制御信号（ＴR ）３６に接続され、他方のＦＥＴ３２
の全てのゲートは別の制御信号（ＴL ）３０に接続され
る。
【００１５】制御信号が高ければビット線２６は対応す
るセンス増幅器２０に接続され、制御信号が低ければビ
ット線２６はセンス増幅器２０に接続されない。各記憶
セルはＦＥＴを介してビット線２６に接続され（図１に
はＦＥＴと記憶セルをまとめて区域２２として示す）、
特定のビット線２６と記憶セルとの間に接続される各Ｆ
ＥＴのゲートはそれぞれのワード線（ＷＬ）２８に接続
される。
【００１６】ＷＬ２８のレベルが高ければセルはビット
線２６に接続し、ＷＬ２８のレベルが低ければセルはビ
ット線２６に接続しない。各センス増幅器２０はプリチ
ャージ線２４にも接続される。プリチャージ線２４が高
くなれば、ビット線とセンス増幅器とを接続するＦＥＴ
（３０および／または３６）はオンになり、一つ以上の
アクセスされたビット線のセルに接続された一つ以上の
ワード線２８は高くなり、そのビット線に接続された記
憶セルは高いレベルに充電される。
【００１７】図２は１つのセンス増幅器２０、ビット線
２６、ＦＥＴ３２，３８、記憶セル４０を示す。各記憶
セル４０は一対のコンデンサ極板４４，４６を含む。一
方の電極４６はＦＥＴ３８を介してビット線２６に接続
され、フィールド極板と呼ぶ他の電極４４は他のセルの
フィールド極板と供給信号４２に接続される。
【００１８】バーンイン中は、チップ上のまたはチップ
外から供給される高いレベルを適当なワード線およびＴ
R ３６および／またはＴL ３０ラインに供給することに
よって多数の、望ましくは全ての記憶セル４０がアクセ
スされる。望ましくは、アクセスされたワード線の電圧
レベルは通常の電圧レベルよりも高く、関連するビット
線のレベルは低く望ましくは接地電圧にして、ビット線
２６と記憶セルとを接続するＦＥＴのパスゲートにスト
レスを与える。
【００１９】またバーンイン中は、ビット線２６つまり
アクセスした記憶セルの片方の極板４６を望ましくは十
分高い電圧レベルにし（ビット線への電圧チップ上かま
たはチップ外から供給される）、他方フィールド極板４
４は低い電圧レベルに保つ。
【００２０】初期故障が起こる確率が最も高い期間を現
出するために、ＦＥＴのパスゲートおよび記憶セルを高
い温度、望ましくは１２５℃程度でバーンインし、印加
電圧を望ましくは通常の動作条件よりも高くする。記憶
セル、特にコンデンサの２枚の極板の間にある酸化膜に
十分ストレスを与えるため、フィールド極板４４のレベ
ルは他の極板と望ましくは同じレベルで逆の極性になる
ように変更する。
【００２１】図３はこの発明の制御回路の一部のブロッ
ク図を示す。外部入力５６から外部信号を受けるオンチ
ップの制御回路５２は、全てのまたはどれかのワード線
（図１および図２の２８）とビット線（図１および図２
の２６）を、行デコーダ５４およびセンス増幅器バンク
５０を介してオンチップ入力５８または外部入力５６に
それぞれ自動的に接続する。
【００２２】行デコーダはワード線を介して記憶アレイ
４８に選択的に接続され、センス増幅器バンク５０はビ
ット線を介して記憶アレイ４８に選択的に接続される。
制御回路５２も各種の供給線および制御線によって記憶
アレイに接続される。
【００２３】図示の実施例に関してこの発明を説明して
きたが、この説明は狭い意味に解釈してはならない。各
種の変形や、図示した実施例の組み合せや、発明の他の
実施例があることは、この技術に精通した人にはこの発
明の説明により明かである。従ってそのような変形や実
施例は請求範囲に含まれると見なされる。以上の説明に
関して更に以下の項を開示する。
【００２４】(1) 複数の記憶セルの任意の部分と、前記
の記憶セルと記憶装置のデータ線とを接続するトランジ
スタのバスゲートとをテストする方法において、a. 前
記の複数の記憶セルの前記の部分の全ての記憶セルにア
クセスし、b. 前記の部分の前記の全ての記憶装置の第
１電極に正電圧を供給すると同時に、前記の全ての記憶
セルの他の電極に低い電圧を供給し、c. 前記の部分の
各記憶セルと前記のデータ線とを接続するトランジスタ
の前記の全てのパスゲートに正電圧を供給する、ことを
含む前記の方法。
【００２５】(2) 前記のテストはバーンインである、第
１項記載の方法。
【００２６】(3) 前記の複数の記憶セルの前記の部分は
前記の複数の記憶セルの全てである、第１項記載の方
法。
【００２７】(4) 前記のパスゲートのテストでは、前記
のパスゲートに高い正電圧を供給し、前記のデータ線に
低い電圧を供給する、第１項記載の方法。
【００２８】(5）前記の第１電極への電圧の供給は、前
記の記憶装置の外部電源からの電圧供給である、第１項
記載の方法。
【００２９】(6) 前記の第１電極への電圧の供給は、前
記の記憶装置の内部電源からの電圧供給である、第１項
記載の方法。
【００３０】(7) 前記の他の電極への電圧の供給は、前
記の記憶装置の外部電源からの電圧供給である、第１項
記載の方法。
【００３１】(8) 前記の他の電極への電圧の供給は、前
記の記憶装置の内部電源からの電圧供給である、第１項
記載の方法。
【００３２】(9) 前記のパスゲートへの高い正電圧の供
給は、前記の記憶装置の外部電源からの電圧供給であ
る、第４項記載の方法。
【００３３】(10) 前記のパスゲートへの高い正電圧の
供給は、前記の記憶装置の内部電源からの電圧供給であ
る、第４項記載の方法。
【００３４】(11) 前記の第１電極へ供給される前記の
正電圧が通常の動作で用いる電圧よりも高い、第１項記
載の方法。
【００３５】(12) 前記の全てのパスゲートに供給され
る正電圧が通常の動作で用いる電圧よりも高い、第１項
記載の方法。
【００３６】(13) 前記の全ての記憶セルの前記の他の
電極に供給される前記の低い電圧は、前記の第１電極へ
供給される前記の電圧の逆極性の電圧である、第１項記
載の方法。
【００３７】(14) 装置のカプセル化またはパッケージ
への取り付け前に第１項記載の前記のテスト方法を行う
ことによって、製造コストを下げる方法。
【００３８】(15) 装置のカプセル化またはパッケージ
への取り付け前の第４項記載の前記のテスト方法を行う
ことによって、製造コストを下げる方法。
【００３９】(16) パーソナルコンピュータ、科学技術
用ワークステーション、ビデオＲＡＭ、高精細度テレビ
ジョン、超高精細度テレビジョンから成るグループの中
から選択されたシステムに前記の記憶セルが用いられ
る、第１項記載の方法。
【００４０】(17) 複数の記憶セルの任意の部分と、前
記の記憶セルと記憶装置のデータ線とを接続するトラン
ジスタのパスゲートとをテストする方法において、a.
前記の部分の前記の各記憶セルと前記のデータ線とを接
続するトランジスタの前記の全てのパスゲートに正電圧
を供給すると同時に、前記のデータ線に低い電圧を供給
することによってパスゲートにストレスを与え、b. 前
記の部分の前記の各記憶セルとデータ線とを接続するト
ランジスタの前記の全てのパスゲートに正電圧を供給
し、前記のデータ線に正電圧を供給すると同時に、前記
の全ての記憶セルの他の電極に低い正電圧を供給するこ
とによって記憶セルの前記の部分にストレスを与え、c.
前記の部分の前記の各記憶セルと前記のデータ線とを
接続するトランジスタの前記の全てのパスゲートに正電
圧を供給し、前記のデータ線に正電圧を供給すると同時
に、前記の全ての記憶セルの前記の他の電極に負電圧を
供給することによって記憶セルの前記の部分にストレス
を与える、ことを含む前記の方法。
【００４１】(18) トランジスタの前記の全てのパスゲ
ートへの前記の正電圧は、前記の部分の前記の全ての記
憶セルの第１電極に正電圧を供給するように加えられ
る、第１７項の方法。
【００４２】(19) 装置のカプセル化またはパッケージ
への取り付け前に第１７項記載の前記のテスト方法を行
うことによって、製造コストを下げる方法。
【００４３】(20) これは、複数の記憶セルの任意の部
分望ましくは全てと、記憶セル（例えば図２の４０）と
記憶装置のデータ線（例えば２６）とを接続するトラン
ジスタのパスゲートをテストする（バーンインおよび／
またはストレステスト）方法である。この方法は次のも
のを含む：複数の記憶セルの部分の全ての記憶セルにア
クセスする；望ましくは記憶装置の外部または内部の電
源から、望ましくは通常用いる電圧よりも高い正電圧
を、アクセスした全ての記憶セルの第１電極（例えば図
２の４６）に供給すると同時に、望ましくは記憶装置の
外部または内部電源から、低い電圧望ましくはゼロボル
ト付近の電圧を、アクセスした全ての記憶セルの他の電
極（例えば図２の４４）に供給する；望ましくは記憶装
置の外部または内部電源から、望ましくは通常用いる電
圧よりも高い電圧を、アクセスした各記憶セルとその対
応したデータ線とを接続するトランジスタの全てのパス
ゲートに供給する。
【００４４】パスゲートの酸化物にストレスを与えるに
は、望ましくは通常用いる電圧よりも高い正電圧をパス
ゲートに供給し、低い電圧望ましくはゼロボルト付近を
データ線に供給する。
【００４５】更に特定していえばこの方法は次のものを
含む：選択した部分の各記憶セルと対応するデータ線と
を接続するトランジスタの全てのパスゲートに正電圧を
供給すると同時に、データ線に低い電圧を供給する；選
択した部分の各記憶セルと対応するデータ線とを接続す
るトランジスタの全てのパスゲートに正電圧を供給し、
データ線に正電圧を供給し、全ての記憶セルの他の電極
に低い正電圧を供給する；選択した部分の各記憶セルと
対応するデータ線とを接続するトランジスタの全てのパ
スゲートに正電圧を供給し、データ線に正電圧を供給
し、全ての記憶セルの他の電極に負電圧を供給する。
【００４６】この発明の資料の開示の一部には、著作権
およびマスクワーク保護に従うものが含まれる。特許庁
のファイルおよび記録にある限りにおいて、著作権およ
びマスクワーク保護はいかなる特許資料または特許開示
をも複写することに異議をはさまないが、それ以外は全
ての著作権およびマスクワーク権は留保する。注意(C)
著作権、＊Ｍ＊ テキサス インスツルメンツ社、１９
９１年。
【図面の簡単な説明】
【図１】この発明の望ましい実施例を示すブロック図。
【図２】図１に示す部品の一部を示す回路レベルの図。
【図３】制御回路の各種の入力／出力を示すブロック
図。
【符号の説明】
２０ センス増幅器 ２２ 区域 ２４ プリチャージ ２６ ビット線（データ線） ２８ ワード線 ３０ 制御信号ＴL ３２，３４，３８ 電界効果トランジスタ（ＦＥＴ） ３６ 制御信号ＴR ４０ 記憶セル ４２ 供給信号 ４４，４６ コンデンサ極板 ４８ 記憶アレイ ５０ センス増幅器バンク ５２ 制御回路 ５４ 行デコーダ ５６ 外部入力 ５８ オンチップ入力

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 複数の記憶セルの任意の部分と、前記セ
    ルと記憶装置のデータ線とを接続するトランジスタのパ
    スゲートとをテストする方法において、 a. 前記複数の記憶セルの前記の部分の全ての記憶セル
    にアクセスし、 b. 前記の部分の前記全ての記憶装置の第１電極に正電
    圧を供給すると同時に、前記全ての記憶セルの他の電極
    に低い電圧を供給し、 c. 前記の部分の各記憶セルと前記のデータ線とを接続
    するトランジスタの前記全てのパスゲートに正電圧を供
    給する、 ことを含む前記の方法。
JP08187392A 1991-04-04 1992-04-03 バーンイン時間を減少し初期故障を発生させる方法 Expired - Fee Related JP3308297B2 (ja)

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