JPH05144910A - バーンイン時間を減少し初期故障を発生させる方法 - Google Patents
バーンイン時間を減少し初期故障を発生させる方法Info
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- JPH05144910A JPH05144910A JP4081873A JP8187392A JPH05144910A JP H05144910 A JPH05144910 A JP H05144910A JP 4081873 A JP4081873 A JP 4081873A JP 8187392 A JP8187392 A JP 8187392A JP H05144910 A JPH05144910 A JP H05144910A
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Abstract
(57)【要約】
【目的】 大規模の記憶装置のバーンインおよびストレ
ステストに要する時間を減らす。 【構成】 この方法は次のものを含む:選択した部分の
各記憶セル(40)と対応するデータ線(26)とを接
続するトランジスタ(38)の全てのパスゲートに正電
圧を供給すると同時に、データ線に低い電圧を供給す
る;選択した部分の各記憶セルと対応するデータ線とを
接続するトランジスタの全てのパスゲートに正電圧を供
給し、データ線に正電圧を供給し、全ての記憶セルの他
の電極(44)に低い正電圧を供給する;選択した部分
の各記憶セルと対応するデータ線とを接続するトランジ
スタの全てのパスゲートに正電圧を供給し、データ線に
正電圧を供給し、全ての記憶セルの他の電極に負電圧を
供給する。
ステストに要する時間を減らす。 【構成】 この方法は次のものを含む:選択した部分の
各記憶セル(40)と対応するデータ線(26)とを接
続するトランジスタ(38)の全てのパスゲートに正電
圧を供給すると同時に、データ線に低い電圧を供給す
る;選択した部分の各記憶セルと対応するデータ線とを
接続するトランジスタの全てのパスゲートに正電圧を供
給し、データ線に正電圧を供給し、全ての記憶セルの他
の電極(44)に低い正電圧を供給する;選択した部分
の各記憶セルと対応するデータ線とを接続するトランジ
スタの全てのパスゲートに正電圧を供給し、データ線に
正電圧を供給し、全ての記憶セルの他の電極に負電圧を
供給する。
Description
【0001】
【産業上の利用分野】この発明は集積回路のテストに関
するもので、より詳しくいえば集積回路のバーンインお
よびストレステストに関する。
するもので、より詳しくいえば集積回路のバーンインお
よびストレステストに関する。
【0002】
【従来の技術】記憶装置が故障するとすれば、故障する
可能性が最も大きいのは初期故障と呼ぶ初期の使用期間
と、摩耗故障と呼ぶ長年使用後の期間である。市場に出
荷した装置が使用の初期に故障を起こさないようにする
ため、ある期間装置に厳しいストレスを与えて予めバー
ンインと呼ぶ初期故障期間を発生させる。
可能性が最も大きいのは初期故障と呼ぶ初期の使用期間
と、摩耗故障と呼ぶ長年使用後の期間である。市場に出
荷した装置が使用の初期に故障を起こさないようにする
ため、ある期間装置に厳しいストレスを与えて予めバー
ンインと呼ぶ初期故障期間を発生させる。
【0003】
【発明が解決しようとする課題】記憶装置がますます大
規模になるに従って、バーンインおよび部品のストレス
時間は極めて長くなる。バーンインとストレステストを
早めるためにしばしば高い電圧や高い周囲温度を用いる
が、バーンインおよびストレステスト時間を更に減らす
必要がある。
規模になるに従って、バーンインおよび部品のストレス
時間は極めて長くなる。バーンインとストレステストを
早めるためにしばしば高い電圧や高い周囲温度を用いる
が、バーンインおよびストレステスト時間を更に減らす
必要がある。
【0004】部品をバーンインしストレステストをする
一般的な方法は、装置を一部ずつ通常の動作状態より高
い温度と高い電圧でバーンインすることである(通常の
動作とは、一般の読み取り/書き込み動作のように、装
置をテストの目的でなく使用することである)。
一般的な方法は、装置を一部ずつ通常の動作状態より高
い温度と高い電圧でバーンインすることである(通常の
動作とは、一般の読み取り/書き込み動作のように、装
置をテストの目的でなく使用することである)。
【0005】装置全体を完全にバーンインするには、装
置を一部ずつ所定の時間だけバーンインする。装置全体
をテストするのに要する全時間は、装置の全部品の区分
数と各部品をバーンインするのに必要な時間との積であ
る。
置を一部ずつ所定の時間だけバーンインする。装置全体
をテストするのに要する全時間は、装置の全部品の区分
数と各部品をバーンインするのに必要な時間との積であ
る。
【0006】
【課題を解決するための手段】ここに述べる方法は、複
数の記憶セルの一部、望ましくは全てと、記憶セルと記
憶装置のデータ線とを接続するトランジスタのバスゲー
トとをテストする(バーンインおよび/またはストレス
テスト)ものである。
数の記憶セルの一部、望ましくは全てと、記憶セルと記
憶装置のデータ線とを接続するトランジスタのバスゲー
トとをテストする(バーンインおよび/またはストレス
テスト)ものである。
【0007】この方法は次のものを含む:複数の記憶セ
ルの部分の全ての記憶セルにアクセスする;望ましくは
記憶装置の外部または内部の電源から、望ましくは通常
用いる電圧よりも高い正電圧を、アクセスした全ての記
憶セルの第1電極に供給すると同時に、望ましくは記憶
装置の外部または内部電源から、低い電圧望ましくはゼ
ロボルト付近の電圧を、アクセスした全ての記憶セルの
他の電極に供給する;望ましくは記憶装置の外部または
内部電源から、望ましくは通常用いる電圧よりも高い正
電圧を、アクセスした各記憶セルとその対応したデータ
線とを接続するトランジスタの全てのパスゲートに供給
する。
ルの部分の全ての記憶セルにアクセスする;望ましくは
記憶装置の外部または内部の電源から、望ましくは通常
用いる電圧よりも高い正電圧を、アクセスした全ての記
憶セルの第1電極に供給すると同時に、望ましくは記憶
装置の外部または内部電源から、低い電圧望ましくはゼ
ロボルト付近の電圧を、アクセスした全ての記憶セルの
他の電極に供給する;望ましくは記憶装置の外部または
内部電源から、望ましくは通常用いる電圧よりも高い正
電圧を、アクセスした各記憶セルとその対応したデータ
線とを接続するトランジスタの全てのパスゲートに供給
する。
【0008】パスゲートの酸化物にストレスを与えるに
は、望ましくは通常用いる電圧よりも高い正電圧をパス
ゲートに供給し、低い電圧望ましくはゼロボルト付近を
データ線に供給する。
は、望ましくは通常用いる電圧よりも高い正電圧をパス
ゲートに供給し、低い電圧望ましくはゼロボルト付近を
データ線に供給する。
【0009】更に特定していえばこの方法は次のものを
含む:選択した部分の各記憶セルと対応するデータ線と
を接続するトランジスタの全てのパスゲートに正電圧を
供給すると同時に、データ線に低い電圧を供給する;選
択した部分の各記憶セルと対応するデータ線とを接続す
るトランジスタの全てのパスゲートに正電圧を供給し、
データ線に正電圧を供給し、全ての記憶セルの他の電極
に低い正電圧を供給する;選択した部分の各記憶セルと
対応するデータ線とを接続するトランジスタの全てのパ
スゲートに正電圧を供給し、データ線に正電圧を供給
し、全ての記憶セルの他の電極に負電圧を供給する。
含む:選択した部分の各記憶セルと対応するデータ線と
を接続するトランジスタの全てのパスゲートに正電圧を
供給すると同時に、データ線に低い電圧を供給する;選
択した部分の各記憶セルと対応するデータ線とを接続す
るトランジスタの全てのパスゲートに正電圧を供給し、
データ線に正電圧を供給し、全ての記憶セルの他の電極
に低い正電圧を供給する;選択した部分の各記憶セルと
対応するデータ線とを接続するトランジスタの全てのパ
スゲートに正電圧を供給し、データ線に正電圧を供給
し、全ての記憶セルの他の電極に負電圧を供給する。
【0010】バーンインプロセス中の部品にストレスを
与えると説明したが、装置がまだウエファ上にある間の
プローブテスト中に、各種の部品にストレスを与えるこ
ともできる。この操作により、パッケージ化する前に酸
化層を減らし、製造コストを下げることができる。
与えると説明したが、装置がまだウエファ上にある間の
プローブテスト中に、各種の部品にストレスを与えるこ
ともできる。この操作により、パッケージ化する前に酸
化層を減らし、製造コストを下げることができる。
【0011】この発明は、現在64Mビット DRAM
にも、他の応用やシステムにも用いられている。例え
ば、パーソナルコンピュータ、科学技術用ワークステー
ション、ビデオRAM、高精細度テレビジョン、超高精
細度テレビジョンなどである。この発明はシステムや応
用の評価の必須部分となるものである。
にも、他の応用やシステムにも用いられている。例え
ば、パーソナルコンピュータ、科学技術用ワークステー
ション、ビデオRAM、高精細度テレビジョン、超高精
細度テレビジョンなどである。この発明はシステムや応
用の評価の必須部分となるものである。
【0012】
【実施例】この発明の望ましい実施例を図1および図2
に示す。図1は単独のセンス増幅器列のブロック図であ
り、図2は記憶セルの配列の回路レベルの図である。各
図を通して、同じ部品または対応する部品には同じ数字
を用いている。
に示す。図1は単独のセンス増幅器列のブロック図であ
り、図2は記憶セルの配列の回路レベルの図である。各
図を通して、同じ部品または対応する部品には同じ数字
を用いている。
【0013】図1は単独のセンス増幅器列のブロック図
を示す。望ましくは各センス増幅器列は複数のセンス増
幅器20を含み、大部分のセンス増幅器20は増幅器の
両側に複数のセルが選択的に接続される。
を示す。望ましくは各センス増幅器列は複数のセンス増
幅器20を含み、大部分のセンス増幅器20は増幅器の
両側に複数のセルが選択的に接続される。
【0014】ビット線(BL)26を関連するセンス増
幅器20に選択的に接続/切断するために、各センス増
幅器と各関連するビット線26の間にある電界効果トラ
ンジスタ(FET)32,34はオン/オフされる。セ
ンス増幅器列の片方のFET34の全てのゲートは一方
の制御信号(TR )36に接続され、他方のFET32
の全てのゲートは別の制御信号(TL )30に接続され
る。
幅器20に選択的に接続/切断するために、各センス増
幅器と各関連するビット線26の間にある電界効果トラ
ンジスタ(FET)32,34はオン/オフされる。セ
ンス増幅器列の片方のFET34の全てのゲートは一方
の制御信号(TR )36に接続され、他方のFET32
の全てのゲートは別の制御信号(TL )30に接続され
る。
【0015】制御信号が高ければビット線26は対応す
るセンス増幅器20に接続され、制御信号が低ければビ
ット線26はセンス増幅器20に接続されない。各記憶
セルはFETを介してビット線26に接続され(図1に
はFETと記憶セルをまとめて区域22として示す)、
特定のビット線26と記憶セルとの間に接続される各F
ETのゲートはそれぞれのワード線(WL)28に接続
される。
るセンス増幅器20に接続され、制御信号が低ければビ
ット線26はセンス増幅器20に接続されない。各記憶
セルはFETを介してビット線26に接続され(図1に
はFETと記憶セルをまとめて区域22として示す)、
特定のビット線26と記憶セルとの間に接続される各F
ETのゲートはそれぞれのワード線(WL)28に接続
される。
【0016】WL28のレベルが高ければセルはビット
線26に接続し、WL28のレベルが低ければセルはビ
ット線26に接続しない。各センス増幅器20はプリチ
ャージ線24にも接続される。プリチャージ線24が高
くなれば、ビット線とセンス増幅器とを接続するFET
(30および/または36)はオンになり、一つ以上の
アクセスされたビット線のセルに接続された一つ以上の
ワード線28は高くなり、そのビット線に接続された記
憶セルは高いレベルに充電される。
線26に接続し、WL28のレベルが低ければセルはビ
ット線26に接続しない。各センス増幅器20はプリチ
ャージ線24にも接続される。プリチャージ線24が高
くなれば、ビット線とセンス増幅器とを接続するFET
(30および/または36)はオンになり、一つ以上の
アクセスされたビット線のセルに接続された一つ以上の
ワード線28は高くなり、そのビット線に接続された記
憶セルは高いレベルに充電される。
【0017】図2は1つのセンス増幅器20、ビット線
26、FET32,38、記憶セル40を示す。各記憶
セル40は一対のコンデンサ極板44,46を含む。一
方の電極46はFET38を介してビット線26に接続
され、フィールド極板と呼ぶ他の電極44は他のセルの
フィールド極板と供給信号42に接続される。
26、FET32,38、記憶セル40を示す。各記憶
セル40は一対のコンデンサ極板44,46を含む。一
方の電極46はFET38を介してビット線26に接続
され、フィールド極板と呼ぶ他の電極44は他のセルの
フィールド極板と供給信号42に接続される。
【0018】バーンイン中は、チップ上のまたはチップ
外から供給される高いレベルを適当なワード線およびT
R 36および/またはTL 30ラインに供給することに
よって多数の、望ましくは全ての記憶セル40がアクセ
スされる。望ましくは、アクセスされたワード線の電圧
レベルは通常の電圧レベルよりも高く、関連するビット
線のレベルは低く望ましくは接地電圧にして、ビット線
26と記憶セルとを接続するFETのパスゲートにスト
レスを与える。
外から供給される高いレベルを適当なワード線およびT
R 36および/またはTL 30ラインに供給することに
よって多数の、望ましくは全ての記憶セル40がアクセ
スされる。望ましくは、アクセスされたワード線の電圧
レベルは通常の電圧レベルよりも高く、関連するビット
線のレベルは低く望ましくは接地電圧にして、ビット線
26と記憶セルとを接続するFETのパスゲートにスト
レスを与える。
【0019】またバーンイン中は、ビット線26つまり
アクセスした記憶セルの片方の極板46を望ましくは十
分高い電圧レベルにし(ビット線への電圧チップ上かま
たはチップ外から供給される)、他方フィールド極板4
4は低い電圧レベルに保つ。
アクセスした記憶セルの片方の極板46を望ましくは十
分高い電圧レベルにし(ビット線への電圧チップ上かま
たはチップ外から供給される)、他方フィールド極板4
4は低い電圧レベルに保つ。
【0020】初期故障が起こる確率が最も高い期間を現
出するために、FETのパスゲートおよび記憶セルを高
い温度、望ましくは125℃程度でバーンインし、印加
電圧を望ましくは通常の動作条件よりも高くする。記憶
セル、特にコンデンサの2枚の極板の間にある酸化膜に
十分ストレスを与えるため、フィールド極板44のレベ
ルは他の極板と望ましくは同じレベルで逆の極性になる
ように変更する。
出するために、FETのパスゲートおよび記憶セルを高
い温度、望ましくは125℃程度でバーンインし、印加
電圧を望ましくは通常の動作条件よりも高くする。記憶
セル、特にコンデンサの2枚の極板の間にある酸化膜に
十分ストレスを与えるため、フィールド極板44のレベ
ルは他の極板と望ましくは同じレベルで逆の極性になる
ように変更する。
【0021】図3はこの発明の制御回路の一部のブロッ
ク図を示す。外部入力56から外部信号を受けるオンチ
ップの制御回路52は、全てのまたはどれかのワード線
(図1および図2の28)とビット線(図1および図2
の26)を、行デコーダ54およびセンス増幅器バンク
50を介してオンチップ入力58または外部入力56に
それぞれ自動的に接続する。
ク図を示す。外部入力56から外部信号を受けるオンチ
ップの制御回路52は、全てのまたはどれかのワード線
(図1および図2の28)とビット線(図1および図2
の26)を、行デコーダ54およびセンス増幅器バンク
50を介してオンチップ入力58または外部入力56に
それぞれ自動的に接続する。
【0022】行デコーダはワード線を介して記憶アレイ
48に選択的に接続され、センス増幅器バンク50はビ
ット線を介して記憶アレイ48に選択的に接続される。
制御回路52も各種の供給線および制御線によって記憶
アレイに接続される。
48に選択的に接続され、センス増幅器バンク50はビ
ット線を介して記憶アレイ48に選択的に接続される。
制御回路52も各種の供給線および制御線によって記憶
アレイに接続される。
【0023】図示の実施例に関してこの発明を説明して
きたが、この説明は狭い意味に解釈してはならない。各
種の変形や、図示した実施例の組み合せや、発明の他の
実施例があることは、この技術に精通した人にはこの発
明の説明により明かである。従ってそのような変形や実
施例は請求範囲に含まれると見なされる。以上の説明に
関して更に以下の項を開示する。
きたが、この説明は狭い意味に解釈してはならない。各
種の変形や、図示した実施例の組み合せや、発明の他の
実施例があることは、この技術に精通した人にはこの発
明の説明により明かである。従ってそのような変形や実
施例は請求範囲に含まれると見なされる。以上の説明に
関して更に以下の項を開示する。
【0024】(1) 複数の記憶セルの任意の部分と、前記
の記憶セルと記憶装置のデータ線とを接続するトランジ
スタのバスゲートとをテストする方法において、a. 前
記の複数の記憶セルの前記の部分の全ての記憶セルにア
クセスし、b. 前記の部分の前記の全ての記憶装置の第
1電極に正電圧を供給すると同時に、前記の全ての記憶
セルの他の電極に低い電圧を供給し、c. 前記の部分の
各記憶セルと前記のデータ線とを接続するトランジスタ
の前記の全てのパスゲートに正電圧を供給する、ことを
含む前記の方法。
の記憶セルと記憶装置のデータ線とを接続するトランジ
スタのバスゲートとをテストする方法において、a. 前
記の複数の記憶セルの前記の部分の全ての記憶セルにア
クセスし、b. 前記の部分の前記の全ての記憶装置の第
1電極に正電圧を供給すると同時に、前記の全ての記憶
セルの他の電極に低い電圧を供給し、c. 前記の部分の
各記憶セルと前記のデータ線とを接続するトランジスタ
の前記の全てのパスゲートに正電圧を供給する、ことを
含む前記の方法。
【0025】(2) 前記のテストはバーンインである、第
1項記載の方法。
1項記載の方法。
【0026】(3) 前記の複数の記憶セルの前記の部分は
前記の複数の記憶セルの全てである、第1項記載の方
法。
前記の複数の記憶セルの全てである、第1項記載の方
法。
【0027】(4) 前記のパスゲートのテストでは、前記
のパスゲートに高い正電圧を供給し、前記のデータ線に
低い電圧を供給する、第1項記載の方法。
のパスゲートに高い正電圧を供給し、前記のデータ線に
低い電圧を供給する、第1項記載の方法。
【0028】(5)前記の第1電極への電圧の供給は、前
記の記憶装置の外部電源からの電圧供給である、第1項
記載の方法。
記の記憶装置の外部電源からの電圧供給である、第1項
記載の方法。
【0029】(6) 前記の第1電極への電圧の供給は、前
記の記憶装置の内部電源からの電圧供給である、第1項
記載の方法。
記の記憶装置の内部電源からの電圧供給である、第1項
記載の方法。
【0030】(7) 前記の他の電極への電圧の供給は、前
記の記憶装置の外部電源からの電圧供給である、第1項
記載の方法。
記の記憶装置の外部電源からの電圧供給である、第1項
記載の方法。
【0031】(8) 前記の他の電極への電圧の供給は、前
記の記憶装置の内部電源からの電圧供給である、第1項
記載の方法。
記の記憶装置の内部電源からの電圧供給である、第1項
記載の方法。
【0032】(9) 前記のパスゲートへの高い正電圧の供
給は、前記の記憶装置の外部電源からの電圧供給であ
る、第4項記載の方法。
給は、前記の記憶装置の外部電源からの電圧供給であ
る、第4項記載の方法。
【0033】(10) 前記のパスゲートへの高い正電圧の
供給は、前記の記憶装置の内部電源からの電圧供給であ
る、第4項記載の方法。
供給は、前記の記憶装置の内部電源からの電圧供給であ
る、第4項記載の方法。
【0034】(11) 前記の第1電極へ供給される前記の
正電圧が通常の動作で用いる電圧よりも高い、第1項記
載の方法。
正電圧が通常の動作で用いる電圧よりも高い、第1項記
載の方法。
【0035】(12) 前記の全てのパスゲートに供給され
る正電圧が通常の動作で用いる電圧よりも高い、第1項
記載の方法。
る正電圧が通常の動作で用いる電圧よりも高い、第1項
記載の方法。
【0036】(13) 前記の全ての記憶セルの前記の他の
電極に供給される前記の低い電圧は、前記の第1電極へ
供給される前記の電圧の逆極性の電圧である、第1項記
載の方法。
電極に供給される前記の低い電圧は、前記の第1電極へ
供給される前記の電圧の逆極性の電圧である、第1項記
載の方法。
【0037】(14) 装置のカプセル化またはパッケージ
への取り付け前に第1項記載の前記のテスト方法を行う
ことによって、製造コストを下げる方法。
への取り付け前に第1項記載の前記のテスト方法を行う
ことによって、製造コストを下げる方法。
【0038】(15) 装置のカプセル化またはパッケージ
への取り付け前の第4項記載の前記のテスト方法を行う
ことによって、製造コストを下げる方法。
への取り付け前の第4項記載の前記のテスト方法を行う
ことによって、製造コストを下げる方法。
【0039】(16) パーソナルコンピュータ、科学技術
用ワークステーション、ビデオRAM、高精細度テレビ
ジョン、超高精細度テレビジョンから成るグループの中
から選択されたシステムに前記の記憶セルが用いられ
る、第1項記載の方法。
用ワークステーション、ビデオRAM、高精細度テレビ
ジョン、超高精細度テレビジョンから成るグループの中
から選択されたシステムに前記の記憶セルが用いられ
る、第1項記載の方法。
【0040】(17) 複数の記憶セルの任意の部分と、前
記の記憶セルと記憶装置のデータ線とを接続するトラン
ジスタのパスゲートとをテストする方法において、a.
前記の部分の前記の各記憶セルと前記のデータ線とを接
続するトランジスタの前記の全てのパスゲートに正電圧
を供給すると同時に、前記のデータ線に低い電圧を供給
することによってパスゲートにストレスを与え、b. 前
記の部分の前記の各記憶セルとデータ線とを接続するト
ランジスタの前記の全てのパスゲートに正電圧を供給
し、前記のデータ線に正電圧を供給すると同時に、前記
の全ての記憶セルの他の電極に低い正電圧を供給するこ
とによって記憶セルの前記の部分にストレスを与え、c.
前記の部分の前記の各記憶セルと前記のデータ線とを
接続するトランジスタの前記の全てのパスゲートに正電
圧を供給し、前記のデータ線に正電圧を供給すると同時
に、前記の全ての記憶セルの前記の他の電極に負電圧を
供給することによって記憶セルの前記の部分にストレス
を与える、ことを含む前記の方法。
記の記憶セルと記憶装置のデータ線とを接続するトラン
ジスタのパスゲートとをテストする方法において、a.
前記の部分の前記の各記憶セルと前記のデータ線とを接
続するトランジスタの前記の全てのパスゲートに正電圧
を供給すると同時に、前記のデータ線に低い電圧を供給
することによってパスゲートにストレスを与え、b. 前
記の部分の前記の各記憶セルとデータ線とを接続するト
ランジスタの前記の全てのパスゲートに正電圧を供給
し、前記のデータ線に正電圧を供給すると同時に、前記
の全ての記憶セルの他の電極に低い正電圧を供給するこ
とによって記憶セルの前記の部分にストレスを与え、c.
前記の部分の前記の各記憶セルと前記のデータ線とを
接続するトランジスタの前記の全てのパスゲートに正電
圧を供給し、前記のデータ線に正電圧を供給すると同時
に、前記の全ての記憶セルの前記の他の電極に負電圧を
供給することによって記憶セルの前記の部分にストレス
を与える、ことを含む前記の方法。
【0041】(18) トランジスタの前記の全てのパスゲ
ートへの前記の正電圧は、前記の部分の前記の全ての記
憶セルの第1電極に正電圧を供給するように加えられ
る、第17項の方法。
ートへの前記の正電圧は、前記の部分の前記の全ての記
憶セルの第1電極に正電圧を供給するように加えられ
る、第17項の方法。
【0042】(19) 装置のカプセル化またはパッケージ
への取り付け前に第17項記載の前記のテスト方法を行
うことによって、製造コストを下げる方法。
への取り付け前に第17項記載の前記のテスト方法を行
うことによって、製造コストを下げる方法。
【0043】(20) これは、複数の記憶セルの任意の部
分望ましくは全てと、記憶セル(例えば図2の40)と
記憶装置のデータ線(例えば26)とを接続するトラン
ジスタのパスゲートをテストする(バーンインおよび/
またはストレステスト)方法である。この方法は次のも
のを含む:複数の記憶セルの部分の全ての記憶セルにア
クセスする;望ましくは記憶装置の外部または内部の電
源から、望ましくは通常用いる電圧よりも高い正電圧
を、アクセスした全ての記憶セルの第1電極(例えば図
2の46)に供給すると同時に、望ましくは記憶装置の
外部または内部電源から、低い電圧望ましくはゼロボル
ト付近の電圧を、アクセスした全ての記憶セルの他の電
極(例えば図2の44)に供給する;望ましくは記憶装
置の外部または内部電源から、望ましくは通常用いる電
圧よりも高い電圧を、アクセスした各記憶セルとその対
応したデータ線とを接続するトランジスタの全てのパス
ゲートに供給する。
分望ましくは全てと、記憶セル(例えば図2の40)と
記憶装置のデータ線(例えば26)とを接続するトラン
ジスタのパスゲートをテストする(バーンインおよび/
またはストレステスト)方法である。この方法は次のも
のを含む:複数の記憶セルの部分の全ての記憶セルにア
クセスする;望ましくは記憶装置の外部または内部の電
源から、望ましくは通常用いる電圧よりも高い正電圧
を、アクセスした全ての記憶セルの第1電極(例えば図
2の46)に供給すると同時に、望ましくは記憶装置の
外部または内部電源から、低い電圧望ましくはゼロボル
ト付近の電圧を、アクセスした全ての記憶セルの他の電
極(例えば図2の44)に供給する;望ましくは記憶装
置の外部または内部電源から、望ましくは通常用いる電
圧よりも高い電圧を、アクセスした各記憶セルとその対
応したデータ線とを接続するトランジスタの全てのパス
ゲートに供給する。
【0044】パスゲートの酸化物にストレスを与えるに
は、望ましくは通常用いる電圧よりも高い正電圧をパス
ゲートに供給し、低い電圧望ましくはゼロボルト付近を
データ線に供給する。
は、望ましくは通常用いる電圧よりも高い正電圧をパス
ゲートに供給し、低い電圧望ましくはゼロボルト付近を
データ線に供給する。
【0045】更に特定していえばこの方法は次のものを
含む:選択した部分の各記憶セルと対応するデータ線と
を接続するトランジスタの全てのパスゲートに正電圧を
供給すると同時に、データ線に低い電圧を供給する;選
択した部分の各記憶セルと対応するデータ線とを接続す
るトランジスタの全てのパスゲートに正電圧を供給し、
データ線に正電圧を供給し、全ての記憶セルの他の電極
に低い正電圧を供給する;選択した部分の各記憶セルと
対応するデータ線とを接続するトランジスタの全てのパ
スゲートに正電圧を供給し、データ線に正電圧を供給
し、全ての記憶セルの他の電極に負電圧を供給する。
含む:選択した部分の各記憶セルと対応するデータ線と
を接続するトランジスタの全てのパスゲートに正電圧を
供給すると同時に、データ線に低い電圧を供給する;選
択した部分の各記憶セルと対応するデータ線とを接続す
るトランジスタの全てのパスゲートに正電圧を供給し、
データ線に正電圧を供給し、全ての記憶セルの他の電極
に低い正電圧を供給する;選択した部分の各記憶セルと
対応するデータ線とを接続するトランジスタの全てのパ
スゲートに正電圧を供給し、データ線に正電圧を供給
し、全ての記憶セルの他の電極に負電圧を供給する。
【0046】この発明の資料の開示の一部には、著作権
およびマスクワーク保護に従うものが含まれる。特許庁
のファイルおよび記録にある限りにおいて、著作権およ
びマスクワーク保護はいかなる特許資料または特許開示
をも複写することに異議をはさまないが、それ以外は全
ての著作権およびマスクワーク権は留保する。注意(C)
著作権、*M* テキサス インスツルメンツ社、19
91年。
およびマスクワーク保護に従うものが含まれる。特許庁
のファイルおよび記録にある限りにおいて、著作権およ
びマスクワーク保護はいかなる特許資料または特許開示
をも複写することに異議をはさまないが、それ以外は全
ての著作権およびマスクワーク権は留保する。注意(C)
著作権、*M* テキサス インスツルメンツ社、19
91年。
【図1】この発明の望ましい実施例を示すブロック図。
【図2】図1に示す部品の一部を示す回路レベルの図。
【図3】制御回路の各種の入力/出力を示すブロック
図。
図。
20 センス増幅器 22 区域 24 プリチャージ 26 ビット線(データ線) 28 ワード線 30 制御信号TL 32,34,38 電界効果トランジスタ(FET) 36 制御信号TR 40 記憶セル 42 供給信号 44,46 コンデンサ極板 48 記憶アレイ 50 センス増幅器バンク 52 制御回路 54 行デコーダ 56 外部入力 58 オンチップ入力
Claims (1)
- 【請求項1】 複数の記憶セルの任意の部分と、前記セ
ルと記憶装置のデータ線とを接続するトランジスタのパ
スゲートとをテストする方法において、 a. 前記複数の記憶セルの前記の部分の全ての記憶セル
にアクセスし、 b. 前記の部分の前記全ての記憶装置の第1電極に正電
圧を供給すると同時に、前記全ての記憶セルの他の電極
に低い電圧を供給し、 c. 前記の部分の各記憶セルと前記のデータ線とを接続
するトランジスタの前記全てのパスゲートに正電圧を供
給する、 ことを含む前記の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/680,662 US5315598A (en) | 1991-04-04 | 1991-04-04 | Method to reduce burn-in time and inducing infant failure |
US680662 | 1991-04-04 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05144910A true JPH05144910A (ja) | 1993-06-11 |
JP3308297B2 JP3308297B2 (ja) | 2002-07-29 |
Family
ID=24731996
Family Applications (1)
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---|---|---|---|
JP08187392A Expired - Fee Related JP3308297B2 (ja) | 1991-04-04 | 1992-04-03 | バーンイン時間を減少し初期故障を発生させる方法 |
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---|---|
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JP (1) | JP3308297B2 (ja) |
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TW (1) | TW234216B (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008016091A (ja) * | 2006-07-04 | 2008-01-24 | Toshiba Corp | 強誘電体メモリの試験方法 |
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US5400343A (en) * | 1992-02-28 | 1995-03-21 | Intel Corporation | Apparatus and method for defective column detection for semiconductor memories |
KR0122100B1 (ko) * | 1994-03-10 | 1997-11-26 | 김광호 | 스트레스회로를 가지는 반도체집적회로 및 그 스트레스전압공급방법 |
US5440517A (en) * | 1994-08-15 | 1995-08-08 | Micron Technology, Inc. | DRAMs having on-chip row copy circuits for use in testing and video imaging and method for operating same |
US5877956A (en) | 1996-12-23 | 1999-03-02 | Micron Electronics, Inc. | System for burning in and diagnostically testing a computer |
KR19990025828A (ko) * | 1997-09-18 | 1999-04-06 | 윤종용 | 이중 포트 집적회로 소자의 번-인 검사방법 |
KR100269322B1 (ko) * | 1998-01-16 | 2000-10-16 | 윤종용 | 스트레스용전압을이용하여메모리를테스팅하는기능을갖는집적회로및그의메모리테스트방법 |
US6175812B1 (en) | 1998-02-26 | 2001-01-16 | Micron Technology, Inc. | Method and system for dynamic duration burn-in |
KR100640575B1 (ko) * | 2000-12-18 | 2006-10-31 | 삼성전자주식회사 | 디지털 신호를 아날로그 신호로 변환시키는 변환기에서결함이 있는 스위치들을 검출하는 테스트시간을감소시키는 디코더 |
US20020116852A1 (en) * | 2001-02-27 | 2002-08-29 | Kock Lori Ann | Mat for visual artwork and method of making same |
US6455336B1 (en) | 2001-08-27 | 2002-09-24 | International Business Machines Corporation | Power reduction method and design technique for burn-in |
DE10326317B4 (de) * | 2003-06-11 | 2007-05-10 | Infineon Technologies Ag | Testsystem zum Testen von integrierten Bausteinen |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4527254A (en) * | 1982-11-15 | 1985-07-02 | International Business Machines Corporation | Dynamic random access memory having separated VDD pads for improved burn-in |
US4654849B1 (en) * | 1984-08-31 | 1999-06-22 | Texas Instruments Inc | High speed concurrent testing of dynamic read/write memory array |
US5155701A (en) * | 1985-02-08 | 1992-10-13 | Hitachi, Ltd. | Semiconductor integrated circuit device and method of testing the same |
IT1201837B (it) * | 1986-07-22 | 1989-02-02 | Sgs Microelettronica Spa | Sistema per la verifica della funzionalita' e delle caratteristiche di dispositivi a semiconduttore di tipo eprom durante il "burn-in" |
US4751679A (en) * | 1986-12-22 | 1988-06-14 | Motorola, Inc. | Gate stress test of a MOS memory |
JPH02177100A (ja) * | 1988-12-27 | 1990-07-10 | Nec Corp | 半導体記憶装置のテスト回路 |
JPH07105160B2 (ja) * | 1989-05-20 | 1995-11-13 | 東芝マイクロエレクトロニクス株式会社 | 半導体記憶装置 |
US5161159A (en) * | 1990-08-17 | 1992-11-03 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with multiple clocking for test mode entry |
-
1991
- 1991-04-04 US US07/680,662 patent/US5315598A/en not_active Expired - Lifetime
-
1992
- 1992-04-03 JP JP08187392A patent/JP3308297B2/ja not_active Expired - Fee Related
- 1992-04-04 KR KR1019920005649A patent/KR100249641B1/ko not_active IP Right Cessation
- 1992-09-15 TW TW081107227A patent/TW234216B/zh active
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008016091A (ja) * | 2006-07-04 | 2008-01-24 | Toshiba Corp | 強誘電体メモリの試験方法 |
Also Published As
Publication number | Publication date |
---|---|
TW234216B (ja) | 1994-11-11 |
JP3308297B2 (ja) | 2002-07-29 |
KR920020519A (ko) | 1992-11-21 |
US5315598A (en) | 1994-05-24 |
KR100249641B1 (ko) | 2000-03-15 |
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