JPH05143527A - Priority control circuit - Google Patents

Abstract

PURPOSE:To designate the procedure for setting reception priority order for plural request signals to be desired procedure. CONSTITUTION:A priority control circuit is characterized by providing a read only memory 1 where priority order is stored at every order setting procedure of plural modes, a signal 15 indicating the state of a request signal as the address of the read only memory 1, registers 4, 2 and 5 storing a mode designating signal 11 and an internal state number 13 which successively shifts priority order and a means stopping a clock which is given to the registers 4 and 5 over a period from receiving the request signal till a system becomes a state where the succeeding request signal is reception possible.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、複数のデバイスから非
同期で発生する要求信号の調停を行う優先制御回路に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a priority control circuit for arbitrating request signals asynchronously generated from a plurality of devices.

【０００２】[0002]

【従来の技術】通常のプロセッサシステムではバスやプ
ロセッサを複数のデバイスが共有しており、バスの使用
権または割り込みを対象に複数のデバイスから非同期に
要求信号が上がることとなり、それを調停するために優
先制御回路が必要になる。優先制御回路は、原則的に要
求信号を先着順で受け付けるが、複数の要求が同時に発
生した場合はその中から一つを選択して受け付ける動作
を行う。複数の要求信号からどの要求を選択して受け付
けるかを決定する論理として、優先度固定方式やラウン
ドロビン方式が一般的に知られている。優先度固定方式
は、あらかじめ全要求信号に優先度の順番を固定して割
り振り、複数の要求信号が同時にアクティブになった場
合は常に優先度の最も高いものに対して受け付けてアク
ノリッジ信号を返送する。ラウンドロビン方式は、各デ
バイスに固定の優先度を与えず、要求受付動作毎に優先
度の順番をシフトさせる方式である。2. Description of the Related Art In a general processor system, a bus and a processor are shared by a plurality of devices, and a request signal is asynchronously raised from a plurality of devices for a bus use right or an interrupt, and arbitration is performed. Requires a priority control circuit. The priority control circuit accepts request signals on a first-come-first-served basis in principle, but when a plurality of requests occur simultaneously, one of them is selected and accepted. A fixed priority method and a round robin method are generally known as logics for determining which request is selected and accepted from a plurality of request signals. In the fixed priority method, the order of priorities is fixed and assigned to all request signals in advance, and when a plurality of request signals are activated at the same time, the request with the highest priority is always accepted and an acknowledge signal is returned. .. The round robin method is a method in which the priority order is shifted for each request receiving operation without giving a fixed priority to each device.

【０００３】[0003]

【発明が解決しようとする課題】優先度固定方式では、
デバイスの数が多くなり、バスの転送能力やプロセッサ
の処理能力が小さい場合は優先度が下位のデバイスはほ
とんど受け付けられない事態が発生する欠点があり、ま
たラウンドロビン方式は、システム上、優先させたい処
理があっても、特定のデバイスを優先して選択し、処理
することができない欠点がある。In the fixed priority system,
When the number of devices is large and the transfer capacity of the bus or the processing capacity of the processor is small, there is a disadvantage that the device with lower priority can hardly be accepted, and the round robin method gives priority to the system. Even if there is a desired process, there is a drawback that a specific device cannot be preferentially selected and processed.

【０００４】本発明は、このような欠点を除去するもの
で、プロセッサからの制御でそのときの処理に最も適し
た優先制御論理を自由に選択できる優先制御回路を提供
することを目的とする。The present invention eliminates such drawbacks, and an object of the present invention is to provide a priority control circuit which can freely select the priority control logic most suitable for the processing at that time under the control of the processor.

【０００５】[0005]

【課題を解決するための手段】本発明は、同一のデバイ
スに対して複数個のデバイスから非同期に発行される要
求信号のひとつをあらかじめ決められた優先順位に従っ
て選択する選択手段と、この選択手段で選択された要求
信号を発行したデバイスにアクノリッジ信号を返送する
返送手段とを備えた優先制御回路において、上記選択手
段は、優先順位とこの優先順位の読み出し順位を指定す
る第一内部状態番号とこの第一内部状態番号が指定する
読み出し順位の次の読み出し順位を指定する第二内部状
態番号との組が複数個の優先順位設定モードごとにあら
かじめ格納された読み出し専用メモリと、クロック信号
に同期して上記複数個のデバイスからの要求信号のステ
ートを示す信号を格納する第一レジスタと、優先順位設
定モードを指定するモード指定信号を格納する第二レジ
スタと、上記クロック信号に同期して第二内部状態番号
を格納しこれを新たな第一内部状態番号として読み出す
第三レジスタとを備え、上記読み出し専用メモリは、上
記第一レジスタからの要求信号のステートを示す信号、
上記第二レジスタからのモード指定信号および上記第三
レジスタからの第一内部状態番号をアドレスとして受付
を許可する要求元デバイスの識別番号情報を読み出して
上記返送手段に与えるとともにこの第二内部状態番号を
上記第三レジスタに与える手段を備え、上記選択手段
は、さらに、ひとつの要求信号を受け付けてから次の要
求信号の受付可能状態になるまでの期間にわたり上記第
一レジスタおよび上記第三レジスタに与えられるクロッ
クを停止させる停止手段を備えたことを特徴とする。According to the present invention, there is provided a selecting means for selecting one of request signals asynchronously issued from a plurality of devices to the same device according to a predetermined priority order, and the selecting means. In the priority control circuit including a return means for returning an acknowledge signal to the device that issued the request signal selected in step 1, the selection means includes a priority order and a first internal state number designating a read order of the priority order. Synchronized with a read-only memory in which a set of a second internal state number that specifies the next read order of the read order specified by the first internal state number is stored in advance for each of a plurality of priority setting modes, and a clock signal. Then, the first register for storing the signal indicating the state of the request signal from the plurality of devices and the priority setting mode are designated. The read-only memory comprises a second register for storing a mode designation signal, and a third register for storing a second internal state number in synchronization with the clock signal and reading it as a new first internal state number. A signal indicating the state of the request signal from the first register,
The mode designation signal from the second register and the first internal state number from the third register are used as addresses to read the identification number information of the requesting device that is permitted to be received and given to the return means and the second internal state number. Is provided to the third register, and the selection means is further provided to the first register and the third register for a period from the reception of one request signal to the ready state of the next request signal. The present invention is characterized in that a stop means for stopping the supplied clock is provided.

【０００６】ここで、上記停止手段は、所定時間にわた
り上記第一レジスタおよび上記第三レジスタに与えられ
るクロックを停止させる手段であってもよい。Here, the stopping means may be means for stopping the clocks given to the first register and the third register for a predetermined time.

【０００７】[0007]

【作用】例えば、優先度固定方式またはラウンドロビン
方式のいずれか一方で優先順位を決める場合に、プログ
ラムから優先度固定方式の指定を行うと、固定の優先順
位を適用して同時にアクティブな要求信号から優先度の
高い要求信号を選び、この要求信号を発行したデバイス
の識別番号を出力する。一方、ラウンドロビン方式の指
定を行うと、優先順位のシフト回数に相当する内部状態
番号を参照した優先順位を適用して同時にアクティブな
要求信号から優先度の高い要求信号を選び、この要求信
号を発行したデバイスの識別番号を出力する。For example, when the priority order is determined by either the fixed priority method or the round robin method and the fixed priority method is designated from the program, the fixed priority order is applied and the request signals which are simultaneously active. A request signal with a high priority is selected from among these, and the identification number of the device that issued this request signal is output. On the other hand, if the round robin method is specified, the priority order referring to the internal state number corresponding to the number of shifts of the priority order is applied, and the request signal with a high priority is selected from the active request signals at the same time, and this request signal is selected. The identification number of the issued device is output.

【０００８】[0008]

【実施例】以下、本発明の一実施例について図面を参照
して説明する。図１はこの実施例の構成を示すブロック
構成図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing the configuration of this embodiment.

【０００９】この実施例は、図１に示すように、同一の
デバイスに対して複数個のデバイスから非同期に発行さ
れる要求信号のひとつをあらかじめ決められた優先順位
に従って選択する選択手段と、この選択手段で選択され
た要求信号を発行したデバイスにアクノリッジ信号を返
送する返送手段であるデマルチプレクサ７とを備え、さ
らに、本発明の特徴とする手段として、上記選択手段
は、優先順位とこの優先順位の読み出し順位を指定する
第一内部状態番号と第一内部状態番号が指定する読み出
し順位の次の読み出し順位を指定する第二内部状態番号
との組が複数個の優先順位設定モードごとにあらかじめ
格納された読み出し専用メモリ１と、クロック信号に同
期して上記複数個のデバイスからの要求信号のステート
を示す要求信号１５を格納するレジスタ４と、優先順位
設定モードを指定するモード指定信号１１を格納するレ
ジスタ２と、上記クロック信号に同期して第二内部状態
番号を格納しこれを新たな第一内部状態番号１３として
読み出すレジスタ５とを備え、読み出し専用メモリ１
は、レジスタ４からの要求信号のステートを示す要求信
号１５、レジスタ２からのモード指定信号１１およびレ
ジスタ５からの第一内部状態番号１３をアドレスとして
受付を許可する要求元デバイスの識別番号情報を読み出
して上記返送手段に与えるとともにこの第二内部状態番
号をレジスタ５に与える手段を備え、上記選択手段は、
さらに、ひとつの要求信号を受け付けてから次の要求信
号の受付可能状態になるまでの期間にわたりレジスタ４
およびレジスタ５に与えられるクロック１４を停止させ
る停止手段であるレジスタ３、セレクタ６およびアンド
ゲート８を備える。In this embodiment, as shown in FIG. 1, selection means for selecting one of request signals asynchronously issued from a plurality of devices to the same device according to a predetermined priority order, And a demultiplexer 7 which is a returning means for returning an acknowledge signal to the device that has issued the request signal selected by the selecting means. Further, as a feature of the present invention, the selecting means has priority and priority. A set of a first internal state number that specifies the reading order of the order and a second internal state number that specifies the reading order next to the reading order specified by the first internal state number is set in advance for each of a plurality of priority setting modes. A read-only memory 1 stored therein and a request signal 15 indicating the states of request signals from the plurality of devices in synchronization with a clock signal. A register 4 for storing, a register 2 for storing a mode designating signal 11 for designating a priority setting mode, and a second internal state number in synchronization with the clock signal, which is used as a new first internal state number 13. A read-only memory 1 having a read register 5
Is the request signal 15 indicating the state of the request signal from the register 4, the mode specifying signal 11 from the register 2 and the first internal state number 13 from the register 5 as the address, and the identification number information of the request source device that is permitted to be accepted. The selecting means is provided with means for reading out and giving it to the returning means and giving the second internal state number to the register 5.
Further, the register 4 is operated for a period from the reception of one request signal to the ready state of the next request signal.
And a register 3, which is a stopping means for stopping the clock 14 supplied to the register 5, a selector 6, and an AND gate 8.

【００１０】次に、この実施例の動作を説明する。この
実施例では、優先論理回路を読み出し専用メモリ１とそ
の出力データ信号１０をクロック１４の逆相に同期して
取り出すレジスタ３とで構成しており、読み出し専用メ
モリ１には、モード指定信号１１と内部状態信号１３と
から決定した優先順位と要求信号のアクティブまたはイ
ンアクティブの状態とから優先度の最も高い要求信号の
デバイス識別番号と次の内部状態番号とを決定する論理
をあらかじめデータとして書き込んでおく。プロセッサ
による書き替えが可能なレジスタ２にモード指定信号１
１を保持させ、読み出し専用メモリ１のアドレスとして
入力する。外部のデバイスから非同期に発生するｍ＝８
本の要求信号１５は、レジスタ４にクロック１４に同期
して取り込まれ、要求信号１２として読み出し専用メモ
リ１のアドレスとして入力される。レジスタ５に保持さ
れた内部状態信号１３も読み出し専用メモリ１のアドレ
スとして入力される。読み出し専用メモリ１は、モード
指定信号１１と要求信号１２と内部状態信号１３とで指
定されたアドレスに格納されているデータを読み出す。
一部はレジスタ５にクロック１４に同期して次の時点の
内部状態番号として保持され、残りはレジスタ３にクロ
ック１４の逆相に同期して取り出され、受け付けるべき
要求信号のデバイス識別番号１６としてセレクタ６に出
力される。セレクタ６は要求信号１５のうち要求が受け
付けられた識別番号のものの状態からクロック制御信号
１７を作成し、アンドゲート８に与える。このアンドゲ
ート８により受け付けられた要求信号がインアクティブ
になるまで原クロック１９を停止させたクロック１４が
作成される。この例では受け付けられた要求信号がアク
ティブの間は他の要求の受付動作を停止するように構成
しているが、他に一定時間だけクロックを停止しても本
発明を実施することができる。またデマルチプレクサ７
によりデバイス識別番号１６からアクノリッジ信号１８
を作成する。Next, the operation of this embodiment will be described. In this embodiment, the priority logic circuit is composed of a read-only memory 1 and a register 3 for taking out its output data signal 10 in synchronism with the opposite phase of the clock 14, and the read-only memory 1 has a mode designation signal 11 The logic for determining the device identification number of the request signal with the highest priority and the next internal state number is written in advance as data from the priority determined from the internal state signal 13 and the active state or the inactive state of the request signal. Leave. Mode designation signal 1 in register 2 that can be rewritten by the processor
1 is held and input as the address of the read-only memory 1. M = 8 generated asynchronously from an external device
The request signal 15 of the book is taken into the register 4 in synchronization with the clock 14, and is input as the request signal 12 as the address of the read-only memory 1. The internal state signal 13 held in the register 5 is also input as the address of the read-only memory 1. The read-only memory 1 reads the data stored at the address designated by the mode designation signal 11, the request signal 12, and the internal state signal 13.
Part of the data is held in the register 5 in synchronization with the clock 14 as an internal state number at the next time, and the rest is taken out in the register 3 in synchronization with the reverse phase of the clock 14 and is used as the device identification number 16 of the request signal to be accepted. It is output to the selector 6. The selector 6 creates the clock control signal 17 from the state of the request signal having the identification number of which the request is accepted, and supplies it to the AND gate 8. The clock 14 in which the original clock 19 is stopped until the request signal received by the AND gate 8 becomes inactive is created. In this example, while the received request signal is active, the operation of receiving another request is stopped, but the present invention can be implemented by stopping the clock for a certain period of time. Demultiplexer 7
From device identification number 16 to acknowledge signal 18
To create.

【００１１】図２はこの実施例におけるデバイス識別番
号が＃ｊの要求信号を受け付けた場合の動作を示すタイ
ムチャートである。時点ｔ₁ で＃ｊの要求信号を受け付
け、時点ｔ₂ で別の要求信号の受付動作を行う。FIG. 2 is a time chart showing the operation when the request signal of the device identification number #j is accepted in this embodiment. At time t ₁ , the request signal of #j is accepted, and at time t ₂ , another request signal acceptance operation is performed.

【００１２】図３は、読み出し専用メモリ１における優
先制御論理の一例を説明する表である。（ａ）はラウン
ドロビン方式の例で、内部状態番号を「０」から「７」
まで待ち、各内部状態番号についての８本の要求信号に
対する優先順位の並びを順に一つずつ単純にシフトした
形にしている。この場合に、表の中の例で示すように、
任意の２本の要求信号間での受付確立が平等でないた
め、これを是正するには、（ｂ）のように、交互に優先
順位の並びを逆転する等を行う。さらに優先度固定方式
とラウンドロビン方式の混合形も可能で、＃１と＃２を
固定優先順位１と２とし、それ以外をラウンドロビン方
式とした例を（ｃ）に示す。FIG. 3 is a table for explaining an example of the priority control logic in the read-only memory 1. (A) is an example of the round robin method, and the internal state numbers are from "0" to "7".
Waiting until, the sequence of priorities for the eight request signals for each internal state number is simply shifted one by one in order. In this case, as shown in the example in the table,
Since the establishment of acceptance between any two request signals is not equal, in order to correct this, the order of priorities is alternately reversed as shown in (b). Further, a mixed form of the fixed priority system and the round robin system is also possible, and the example (c) shows that # 1 and # 2 are fixed priorities 1 and 2, and the other is the round robin system.

【００１３】[0013]

【発明の効果】本発明は、以上説明したように、優先順
位を固定にするかラウンドロビン方式にするかをプロセ
ッサが実行するプログラムで指定することができるの
で、システムや処理に最適な方式を選択できる効果があ
る。As described above, according to the present invention, since the program executed by the processor can specify whether the priority order is fixed or the round robin method is selected, the optimum method for the system and the processing can be selected. There is an effect that can be selected.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明実施例の構成を示すブロック構成図。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention.

【図２】本発明実施例の動作を示すフローチャート。FIG. 2 is a flowchart showing the operation of the embodiment of the present invention.

【図３】図１に含まれる読み出し専用メモリにおける優
先制御論理を示す説明図。FIG. 3 is an explanatory diagram showing a priority control logic in the read-only memory included in FIG. 1.

【符号の説明】[Explanation of symbols]

１ 読み出し専用メモリ ２ レジスタ ３ レジスタ ４ レジスタ ５ レジスタ ６ セレクタ ７ デマルチプレクサ ８ ＡＮＤゲート １０ 出力データ信号 １１ モード指定信号 １２ 要求信号 １３ 内部状態信号 １４ クロック １５ 要求信号 １６ デバイス識別番号 １７ クロック制御信号 １８ アクノリッジ信号 １９ 原クロック 1 Read Only Memory 2 Register 3 Register 4 Register 5 Register 6 Selector 7 Demultiplexer 8 AND Gate 10 Output Data Signal 11 Mode Designating Signal 12 Request Signal 13 Internal State Signal 14 Clock 15 Request Signal 16 Device Identification Number 17 Clock Control Signal 18 Acknowledge Signal 19 Original clock

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 同一のデバイスに対して複数個のデバイ
スから非同期に発行される要求信号のひとつをあらかじ
め決められた優先順位に従って選択する選択手段と、こ
の選択手段で選択された要求信号を発行したデバイスに
アクノリッジ信号を返送する返送手段とを備えた優先制
御回路において、 上記選択手段は、優先順位とこの優先順位の読み出し順
位を指定する第一内部状態番号とこの第一内部状態番号
が指定する読み出し順位の次の読み出し順位を指定する
第二内部状態番号との組が複数個の優先順位設定モード
ごとにあらかじめ格納された読み出し専用メモリと、ク
ロック信号に同期して上記複数個のデバイスからの要求
信号のステートを示す信号を格納する第一レジスタと、
優先順位設定モードを指定するモード指定信号を格納す
る第二レジスタと、上記クロック信号に同期して第二内
部状態番号を格納しこれを新たな第一内部状態番号とし
て読み出す第三レジスタとを備え、 上記読み出し専用メモリは、上記第一レジスタからの要
求信号のステートを示す信号、上記第二レジスタからの
モード指定信号および上記第三レジスタからの第一内部
状態番号をアドレスとして受付を許可する要求元デバイ
スの識別番号情報を読み出して上記返送手段に与えると
ともにこの第二内部状態番号を上記第三レジスタに与え
る手段を備え、 上記選択手段は、さらに、ひとつの要求信号を受け付け
てから次の要求信号の受付可能状態になるまでの期間に
わたり上記第一レジスタおよび上記第三レジスタに与え
られるクロックを停止させる停止手段を備えたことを特
徴とする優先制御回路。1. A selecting means for selecting one of request signals asynchronously issued from a plurality of devices to the same device according to a predetermined priority order, and issuing a request signal selected by the selecting means. In the priority control circuit having a return means for returning an acknowledge signal to the device, the selection means specifies the priority order and the first internal state number designating the reading order of the priority order and the first internal state number. A read-only memory in which a set of a second internal state number that specifies the next read order of the read order to be stored is stored in advance for each of the plurality of priority setting modes, and from the plurality of devices in synchronization with the clock signal. A first register for storing a signal indicating the state of the request signal of
A second register that stores a mode designation signal that designates a priority setting mode, and a third register that stores a second internal state number in synchronization with the clock signal and reads this as a new first internal state number The read-only memory uses the signal indicating the state of the request signal from the first register, the mode designation signal from the second register, and the first internal state number from the third register as an address to request acceptance. Means for reading the identification number information of the original device and giving it to the return means and giving the second internal state number to the third register are provided, and the selecting means further receives one request signal before the next request. The clock given to the first register and the third register is stopped for the period until the signal can be accepted. Priority control circuit, characterized in that it comprises a stop means for. 【請求項２】 上記停止手段は、所定時間にわたり上記
第一レジスタおよび上記第三レジスタに与えられるクロ
ックを停止させる手段である請求項１記載の優先制御回
路。2. The priority control circuit according to claim 1, wherein the stopping means is means for stopping the clocks given to the first register and the third register for a predetermined time.