JPH0514073A - 差動増幅器及び比較器 - Google Patents

差動増幅器及び比較器

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JPH0514073A
JPH0514073A JP3158222A JP15822291A JPH0514073A JP H0514073 A JPH0514073 A JP H0514073A JP 3158222 A JP3158222 A JP 3158222A JP 15822291 A JP15822291 A JP 15822291A JP H0514073 A JPH0514073 A JP H0514073A
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JP
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differential amplifier
circuit
voltage
amplifier circuit
potential
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JP3158222A
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Inventor
Yukio Yano
幸雄 矢野
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Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
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Publication date
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
    • H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage

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Abstract

(57)【要約】 【目的】 差動増幅器を用いた比較器において、その増
幅用素子としてデプレッション型ＭＯＳトランジスタを
用い、低レベル領域の入力電圧でもディジタル信号出力
を得ること。 【構成】 差動増幅器を用いた比較器が、電流ミラー回
路Ｍとこの出力側回路を定電流源とし二つの電流径路Ｌ
1 ，Ｌ2 を備えた差動増幅回路Ｓ1 とインバータ回路Ｉ
ＮＶにより構成されていてる。電流ミラー回路Ｍは、負
荷ＭＯＳトランジスタ１と入力側回路であるＭＯＳトラ
ンジスタ２及び出力側回路となるＭＯＳトランジスタ１
０を有している。差動増幅回路Ｓ1 の電流径路Ｌ1 は、
負荷ＭＯＳトランジスタ１１と増幅用ＭＯＳトランジス
タ１３及び入力端子ｉｎ１とを有しており、同様に、電
流径路Ｌ2 は負荷ＭＯＳトランジスタ１２と増幅用ＭＯ
Ｓトランジスタ１４及び入力端子ｉｎ２を有している。
また、インバータ回路ＩＮＶは負荷ＭＯＳトランジスタ
３とスイッチング用トランジスタ４とで構成されてい
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、差動増幅器及び比較器
( コンパレータ)に関し、特に、センサや入力キーなど
からの出力信号を２値論理化する１ビットＡ／Ｄ変換器
又はディジタル化回路として適用可能の差動増幅器及び
比較器に関する。
【０００２】
【従来の技術】一般にディジタル信号として扱われるセ
ンサや入力キーなどの出力信号の中には厳格な意味では
ディジタル信号ではなく、種々の因子により立ち上がり
特性等がなまったアナログ信号とみることができる。こ
のような信号をマイクロコンピュータ等の後処理に供す
るためには、予め、１ビットのＡ／Ｄコンバータないし
量子化回路で正規のディジタル信号（２値論理信号）へ
高精度に変換しておくことが必要となる。このディジタ
ル化回路又は量子化回路としてはバッファ回路を用いる
ことが一般的であるが、バッファ回路は一義的な閾値を
有しているため、ディジタル信号の論理変化のタイミン
グがバッファ回路の閾値で固定的に決定されてしまい、
立ち上がり点又は立ち下がり点の調整が不可能である。
このため、Ａ／Ｄ変換動作を所望の基準電圧を境に行う
には、高ゲインの差動増幅回路を利用したコンパレータ
回路を使用することが望ましい。そして、複数の被ディ
ジタル信号をディジタル化できるよう上述のコンパレー
タ回路を複数個組み込んだ半導体集積回路が従来から要
請されていた。
【０００３】従来、このような差動増幅回路を利用した
コンパレータ回路は、図１２に示すように、電流ミラー
回路Ｍと、この出力側回路を定電流源とし２つの電流径
路Ｌ1 ，Ｌ2 を備えた差動増幅回路Ｓ1 と、インバータ
回路ＩＮＶとから構成されている。
【０００４】電流ミラー回路Ｍの入力側回路には、電源
電圧ＶDDよりデプレッション型 (以下、Ｄ型と称する)
の負荷ＭＯＳトランジスタ１を介してエンハンスメント
型 （以下、Ｅ型と称する） のＭＯＳトランジスタ２
のドレイン電流ｉ0 が基準電流として流れ、出力側回路
のＥ型ＭＯＳトランジスタ１０にはその基準電流ｉ0 の
値に応じたドレイン電流ｉ3 が流れる。
【０００５】差動増幅回路Ｓ1 の第１の電流径路Ｌ1 に
は、電源電圧ＶDDよりＤ型の負荷ＭＯＳトランジスタ１
１及びＥ型の増幅用ＭＯＳトランジスタ１５を介してド
レイン電流ｉ1 が流れ、また第２の電流径路Ｌ2 には、
同様に、Ｄ型の負荷ＭＯＳトランジスタ１２及びＥ型の
増幅用ＭＯＳトランジスタ１６を介してドレイン電流ｉ
2 が流れる。増幅用ＭＯＳトランジスタ１５，１６のゲ
ートは差動増幅回路Ｓ1 の２入力として入力端子ｉｎ
１，ｉｎ２にそれぞれ繋がれている。電流径路Ｌ1 ，Ｌ
2 は電流ミラー回路Ｍの定電流源たる出力側回路に接続
されているので、次の式が成立する。
【０００６】 ｉ3 ＝ｉ1 ＋ｉ2 （１） ここに、入力端子ｉｎ１，ｉｎ２に印加される両電圧が
等しいときは、 ｉ1 ＝ｉ2 ＝ｉ3 ／２ （２） が成立し、差動増幅回路Ｓ1 は平衡状態にある。例え
ば、入力端子ｉｎ１の印加電圧（基準電圧ＶRef ）に対
して入力端子ｉｎ２の印加電圧（入力電圧Ｖin）が高い
と、ＭＯＳトランジスタ１６に流れる電流ｉ2 の値がそ
れらの電圧差に応じた電流増分Δｉだけ増大するので、
式１から明らかなように、その分、ＭＯＳトランジスタ
１５に流れる電流ｉ1 の値はΔｉだけ減少する。このた
め、負荷ＭＯＳトランジスタ１２の電圧降下分が増大す
るので、そのソース電位（ノード１０２の電位）は下が
る。逆に、入力端子ｉｎ１の基準電圧（ＶRef ）に対し
て入力端子ｉｎ２の入力電圧（Ｖin）が低いと、負荷Ｍ
ＯＳトランジスタ１２の電圧降下分が減少するので、そ
のソース電位（ノード１０２の電位）は上がる。従っ
て、負荷ＭＯＳトランジスタ１２の電位（ノード１０２
の電位）は平衡電流（ｉ3 ／２）による電圧降下値を平
衡電圧として入力端子ｉｎ１，入力端子ｉｎ２の両印加
電圧の差に応じた増幅電圧値となる。
【０００７】インバータ回路ＩＮＶはスイッチング素子
たるＭＯＳトランジスタ４とＤ型の負荷ＭＯＳトランジ
スタ３との直列回路で、そのＭＯＳトランジスタ４のゲ
ートにはノード１０２の出力電圧（差動増幅電圧）Ｖ
102 が印加されている。そしてこのインバータ回路ＩＮ
Ｖは、入力端子ｉｎ１に印加される基準電圧（ＶRef ）
に対して入力端子ｉｎ２（Ｖin）に印加される電圧の大
小に応じて高レベル又は低レベルの２値論理たるディジ
タル化信号ＶOUT を出力するものである。
【０００８】
【発明が解決しようとする課題】図１３( ａ )は、入力
端子ｉｎ１の基準電圧Ｖref が増幅用ＭＯＳトランジス
タ１５，１６の閾値Ｖth15,16 より高い場合における入
力端子ｉｎ２の入力電位Ｖin（横軸）に対する差動増幅
回路Ｓ1 の入力電位（Ｖin及び基準電位Ｖref ）の関係
を示すグラフ図である。ここに、Ａ点は基準電圧と入力
電圧が等しい状態（Ｖref ＝Ｖin）を示す。またＰ点は
入力電圧と閾値Ｖth15,16 が等しい状態を表す。図１３
( ｂ )は、入力端子ｉｎ２の入力電位Ｖin（横軸）に対
する差動増幅回路Ｓ1 の出力電圧（ノード１０１の電圧
Ｖ101 ，ノード１０２の電圧Ｖ102 ）の関係を示すグラ
フ図である。なお、二点鎖線はＭＯＳトランジスタ４の
閾値Ｖth4 を示す。ここに、Ｂ点はＡ点に対応する平衡
状態（Ｖ101 ＝Ｖ102 ）を表し、またＣ点はノード１０
２の電圧Ｖ102と閾値Ｖth4 が等しい状態を表す。入力
電圧Ｖinが閾値Ｖth15,16 以下のときは、増幅用ＭＯＳ
トランジスタ１６はオフ状態で増幅用ＭＯＳトランジス
タ１５はオン状態にあるため、ノード１０２は電源電位
ＶDDにプルアップされ、ノード１０１の電圧Ｖ101 は最
低レベルＶLOW にある。そして入力電圧Ｖinが閾値Ｖ
th15,16 を超えると、増幅用ＭＯＳトランジスタ１６も
オン状態となり、正常の差動増幅出力がノード１０１，
１０２に現れる。ここで入力電圧Ｖinが閾値Ｖth15,16
以下のときの出力は厳格な意味では線形差動増幅出力で
はないが、入力電圧差に応じた出力特性を有することか
ら、ディジタル化の支障とはなっていない。
【０００９】しかしながら、図１４に示すように、入力
端子ｉｎ１の基準電圧Ｖref が増幅用ＭＯＳトランジス
タ１５，１６の閾値Ｖth15,16 より低い場合には次のよ
うな問題点がある。図１４( ａ )は、入力端子ｉｎ１の
基準電圧Ｖref が増幅用ＭＯＳトランジスタ１５，１６
の閾値Ｖth15,16 より低い場合における入力端子ｉｎ２
の入力電位Ｖin（横軸）に対する差動増幅回路Ｓ1 の入
力電位（Ｖin及び基準電位Ｖref ）の関係を示すグラフ
図である。ここに、Ａ点は基準電圧と入力電圧が等しい
ときを示す。またＰ点は入力電圧と閾値Ｖth15,16 が等
しい状態を表す。図１４( ｂ )は、入力端子ｉｎ２の入
力電位Ｖin（横軸）に対する差動増幅回路Ｓ1 の出力電
圧（ノード１０１の電圧Ｖ101，ノード１０２の電圧Ｖ
102 ）の関係を示すグラフ図である。入力電圧Ｖinが閾
値Ｖth15,16 以下のときは、増幅用ＭＯＳトランジスタ
１６，１５は共にオフ状態にあるため、ノード１０１，
１０２は共に電源電位ＶDDにプルアップされている。こ
の低レベル領域における増幅用ＭＯＳトランジスタ１
６，１５の不作動は、入力電圧Ｖinと基準電圧Ｖref と
に高低差があるものの、その差電圧に応じた差動増幅出
力が得られないことを意味する。換言すると、基準電圧
Ｖref を閾値Ｖth15,16 以下に設定した場合において
は、低レベル領域の入力電圧Ｖinとの差動増幅機能が働
かないので、もはやディジタル化が不可能である。
【００１０】図１３( ｃ )は、入力端子ｉｎ１の基準電
圧Ｖref が増幅用ＭＯＳトランジスタ１５，１６の閾値
Ｖth15,16より高い場合における入力端子ｉｎ２の入力
電位Ｖin（横軸）に対するインバータ回路ＩＮＶの出力
ＶOUT を示すグラフ図である。ここで、入力電圧Ｖinが
接地電位から上昇すると、図１３（ｂ）から明らかなよ
うに、ノード１０２の電圧Ｖ102 が降下するが、この電
圧Ｖ102 がＭＯＳトランジスタ４の閾値Ｖth4 （点Ｃ）
を過ぎるときにインバータ回路ＩＮＶの出力ＶOUT は低
電位レベル（以下Ｌレベルと称する）から高電位レベル
（以下Ｈレベルと称する）へ立ち上がる。しかし、差動
増幅回路Ｓ1 の平衡電位（点Ｂ）はその差動増幅回路Ｓ
1 側の素子特性等で決定され、また閾値Ｖth4 （点Ｃ）
は半導体プロセスの如何等により後続のＭＯＳトランジ
スタ４の固有の値であるので、一般的に点Ｂと点Ｃは不
一致である。また両者を合わせ込むことは殆ど不可能で
ある。このため、入力電圧Ｖinが基準電位Ｖref を超え
たときに出力ＶOUT の論理が変化せず、基準電位Ｖref
よりもオフセット電圧Ｖoff2だけ高い値で出力ＶOU T の
論理が変化する。このインバータ回路ＩＮＶの閾値に起
因するオフセット電圧Ｖoff2の発生現象は、入力電圧Ｖ
inに対する出力ディジタル信号の立ち上がりの遅れ（位
相遅れ）又は立ち下がりの進み（位相進み）やディジタ
ル化の不感領域をもたらしている。
【００１１】図１４( ｃ )は、入力端子ｉｎ１の基準電
圧Ｖref が増幅用ＭＯＳトランジスタ１５，１６の閾値
Ｖth15,16より低い場合における入力端子ｉｎ２の入力
電位Ｖin（横軸）に対するインバータ回路ＩＮＶの出力
ＶOUT を示すグラフ図である。ここで、基準電圧Ｖref
は増幅用ＭＯＳトランジスタ１５の閾値Ｖth15,16 以下
であるから、そのトランジスタ１５は常にオフ状態にあ
る。入力電圧Ｖinが接地電位から上昇すると、図１４(
ｂ )から明らかなように、入力電圧Ｖinが閾値Ｖ
th15,16 と同電位となったときにＭＯＳトランジスタ１
６側だけオン状態となり、ノード１０２の出力電圧102
は低電圧ＶLOW となる。そして、ノード１０２に繋がれ
ているＭＯＳトランジスタ４がオン状態となり、インバ
ータ回路ＩＮＶの出力ＶOUT はＬレベルからＨレベルに
立ち上がる。この出力ＶOUT はディジタル化信号である
が、その論理変化点は、ＭＯＳトランジスタの固有の値
である閾値Ｖth15,16 で決まってしまう。入力電圧Ｖin
が基準電位Ｖref を超えたときには出力ＶOUT の論理は
変化せず、基準電位Ｖref よりもオフセット電圧Ｖoff1
だけ高い値で出力ＶOUT の論理が変化する。この差動増
幅回路Ｓ1 の閾値に起因するオフセット電圧Ｖoff1の発
生現象もまた、入力電圧Ｖinに対する出力ディジタル信
号の立ち上がりの遅れ（位相遅れ）又は立ち下がりの進
み（位相進み）やディジタル化の不感領域をもたらして
いる。
【００１２】次に、基準電圧Ｖref に対するオフセット
電圧の依存性について説明する。すなわち、基準電圧Ｖ
ref と入力Ｖinが同電位となり差動増幅回路Ｓ1 が平衡
状態となる増幅電圧Ｖ101 ，Ｖ102 の平衡電位について
考察する。図１２に示された差動増幅回路Ｓ1 の一つの
電流径路Ｌ1 において、増幅用ＭＯＳトランジスタ１５
のゲートに印加される基準電圧Ｖref の値が増大する
と、その増幅用ＭＯＳトランジスタ１５のインピーダン
スは減少する。この場合、定電流源たるＭＯＳトランジ
スタ１０に流れ込む一定の平衡電流（ｉ3 ／２）を補償
するため、負荷ＭＯＳトランジスタ１１のインピーダン
スが増加する。この結果、負荷ＭＯＳトランジスタ１１
による電圧降下が増大するので、ノード１０１の電位Ｖ
101 が下がる。よって、基準電圧Ｖref が高く設定され
るに従い、差動増幅回路Ｓ1 の増幅電圧Ｖ101 ，Ｖ102
が降下してしまうという平衡電位の変動特性が存在す
る。従って、図１３( ａ )に示すように、基準電圧Ｖ
ref が増幅用ＭＯＳトランジスタ１５，１６の閾値Ｖ
th15,16 より高い場合には、基準電位Ｖref を下げる
と、Ａ点( Ｖin＝Ｖref )が降下する。これに伴い図１
３( ｂ )の差動増幅回路Ｓ1 の平衡電位であるＢ点( Ｖ
101 ＝Ｖ102 )も変化し、上記の変動特性からして、Ｂ
点の平衡電位が増加するので、オフセット電圧Ｖoff2の
値は大きくなる。従ってオフセット電圧Ｖoff2の値は差
動増幅回路Ｓ1 の基準電圧Ｖref に対して依存性があ
り、単にインバータ回路ＩＮＶの閾値のみで一義的に決
定されるものではない。このことは、低レベル領域にお
いて差動増幅回路を動作させるために、基準電圧Ｖref
の設定電圧を下げて閾値Ｖth15,16 に近ずければ近ずけ
るほど、入力電圧Ｖinに対する出力ディジタル化信号の
立ち上がりの遅れ（位相遅れ）等が増大し、ディジタル
化精度が劣化する。
【００１３】そこで、本発明の課題は、上記各問題点に
鑑み、低レベル領域における差動入力電圧Ｖinに対して
も出力ディジタル化を高精度に保障できる差動増幅器及
び比較器を提供することにある。
【００１４】
【課題を解決するための手段】上記課題を解決するため
に、本発明が講じた第１の手段は、定電流源を有してお
り、制御入力端子を持つ増幅用素子及び負荷部からなる
電流径路が少なくても２以上並列接続されてなる差動増
幅回路を備えた差動増幅器において、その増幅用素子と
してエンハンストメント型ではなく閾値Ｖthのないデプ
レッション型ＭＯＳトランジスタを用いるものである。
そして、ディジタル化のための比較器としての構成は、
この差動増幅器の構成に加えてそのいずれかの増幅電圧
出力を制御入力とするスイッチング手段を設ける。例え
ば、そのスイッチング手段としては、インバータ回路を
用いることができる。このような比較器としては半導体
集積回路であることが望ましい。
【００１５】また、本発明が講じた第２の手段は、上述
の構成の差動増幅回路をｎ段カスケード接続したもので
ある。第１段の差動増幅回路における増幅用素子は制御
入力端子を有しており、第ｉ段目の差動増幅回路におけ
る増幅用素子の増幅出力が第ｉ＋１段目の差動増幅回路
における増幅用素子の制御入力として供給されている。
そして、第１段目の差動増幅回路における増幅用素子に
デプレッション型ＭＯＳトランジスタを用いることもで
きる。ここにおいて、第ｎ段目の差動増幅回路の増幅電
圧出力はディジタル化信号となっているが、ＴＴＬファ
ミリー等の論理レベルと整合させるため、そのいずれか
の増幅電圧出力を制御入力とするスイッチング手段を設
けても良い。例えば、そのスイッチング手段としては、
インバータ回路を用いることができる。このような比較
器としては半導体集積回路であることが望ましい。
【００１６】
【作用】かかる第１の手段によれば、増幅用素子として
閾値Ｖthのないデプレッション型ＭＯＳトランジスタを
用いた差動増幅回路において、その増幅用素子の制御入
力端子にかかる印加電圧がいかなる電位レベルであって
も、デプレッション型ＭＯＳトランジスタはオン状態あ
る( ノーマリーオン )。従って、このデプレッション型
ＭＯＳトランジスタを増幅用素子に用いた差動増幅回路
の一対の制御入力端子に対して、エンハンスメント型Ｍ
ＯＳトランジスタの場合の基準電圧から閾値Ｖthまでの
サブスレッショルド領域に相当する電位レベルでの入力
電圧が印加された場合でも、増幅用素子が動作すること
によって差動増幅機能が働き、平衡電位を常に得ること
が可能である。それ故、レベルシフト回路等を用いず
に、電源電位の一方へ極端に偏倚させて基準電位を設定
したときでも、ディジタル信号出力を得ることが可能と
なる。
【００１７】また第２の手段によれば、カスケード接続
された多段の差動増幅器においては、第１段目の差動増
幅回路の一対の制御入力端子に印加された電圧差が小さ
くても、最終段では立ち上がり・立ち下がり特性の急峻
で非常に大きな差動増幅出力が得られる。そして、それ
ぞれの差動増幅回路において、一対の並列されてなる電
流径路のうち一方の電流径路の増幅用素子には電流が流
れない。よって、増幅出力はその負荷部において電圧降
下がないので電源電位レベルとなり、その出力特性にお
いて上限となる。逆に、もう一方の電流径路の増幅用素
子には最大の電流が流れる。よって、増幅出力はその負
荷部において最大の電圧降下となる電位レベルとなり、
その出力特性において下限となる。従って、本来アナロ
グ信号である差動増幅回路出力の増幅電圧は、上限及び
下限が区切られているからしてディジタル化信号とな
る。
【００１８】ここに、従来のコンパレータは単一の差動
増幅回路の増幅電圧出力よりスイッチング回路を介して
ディジタル信号を得ており、その単一の差動増幅回路と
スイッチング回路との間において、スイッチング素子の
固有の閾値に対して差動増幅回路の平衡電位が一致しな
いという問題点と、基準電位を変化させた場合に差動増
幅回路の平衡電位が増減してしまうという問題点が存在
した。しかし、カスケード接続された多段の差動増幅器
ではスイッチング回路を介すことなくディジタル化信号
が得られるので、上述の両問題が解消される。従って、
差動増幅器において入力Ｖinと基準電圧Ｖref が等しく
なる比較点に対してディジタル信号の論理変化点が一致
し、高精度のディジタル化が実現される。
【００１９】
【実施例】本発明の実施例を添付図面に基づいて説明す
る。
【００２０】〔第１実施例〕図１は本発明の第１実施例
に係る差動増幅回路を用いた比較器を示す回路図であ
る。この比較器は、電流ミラー回路Ｍと、この出力側回
路を定電流源とし２つの電流径路Ｌ1 ，Ｌ2 を備えた差
動増幅回路Ｄ1 と、インバータ回路ＩＮＶとから構成さ
れている。
【００２１】電流ミラー回路Ｍの入力側回路には、電源
電圧ＶDDよりＤ型の負荷ＭＯＳトランジスタ１を介して
Ｅ型ＭＯＳトランジスタ２のドレイン電流ｉ0 が基準電
流として流れ、出力側回路のＥ型ＭＯＳトランジスタ１
０にはその基準電流ｉ0 の値に応じたドレイン電流ｉ3
が流れる。
【００２２】差動増幅回路Ｄ1 の第１の電流径路Ｌ1 に
は、電源電圧ＶDDよりＤ型の負荷ＭＯＳトランジスタ１
１及びＥ型の増幅用ＭＯＳトランジスタ１３を介してド
レイン電流ｉ1 が流れ、また第２の電流径路Ｌ2 には、
同様に、Ｄ型の負荷ＭＯＳトランジスタ１２及びＥ型の
増幅用ＭＯＳトランジスタ１４を介してドレイン電流ｉ
2 が流れる。増幅用ＭＯＳトランジスタ１３，１４のゲ
ートは差動増幅回路Ｓ1 の２入力として入力端子ｉｎ
１，ｉｎ２にそれぞれ繋がれている。電流径路Ｌ1 ，Ｌ
2 は電流ミラー回路Ｍの定電流源たる出力側回路に接続
されているので、前述した式１が成立している。また入
力端子ｉｎ１，ｉｎ２に印加される電圧が等しいときは
前述した式２が成立している。
【００２３】インバータ回路ＩＮＶはスイッチング素子
たるＭＯＳトランジスタ４とＤ型の負荷ＭＯＳトランジ
スタ３との直列回路で、そのＭＯＳトランジスタ４のゲ
ートにはノード１０２の出力電圧（差動増幅電圧）Ｖ
102 が印加されている。そしてこのインバータ回路ＩＮ
Ｖは、入力端子ｉｎ１に印加される基準電圧（ＶRef ）
に対して入力端子ｉｎ２（Ｖin）に印加される電圧の大
小に応じて高レベル又は低レベルの２値論理たるディジ
タル化信号ＶOUT を出力するものである。
【００２４】差動増幅回路Ｄ1 の増幅用素子としては閾
値ＶthのないＮチャンネルＤ型ＭＯＳトランジスタ１
３，１４が使用されている。Ｅ型ＭＯＳトランジスタの
接地電位ＶSSから閾値Ｖthに至る間のサブスレッショル
ド領域 (通常０から＋１．５Ｖ程度) でも、常にＤ型Ｍ
ＯＳトランジスタ１３，１４はオン状態( ノーマリーオ
ン )なので、後述するように、差動増幅回路Ｄ1 は低レ
ベル領域でも線形特性を保った差動増幅電圧の出力が可
能となる。
【００２５】図２( ａ )は、入力端子ｉｎ１の基準電圧
Ｖref がサブスレッショルド領域（以下ＳＵＢ領域と称
する）より低い場合における入力端子ｉｎ２の入力電位
Ｖin（横軸）に対する差動増幅回路Ｄ1 の入力電位（Ｖ
in及び基準電位Ｖref ）の関係を示すグラフ図である。
ここに、Ａ点は基準電圧と入力電圧が等しい状態（Ｖ
ref ＝Ｖin）を示す。図２( ｂ )は、入力端子ｉｎ２の
入力電位Ｖin（横軸）に対する差動増幅回路Ｓ1 の出力
電圧（ノード１０１の電圧Ｖ101 ，ノード１０２の電圧
Ｖ102 ）の関係を示すグラフ図である。なお、二点鎖線
はＭＯＳトランジスタ４の閾値Ｖth4 を示す。ここに、
Ｂ点はＡ点に対応する平衡状態（Ｖ101 ＝Ｖ102 ）を表
し、またＣ点はノード１０２の電圧Ｖ102 と閾値Ｖth4
が等しい状態を表す。また、図２( ｃ )は入力端子ｉｎ
２の入力電位Ｖin（横軸）に対するインバータ回路ＩＮ
Ｖの出力ＶOUT を示すグラフ図である。
【００２６】図２（ａ）に示すように、ＳＵＢ領域にお
いて基準電位Ｖref が設定されている場合においても、
差動増幅回路Ｄ1 のＤ型ＭＯＳトラジスタ１３，１４が
オン状態であるので、図２（ｂ）に示すように、この領
域においても差動増幅回路Ｄ1 の線形特性が保たれてい
る。後述するように、この低レベル領域における線形性
の保障は差動増幅回路のカスケード接続回路において平
衡点で論理変化点が得られる原理的な意義がある。図２
（ｃ）に示すように、インバータ回路ＩＮＶの閾値に起
因するオフセット電圧Ｖoff2を伴うものの、図１４
（ｃ）で示した差動増幅回路の閾値に起因するオフセッ
ト電圧Ｖoff1の発生は解消されている。
【００２７】〔第２実施例〕図３は本発明の第２実施例
に係る差動増幅回路を用いた比較器を示す回路図であ
る。この実施例に係る比較器は差動増幅回路Ｄ1 〜Ｄn
のカスケード接続による多段回路である。この回路は、
従来と同様に、電流ミラー回路Ｍと、この出力側回路を
定電流源とし、入力端子ｉｎ１，ｉｎ２をそれぞれ持つ
２つの電流径路Ｌ1 ，Ｌ2 を備えた差動増幅回路Ｄ1 を
有している。差動増幅回路Ｄ1 の増幅用素子たるＭＯＳ
トランジスタ１５，１６はＥ型である。この差動増幅回
路Ｄ1 を第１段目として、この増幅電圧の出力であるノ
ード１０１，１０２が第２段目の差動増幅回路Ｄ2 の増
幅用ＭＯＳトランジスタ２５，２６のゲートに接続さ
れ、さらに差動増幅回路Ｄ2 のノード２０１，２０２が
第３段目の差動増幅回路Ｄ3 の増幅用ＭＯＳトランジス
タ３５，３６のゲートに接続されており、このようなカ
スケード接続を第ｎ段まで行う構成によって、多段の差
動増幅回路が構成されている。差動増幅回路Ｄ2 〜Ｄn
の定電流源たるＭＯＳトランジスタ２０〜ｎ０はトラン
ジスタ２とそれぞれ電流ミラー回路を構成している。な
お、電流ミラー回路Ｍの出力側回路に対して並列接続の
定電流源を設け方法以外に、電流ミラー回路Ｍの出力側
回路に対して階層的に定電流源を設ける方法もある。出
力ＯＵＴは最終段差動増幅回路Ｄn のノードｎ０１から
取り出されている。
【００２８】この実施例における差動増幅回路の増幅用
素子としてはＮチャンネルＥ型ＭＯＳトランジスタが使
用されているため、従来と同様に、入力端子ｉｎ１，ｉ
ｎ２にかかる印加電圧がサブスレッショルド領域では増
幅電圧の線形特性が保たれない。そのため、ＳＵＢ領域
ではディジタル信号が得られない。しかしながら、基準
電圧Ｖref が増幅用ＭＯＳトランジスタ１５，１６の閾
値Ｖth15,16 より高いときには次のように高精度のデジ
タル信号を得ることができる。
【００２９】図５( ａ )は、入力端子ｉｎ１の基準電圧
Ｖref が増幅用ＭＯＳトランジスタ１５，１６の閾値Ｖ
th15,16 より高い場合における入力端子ｉｎ２の入力電
位Ｖin（横軸）に対する差動増幅回路Ｄ1 の入力電位
（Ｖin及び基準電位Ｖref ）の関係を示すグラフであ
る。ここに、Ａ点は基準電圧と入力電圧が等しい状態
（Ｖref ＝Ｖin）を示す。またＰ点は入力電圧と閾値Ｖ
th15,16 が等しい状態を表す。図５( ｂ )は、入力端子
ｉｎ２の入力電位Ｖin（横軸）に対する差動増幅回路Ｄ
1 の出力電圧（ノード１０１の電圧Ｖ101 ，ノード１０
２の電圧Ｖ102 ）の関係を示すグラフ図である。Ｂ1 点
はＡ点に対応する平衡状態（Ｖ101 ＝Ｖ102）を表して
いる。図５( ｃ )は、入力端子ｉｎ２の入力電位Ｖ
in（横軸）に対する差動増幅回路Ｄ2 の出力電圧（ノー
ド２０１の電圧Ｖ201 ，ノード２０２の電圧Ｖ202 ）の
関係を示すグラフ図である。Ｂ2 点はＡ点に対応する平
衡状態（Ｖ20 1 ＝Ｖ202 ）を表している。図５( ｄ )
は、入力端子ｉｎ２の入力電位Ｖin（横軸）に対する差
動増幅回路Ｄ3 の出力電圧（ノード３０１の電圧
Ｖ301 ，ノード３０２の電圧Ｖ302 ）の関係を示すグラ
フ図である。Ｂ3 点はＡ点に対応する平衡状態（Ｖ301
＝Ｖ302 ）を表している。図５( ｅ )は、入力端子ｉｎ
２の入力電位Ｖin（横軸）に対する差動増幅回路Ｄn の
出力電圧（ノードｎ０１の電圧Ｖn01 ，ノードｎ０２の
電圧Ｖn02 ）の関係を示すグラフ図である。Ｂn 点はＡ
点に対応する平衡状態（Ｖn01＝Ｖn02 ）を表してい
る。
【００３０】図５( ａ )においてＳ1 の入力に印加され
た電圧差の値を｜Ｖref −Ｖin｜とする。ここで、基準
電圧Ｖref と入力電圧Ｖinが等しい状態においては、｜
Ｖre f −Ｖin｜＝０で、各段の平衡状態の増幅電圧差も
零であるので、点Ａ〜Ｂn は同一のタイミングで発生す
る。
【００３１】差動増幅ゲインをＧとすると、差動増幅回
路Ｄ1 の出力電圧差｜Ｖ101 −Ｖ10 2 ｜は、 ｜Ｖ101 −Ｖ102 ｜＝Ｇ｜Ｖref −Ｖin｜ （４） で与えれてる。従って、ｎ段目の差動増幅回路Ｄn の出
力電圧差｜Ｖn01 −Ｖn0 2 ｜は、 ｜Ｖn01 −Ｖn02 ｜＝Ｇn ｜Ｖref −Ｖin｜ （５） よって、Ｄ1 ，Ｄ2 ，Ｄ3 ，・・・，Ｄnの増幅電圧の
出力特性は、それぞれの図から明らかように、差動増幅
回路の段数を重ねることによって増幅電圧の増加に伴な
い、Ｂ1 ，Ｂ2 ，Ｂ3 ，・・・，Ｂn の各平衡点を中心
として急峻な傾きで変化する特性となる。そして、それ
ぞれの差動増幅回路出力の増幅電圧の上限は、電源電圧
ＶDDと同電位で、逆に、接地電位Ｖssに対して最も低い
低電位ＶLO W である。従って、最終段の差動増幅回路Ｄ
n の出力特性（図５（ｅ））は、ディジタル信号としみ
ることができる。このディジタル化信号は必ず平衡点Ｂ
n で論理変化するため、後段のインバータの閾値に依存
するオフセット電圧Ｖoff1を伴わない。逆に言えば、後
段のインバータ等のスイッチング回路なしにディジタツ
化信号を得ることができるため、オフセット電圧Ｖoff1
が全く付随せず、高精度のディジタル化が実現されてい
る。従来と同様に、基準電位Ｖref を低く設定すればす
るほど、ある程度平衡電位は上昇する。しかしながら、
平衡点のタイミングで論理変化が発生することから、基
準電位Ｖref の増減に対するディジタル化精度はほぼ一
定である。従って、この実施例ではディジタル化精度の
基準電位Ｖref に対する依存性が解消されている。ま
た、入力Ｖinが閾値Ｖth15,16 より低い場合、増幅用Ｍ
ＯＳトランジスタ１６はオフ状態で増幅用ＭＯＳトラン
ジスタ１５はオン状態にあるため、ノード１０２は電源
電位ＶDDにプルアップされ、ノード１０１の電圧Ｖ101
は最低レベルＶLOW となるので、図５（ｂ），（ｃ）に
示すように、差動特性は線形ではない。しかしながら、
入力電圧差の極性に応じた出力特性を有することから、
ディジタル化の支障とはなっていない。
【００３２】〔第３実施例〕図４は本発明の第３実施例
に係る差動増幅回路を用いた比較器を示す回路図であ
る。この実施例は、図３に示す差動増幅回路のカスケー
ド接続による比較器において、第ｎ段の差動増幅回路の
出力にインバータ回路ＩＮＶを加えた構成を有してい
る。図５（ｆ）は、入力端子ｉｎ１の基準電圧Ｖref が
増幅用ＭＯＳトランジスタ１５，１６の閾値Ｖth15,16
より高い場合における入力端子ｉｎ２の入力電位Ｖ
in（横軸）に対するインバータ回路ＩＮＶの出力ＶOUT
を示すグラフ図である。最終段の差動増幅回路の出力論
理レベルは、高論理が電源電位ＶDDで低論理が増幅出力
の最低レベルＶLOW であるので、ＴＴＬファミリー等の
論理レベルと整合させるため、図５（ｆ）に示すよう
に、低論理レベルをより接地レベルＶssに近づけるべく
インバータ回路ＩＮＶが付加されている。
【００３３】〔第４実施例〕図６は本発明の第４実施例
に係る差動増幅回路を用いた比較器を示す回路図であ
る。
【００３４】この実施例は、図３に示す比較器におい
て、第１段目の差動増幅回路Ｄ1 の増幅用素子１５，１
６にＤ型ＭＯＳトランジスタ１３，１４を用いた比較器
である。図８はこの比較器における各信号波形を示すグ
ラフ図である。図（ｂ）に示す如く、この実施例におい
ても第１実施例と同様に接地電位ＶSSにより近いＳＵＢ
領域で差動増幅特性が機能している。従って、低レベル
領域でもディジタル化を可能としている。また差動増幅
回路のカスケード接続によりオフセット電圧を伴わず、
差動増幅回路の平衡点が論理変化点となっている。この
ため、本実施例は第１及び第２の実施例の両利点を具有
するものである。
【００３５】〔第５実施例〕図７は本発明の第５実施例
に係る差動増幅回路を用いた比較器を示す回路図であ
る。
【００３６】この実施例は、図６に示す差動増幅回路の
カスケード接続による比較器において、第ｎ段の差動増
幅回路の出力にインバータ回路ＩＮＶを加えた構成を有
している。これは第３実施例と同様にＴＴＬファミリー
等の論理レベルと整合させるべく、低論理レベルをより
接地レベルＶssに近づけるためである。
【００３７】上記の各実施例において負荷素子にＤ型Ｍ
ＯＳトランジスタが用いられているが、半導体回路とし
て本発明の差動増幅器及び比較器を組み込む場合におい
ては、負荷用のＤ型ＭＯＳトランジスタの代わりにＥ型
ＭＯＳトランジスタや拡散抵抗を用いることも可能であ
る。
【００３８】〔第６実施例〕図９は本発明の第６実施例
に係る差動増幅回路を用いた比較器を示す回路図であ
る。この実施例における電流ミラー回路Ｍの負荷用素子
としてはＥ型ＭＯＳトランジスタ７が使用されている。
【００３９】〔第７実施例〕図１０は本発明の第７実施
例に係る差動増幅回路を用いた比較器を示す回路図であ
る。この実施例における差動増幅回路Ｄ1 の負荷素子用
としてはＥ型ＭＯＳトランジスタ１７，１８が使用され
ている。
【００４０】〔第８実施例〕図１１は本発明の第８実施
例に係る差動増幅回路を用いた比較器を示す回路図であ
る。この実施例における差動増幅回路Ｄ1 〜Ｄn の負荷
素子としてはＥ型ＭＯＳトランジスタ１７，１８、２
７，２８、３７，３８、ｎ７，ｎ８が使用されている。
【００４１】以上説明した各実施例においては、Ｎチャ
ンネルのＭＯＳトランジスタが使用されているが、これ
に限らず、ＰチャンネルのＭＯＳトランジスタを用いる
ことも可能である。この場合、接地電位ＶSS( 通常は０
V にする) に対して電源電圧ＶDDは負電圧となるためＳ
ＵＢ領域の電位レベルは接地電位ＶSSに対して負の電位
となる。対称性から、高電位側に接近させて基準電圧を
設定しても、ディジタル信号を高精度に得ることができ
ることが理解されよう。
【００４２】
【発明の効果】以上説明したように、本発明は、差動増
幅回路における増幅用素子をデプレッション型ＭＩＳト
ランジスタとした点に特徴を有するものであるから次の
効果を奏する その増幅用素子は閾値を有していない
ので、基準電圧を電源電位の一方側へ極端に偏倚させて
設定した場合でも、差動増幅特性が得られる。このた
め、従来不可能であった低レベル領域でのディジタル化
信号がレベルシフト回路等を用いずに得られるので、ア
ナログ入力信号に対するオフセット電圧の除去による高
精度のディジタル化が可能となる。
【００４３】 また、差動増幅回路のカスケード多段
接続構成を採用すれば、後段のスイッチング手段なしに
ディジタル化信号を得ることができる。このため、その
スイッチング手段の持つ閾値に依存するオフセット電圧
が付随しないので、位相ずれのない高精度のディジタル
化が実現される。また基準電圧の値に応じて差動増幅回
路の平衡電位の変動が発生しても、平衡点のタイミング
がずれないのでディジタル化精度には悪影響がない。
【００４４】 上記，の構成を採用すると、入力
電圧のディジタル化範囲を従来に比して拡大できると同
時に、高精度のディジタル化が実現できる。
【図面の簡単な説明】
【図１】本発明の第１実施例に係る差動増幅回路を用い
た比較器を示す回路図である。
【図２】同実施例における各点の信号波形を示すグラフ
図である。
【図３】本発明の第２実施例に係る差動増幅回路を用い
た比較器を示す回路図である。
【図４】本発明の第３実施例に係る差動増幅回路を用い
た比較器を示す回路図である。
【図５】第２実施例における各点の信号波形を示すグラ
フ図である。
【図６】本発明の第４実施例に係る差動増幅回路を用い
た比較器を示す回路図である。
【図７】本発明の第５実施例に係る差動増幅回路を用い
た比較器を示す回路図である。
【図８】第４実施例における各点の信号波形を示すグラ
フ図である。
【図９】本発明の第６実施例に係る差動増幅回路を用い
た比較器を示す回路図である。
【図１０】本発明の第７実施例に係る差動増幅回路を用
いた比較器を示す回路図である。
【図１１】本発明の第８実施例に係る差動増幅回路を用
いた比較器を示す回路図である。
【図１２】従来の差動増幅回路を用いた比較器を示す回
路図である。
【図１３】同従来例において基準電圧が増幅用素子の閾
値以上に設定されている場合の各点の信号波形を示すグ
ラフ図である。
【図１４】同従来例において基準電圧が増幅用素子の閾
値以下に設定されている場合の各点の信号波形を示すグ
ラフ図である。
【符号の説明】
ＶDD・・・電源電圧 ＶSS・・・接地電位 １，３，１１，１２，１３，１４，２１，２２，３１，
３２，ｎ１，ｎ２・・・ＮチャンネルＤ型ＭＯＳトラン
ジスタ ２，４，７，１０，１５，１６，１７，１８，２０，２
５，２６，２７，２８，３０，３５，３６，３７，３
８，ｎ５ ，ｎ０，ｎ６，，ｎ７，ｎ８，・・・Ｎチャ
ンネルＥ型ＭＯＳトランジスタ ｉｎ１，ｉｎ２・・・入力端子 １０１，１０２，２０１，２０２，３０１，３０２，ｎ
０１，ｎ０２・・・差動増幅回路の増幅電圧の出力ノー
ド ＯＵＴ・・・出力端子 Ｍ・・・電流ミラー回路 Ｄ1 〜Ｄn ・・・差動増幅回路 Ｌ1 ・・・第１の電流径路 Ｌ2 ・・・第２の電流径路 ＩＮＶ・・・インバータ回路 Ｖin・・・入力電圧 Ｖref ・・・基準電圧 Ｖ101 ，Ｖ102 ，Ｖ201 ，Ｖ202 ，Ｖ301 ，Ｖ302 ，Ｖ
n01 ，Ｖn01 ・・・差動増幅回路の増幅電圧 ＶOUT ・・・インバータ回路の出力電圧 Ｖoff1，Ｖoff2・・・オフセット電圧 Ｖth4 , Ｖth15,16 ・・・閾値電圧

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】定電流源を有しており、制御入力端子を持
    つ増幅用素子及び負荷部からなる電流径路が少なくとも
    ２以上並列接続されてなる差動増幅回路を備えた差動増
    幅器において、前記増幅用素子がデプレッション型ＭＩ
    Ｓトランジスタであることを特徴とする差動増幅器。
  2. 【請求項２】請求項１において、前記増幅用素子のいず
    れかの増幅出力によりスイッチング動作するスイッチン
    グ手段を有することを特徴とする比較器。
  3. 【請求項３】請求項２に記載の前記比較器は半導体集積
    回路であることを特徴とする比較器。
  4. 【請求項４】ｎ個の定電流源を有し、ｉ＝１，２，・・
    ・，ｎとし、増幅用素子及び負荷部からなる電流径路が
    少なくとも２以上並列接続されてなる第ｉ段目の差動増
    幅回路とを有し、第１段目の差動増幅回路における増幅
    用素子は制御入力端子を持つと共に、第ｎ段目の差動増
    幅回路における増幅用素子が増幅出力端子を持ち、第ｉ
    段目の差動増幅回路における増幅用素子の増幅出力が第
    ｉ＋１段目の差動増幅回路における増幅素子の制御入力
    として供給されてなること特徴とする差動増幅器。
  5. 【請求項５】請求項４において、前記第１段目の差動増
    幅回路における増幅用素子がデプレッション型ＭＩＳト
    ランジスタであることを特徴とする差動増幅器。
  6. 【請求項６】請求項４又は５において、２≦ｍ≦ｎと
    し、前記第ｍ段目の差動増幅回路におけるいずれかの増
    幅用素子によりスイッチング動作するスイッチング手段
    を有することを特徴とする比較器。
  7. 【請求項７】請求項６に記載の比較器は半導体集積回路
    であることを特徴とする比較器。
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