JPH0513803A

JPH0513803A - 光電変換装置

Info

Publication number: JPH0513803A
Application number: JP3184164A
Authority: JP
Inventors: Katsuhiko Yamada; 克彦山田; Ihachirou Gofuku; 伊八郎五福
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1991-06-28
Filing date: 1991-06-28
Publication date: 1993-01-22

Abstract

(57)【要約】【目的】高密度画像読取りに好適な光電変換特性を得
る。更に、素子分離に基づく特性劣化を防止する。【構成】基板１上に光電変換素子部１３と該光電変換
素子部からの信号を増幅する増幅素子部１１とを有し、
上記光電変換素子部１３がフォトダイオードを光電変換
層として含んでおり、上記増幅素子部１１がＭＩＳ型ト
ランジスタからなり、上記光電変換素子部１３が増幅素
子部１１上に配置されており、しかも該増幅素子部１１
のＭＩＳ型トランジスタのゲート電極層１０３と上記光
電変換部のフォトダイオードの下部電極層１０３とが共
通化されている。光電変換素子部１３にてドーピング層
１０６が基板面法線方向からみて上部電極層１０７より
も外側まで張出している。１は絶縁基板であり、１１０
はソース電極層であり、１１１はドレイン電極層であ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の光電変換素子部
を配列してなる光電変換装置に関し、特に高密度画像読
取りのため光電変換素子部を微小化する際に有効な素子
分離及び素子構成に関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】ファク
シミリやイメージリーダ等の等倍画像読取り用の密着型
ラインセンサは、Ａ４版原稿読取りの場合、２１０ｍｍ
以上の長さが必要であるため、ウエハプロセスでは作製
困難である。このため、密着型ラインセンサの受光部
（光電変換素子部）としては、大面積にわたって成膜が
可能であり良好な光電変換特性を有する非晶質シリコン
を用いたものが好適である。

【０００３】非晶質シリコンを用いた光電変換素子部の
一つとして、ｐｉｎ型の非晶質シリコンフォトダイオー
ド（以下「ａ−ＳｉＰＤ」と称する）があげられる。図
５は、ｐｉｎ型ａ−ＳｉＰＤの層構成の一例を示す断面
図であり、基板１上に下部電極層２、光電変換層である
ｎ層３、ｉ層４及びｐ層５の各層、ならびに上部電極層
６が順次積層されている。ここで、ｎ層３及びｐ層５
は、ｉ層４と金属からなる電極層２，６との電位障壁を
緩和するためのドーピング処理によって導電率が高くな
っており、ドーピング層と称される。

【０００４】ところで、以上のようなａ−ＳｉＰＤの複
数配列を有するラインセンサでは、隣接受光部間の素子
分離が必要となる。この素子分離にあたっては、各受光
部の個別信号線の次素子への接続し易さなどから、一般
的には図６のように下部配線層（電極層）２及び該下部
配線層に接するドーピング層３を個々の素子毎に分離し
ている。しかし、この方法は光電変換層の成膜中にパタ
ーニングの工程を必要とするので、ドーピング層３とｉ
層４との界面にコンタミネーションが生じ易く、その影
響により素子特性が劣化し、また素子部と素子間部との
段差により下部配線層２と接するドーピング層３より上
部の層は均一な厚みに成膜しにくい等の問題があった。

【０００５】図７のようにフォトダイオードを構成する
層全てにパターニング処理を施す方法もあるが、ａ−Ｓ
ｉ層特にｉ層４の側面がエッチャントに浸されたり、作
製工程中に大気雰囲気に晒されてしまうこと等によりリ
ーク電流が増加する等のセンサ性能の劣化を生じるとい
う問題を呈していた。

【０００６】また、図８の様にフォトダイオードを素子
分離する際に上部配線層（電極層）６とドーピング層５
とを同形状にパターニングすることにより工程を簡略化
できるが、一般に上部配線層６の材料よりもドーピング
層５の材料の方がよりエッチングされやすいために、実
際には図９に示すように上部配線層６の下部のドーピン
グ層５の端部がオーバーエッチングされて、金属上部配
線層６の端部が変形し、最悪の場合には直接ｉ層４と接
触してリーク電流を増加させるという問題を呈してい
た。

【０００７】一方、高密度画像読取りのため各光電変換
素子部を微小化し単位長さあたりに配列される光電変換
素子部の数を多くすることが要求されている。この様に
各光電変換素子部の面積が小さくなると、出力信号が小
さくなるために光電変換素子部の近傍で光電変換信号を
増幅するのが好ましい。図１０は、ＭＩＳトランジスタ
による増幅機能を有する蓄積動作型の光電変換装置の一
例を示すものである。フォトダイオード２３で発生した
信号電荷をＭＩＳトランジスタ２１により増幅し、読出
し終了後にリセットトランジスタ２２によって不要な信
号電荷をリセットする方式となっている。

【０００８】ところで、多数の光電変換素子部から個々
の正確な光電変換信号を取出すためには、フォトダイオ
ードを個々の光電変換素子部ごとに電気的に分離する必
要がある。図１１に従来のラインセンサの一例の平面図
を示す。図１２はそのＡ−Ａ’断面図である。フォトダ
イオード２３は他の光電変換素子部のフォトダイオード
とは分離されており、増幅用トランジスタ２１はフォト
ダイオード２２の横に位置し、コンタクトホールを介し
て接続されている。このように、フォトダイオード２３
は成膜後にエッチング等の方法によって隣接光電変換素
子部のフォトダイオードと素子分離している。

【０００９】しかるに、高密度画像読取りのための光電
変換素子部の微小化にともない高精度のエッチング技術
が要求されるが、非晶質シリコン等の非単結晶シリコン
をエッチングして素子分離する際には次のような問題点
がある：（１）ドライエッチング法を用いる場合、プラ
ズマを用いたエッチング法では、エッチング端面にプラ
ズマによるダメージを受け、暗電流の増加など光電変換
素子特性の劣化をもたらす；（２）ウェットエッチング
法を用いる場合、等方性エッチングのために１００００
Å前後の厚い層の場合には、サイドエッチングの影響を
考慮せねばならない；（３）不純物ドーピング層は、エ
ッチングレートが変動するために、例えばｐｉ構造やｐ
ｉｎ構造を一括してエッチングしようとすると、制御が
難しく、オーバーエッチやアンダーエッチが生じやす
い；さらに、高密度化、高機能化によって光電変換素子
部の面積を小さくしつつ性能を向上させるために開口率
（一光電変換素子部中のフォトダイオードの有効面積）
を大きくすることが必須となっている。また、高密度化
によりさらに微弱になった光電信号に対する、増幅回路
に入る前の配線の引き回しによる抵抗や浮遊容量の影響
も無視できなくなってくる。

【００１０】本発明は、以上の様な従来技術の問題点を
解決し、素子分離に基づく特性劣化が殆どない光電変換
装置を提供することを目的とするものである。更に、本
発明は、以上の様な従来技術の問題点を解決し、高密度
画像読取りに適用して良好な光電変換特性を得ることの
できる光電変換装置を提供することを目的とするもので
ある。

【００１１】

【課題を解決するための手段及び作用】本発明によれ
ば、上記目的は、基板上に複数の光電変換素子部を有し
該光電変換素子部がフォトダイオードを光電変換層とし
て含んでいる光電変換装置において、基板上の下部電極
層と該下部電極層上の光電変換層の少なくとも一部とが
複数の光電変換素子部について共通化されており、該光
電変換層がドーピング層を含み、該ドーピング層上に上
部電極層が形成されており、これらドーピング層及び上
部電極層が光電変換素子部ごとに個別化されており、且
つ各光電変換素子部にて上記ドーピング層が基板面法線
方向からみて上記上部電極層よりも外側まで張出してい
ることを特徴とする光電変換装置、により達成される。

【００１２】本発明において、上記フォトダイオードの
光電変換層は好ましくは非晶質半導体例えば非晶質シリ
コンからなる。また、上記フォトダイオードは好ましく
はｐｉｎ構造である。

【００１３】更に、本発明によれば、上記目的は、基板
上に光電変換素子部と該光電変換素子部からの信号を増
幅する増幅素子部とを有し且つ上記光電変換素子部がフ
ォトダイオードを光電変換層として含んでおり上記増幅
素子部がＭＩＳ型トランジスタからなる光電変換装置に
おいて、上記光電変換素子部が増幅素子部上に配置され
ており、しかも該増幅素子部のＭＩＳ型トランジスタの
ゲート電極層と上記光電変換部のフォトダイオードの下
部電極層とが共通化されていることを特徴とする光電変
換装置、により達成される。

【００１４】本発明において、上記光電変換素子部と増
幅素子部との組を複数設け、上記フォトダイオードの光
電変換層及び上部電極層を複数の光電変換素子部につい
て共通化することができる。また、上記ＭＩＳ型トラン
ジスタのゲート電極層をｎ型多結晶半導体例えばｎ型ポ
リシリコンからなるものとし、上記フォトダイオードの
光電変換層をｉ型非単結晶半導体層と該ｉ型非単結晶半
導体層上のｐ型非単結晶半導体層とからなるものとする
ことができる。更に、上記ＭＩＳ型トランジスタのゲー
ト電極層をｐ型多結晶半導体例えばｐ型ポリシリコンか
らなるものとし、上記フォトダイオードの光電変換層を
ｉ型非単結晶半導体層と該ｉ型非単結晶半導体層上のｎ
型非単結晶半導体層とからなるものとすることができ
る。

【００１５】この発明においては、増幅素子部のＭＩＳ
型トランジスタのゲート電極層上に光電変換素子部のフ
ォトダイオードが存在するため、増幅素子部を光電変換
素子部の横に配置した場合よりも開口率が向上し、さら
にフォトダイオードとＭＩＳ型トランジスタとの間の配
線を最短にできるため配線抵抗や浮遊容量の影響を低下
させることができる。また、ＭＩＳ型トランジスタのゲ
ート電極層の膜厚はフォトダイオード層より薄くてよ
く、このゲート電極層を形成する工程で既に光電変換素
子部の下部電極層を分離することができ、かくして光電
変換素子部の光電変換層及び上部電極層をエッチングで
分離することなく電気的に素子分離でき、このエッチン
グによる悪影響がなくなる。

【００１６】

【実施態様例１】図１は本発明の光電変換装置の一例た
るラインセンサを示す断面図である。同図において、１
は絶縁性基板である。非晶質シリコンは下地の基板への
依存度が小さいため、基板１としては例えばガラスやセ
ラミックなどを用いることができる。２は複数のセンサ
に共通した電位を与える電極（下部電極層）で、絶縁性
基板１上に成膜可能な導電率の高い材料であれば良く、
例えばＡｌ，Ｃｒ等の金属や多結晶の半導体（Ｓｉ，Ｓ
ｉＧｅ，ＳｉＣ等）が用いられる。また、絶縁性基板１
として光透過性の高い材料を用い、下部電極層２として
ＩＴＯ，ＴｉＯ₂ ，Ｉｎ₂ Ｏ₃ ，ＳｎＯ₂ ，ＣｒＯ₂ 等
の光透過性の高い材料を用いれば、絶縁性基板１の下側
から光入力を受ける構造のラインセンサにも対応でき
る。下部電極層２上に、適宜の非晶質材料（Ｓｉ，Ｇ
ｅ，ＳｉＧｅ，ＳｉＣ等）による適宜の層構成の半導体
層４’（ドーピング層５を含む）及び上部電極層（材料
は前記下部電極層と同様）６を形成した後に、まず上部
電極層６にパターニング処理を施した後、ドーピング層
５をパターニングする。これらパターニングに際して基
板１と垂直の方向（基板面法線方向）から見て上部電極
層６の縁部がドーピング層５の縁部より距離Ｌだけ内側
に位置するようにする事により、電気的に個々のフォト
ダイオードを素子分離してフォトダイオードアレイとし
て完成する。

【００１７】

【実施例１】本発明による光電変換装置の実施例として
の、ｐｉｎ型ａ−ＳｉＰＤを用いたラインセンサの製造
実施例を図２に基づき説明する。図２において、１はガ
ラス基板であり、２はＣｒ下部電極層であり、３はｎ型
半導体層であり、４はｉ型半導体層であり、５はｐ型半
導体層であり、６はＩＴＯ上部電極層である。

【００１８】まず、コーニング社製の＃７０５９ガラス
基板１上に蒸着装置によりＣｒ下部電極層２を形成し、
各フォトダイオードの共通な電極となるような形状にフ
ォトリソグラフィー法によりパターニングした。次に容
量結合型の堆積膜形成装置のアノード電極に基板１を取
付け、堆積室内を約１０^-6Ｔｏｒｒに排気し、ヒーター
により該基板を３００℃前後に加熱した。該加熱温度は
５０℃〜６００℃の範囲内とすることができ、好ましく
は１５０℃〜４００℃の範囲内とすることができる。基
板が所定の温度になった後に、ｎ型半導体層３を堆積す
るための原料ガスとしてシランガスＳｉＨ₄ を３０ＳＣ
ＣＭ、及び水素ガスＨ₂ で５００ｐｐｍに希釈したフォ
スフィンガスＰＨ₃ を３０ＳＣＣＭの流量で用いてｎ型
半導体層３を３００Å厚に形成し、引き続いてｉ型半導
体層４を堆積するための原料ガスとしてシランガスＳｉ
Ｈ₄ を３０ＳＣＣＭの流量で用いてｉ型半導体層４を８
０００Å厚に形成し、更に連続してｐ型半導体層５を堆
積するための原料ガスとしてシランガスＳｉＨ₄ を３０
ＳＣＣＭ、及び水素ガスＨ₂ で５００ｐｐｍに希釈した
ジボランガスＢ₂ Ｈ₆ を３０ＳＣＣＭの流量で用いてｐ
型半導体層５を２００Å厚に形成した。さらに基板を蒸
着装置に設置しＩＴＯを成膜した後、フォトリソグラフ
ィー法により所定の形状にパターニングして上部電極層
６を形成した。その後上部電極層６と接するドーピング
層であるｐ型半導体層５をフォトリソグラフィー法によ
り各々のフォトダイオードに分離すべく所定の形状にパ
ターニングした。このとき基板と垂直の方向から見て上
部電極層６の縁部がｐ型半導体層５の縁部よりもＬ＝３
μｍだけ内側になるようにした。

【００１９】かかる方法にて作製したラインセンサの各
フォトダイオードは、下部電極層２が各素子毎にエッチ
ングされず平坦であるために半導体層３〜６は凹凸が無
く膜厚の安定した膜となり特性が安定し、またｉ層４の
端面部を露出することなく素子分離が可能なためリーク
電流の発生が防止され、従来のセンサと比して逆方向暗
電流値が約一桁低減した。更に、ドーピング層５のサイ
ドエッチに起因する上部電極層６の変形によるリーク電
流を構造的に防止できた。また、出力信号の素子間リー
クも少なく、特別に遮光窓等を設ける事なく安定した出
力信号が得られた。

【００２０】

【実施態様例２】図３は本発明の光電変換装置の一例た
るラインセンサの平面図であり、図４はそのＡ−Ａ’断
面図である。これらの図において、１は絶縁基板であ
り、１３は光電変換素子部であり、１１は増幅素子部で
あり、１２はリセットトランジスタである。光電変換素
子部１３は、ｎ型ポリシリコン下部電極層１０３、ｉ型
非晶質シリコン層１０５、ｐ型微結晶シリコン層１０６
及び透明上部電極層１０７を含んでなる。また、増幅素
子部１１は、ｎ型ポリシリコンのゲート電極層１０３、
ソース電極層１１０及びドレイン電極層１１１を含んで
なる。尚、１０２，１０８は絶縁層であり、１０４は配
線用導体層である。以上の様に、本発明では、増幅素子
部のＭＩＳ型トランジスタのゲート電極（ｎ型）１０３
を光電変換素子部の下部電極層（ｎ層）１０３と共通化
している。そして、該下部電極層上に形成されるｉ型層
１０５及びｐ型層１０６を複数の光電変換素子部につい
て共通化されている（図３には１つの光電変換素子部が
示されている）。

【００２１】光電変換素子部のフォトダイオードを形成
する半導体材料としては、非単結晶（多結晶、微結晶ま
たは非晶質）の半導体が使用され、このうち微結晶また
は非晶質の半導体を用いる場合は光入射側の電極（上部
電極）として光生成キャリアを収集するための透明電極
層が必要である。半導体材料の種類としては、光電変換
層に多結晶または微結晶半導体としてＳｉ，ＳｉＧｅ，
ＳｉＣ等が、非晶質半導体として水素化アモルファスシ
リコン（ａ−Ｓｉ）系合金やカルコゲナイド系材料があ
げられる。アモルファスシリコン系合金ではａ−Ｓｉ：
Ｈ，ａ−ＳｉＧｅ：Ｈ，ａ−ＳｉＣ：Ｈ，ａ−ＳｉＮ：
Ｈ，ａ−ＳｉＯ：Ｈ及びａ−ＧｅＣ：Ｈ等が利用され
る。多結晶半導体を用いたフォトダイオードの上部電極
層は高濃度不純物層であり、信号電荷として利用するキ
ャリアに応じて、電子の場合にはｐ型、ホールの場合に
はｎ型の高濃度不純物層となる。また、ショットキー型
またはＭＩＳ型の場合には上部電極層は透明電極となり
その仕事函数が光電変換層の仕事函数より大きい場合は
電子、小さい場合はホールを信号電荷のキャリアとして
利用することとなる。これは光電変換層が微結晶または
非晶質半導体の場合も同じである。また、微結晶または
非晶質半導体を光電変換層として用いる場合にはｐｉｎ
型素子を考える場合上部電極には高濃度不純物層及び透
明電極層の２層で構成される。多結晶半導体の場合と同
様に高濃度不純物層は信号キャリアが電子の場合はｐ
型、ホールの場合はｎ型となる。透明電極としては、Ｉ
ＴＯ，ＳｎＯ₂ ，ＺｎＯ₂ 等が用いられる。

【００２２】光電変換素子部の下部電極層としては多結
晶の半導体を用いることができ、その型は信号電荷とし
て用いられるキャリアが電子の場合はｎ型、ホールの場
合はｐ型となる。該下部電極層を構成する多結晶半導体
材料の種類としては、半導体としてＳｉ，ＳｉＧｅ，Ｓ
ｉＣ等が挙げられる。本発明においては、前記光電変換
素子部の下部電極層と前記ＭＩＳ型トランジスタのゲー
ト電極層とが共通化されているために、前記光電変換素
子部の下部電極層の導電型に応じ、増幅素子部のＭＩＳ
型トランジスタのタイプが決まる。即ち、下部電極層が
ｎ型の場合はｎ−ＭＯＳ、ｐ型の場合はｐ−ＭＯＳとな
る。

【００２３】尚、本発明において、光電変換素子部の下
部電極層として金属たとえばＡｌ，Ｃｒ，Ｐｔ，Ｐｄ，
Ｎｉやこれらの合金等を用いることもできる。

【００２４】ＭＩＳ型トランジスタの活性層の半導体材
料としては、キャリアの高移動度が要求されるため多結
晶半導体または単結晶半導体が用いられる。ＭＩＳ型ト
ランジスタの絶縁膜には半導体層の酸化による酸化膜あ
るいはプラズマＣＶＤやスパッタリング法等によるＳｉ
Ｎｘ，ＳｉＯｘ，ＳｉＯｘＮｙ等が用いられる。また、
リセットトランジスタとしてＭＩＳ型トランジスタを用
いることができ、これについても増幅素子部と同様な材
料及び構成を採用することができる。

【００２５】

【実施例２】本発明による光電変換装置の実施例として
の図３及び図４の光電変換装置の製造実施例を図２に基
づき説明する。

【００２６】まず石英基板１上に、通常のＬＰ−ＣＶＤ
法によりガス流量ＳｉＨ₄ ５０ＳＣＣＭ、基板温度６２
０℃、内圧０．３Ｔｏｒｒの条件で３０分間堆積を行な
い、ポリシリコン層１０１を３０００Å厚に形成した。
このポリシリコン層に、通常のイオン打ち込みによりド
ーズ量８×１０¹¹ｃｍ^-2，６０ｋｅＶの条件でＢ^- イオ
ンを全面に打ち込み、その後Ｎ₂ 雰囲気下８００℃でア
ニールを行うことによってＢ^- イオンの拡散を行ないポ
リシリコン層１０１をｐ型とした。さらに通常のフォト
リソグラフィー工程により、ポリシリコン層１０１を所
望の形状にパターニングした。続いて通常の常圧ＣＶＤ
法によりガス流量１０％水素希釈ＳｉＨ₄ ５０ＳＣＣ
Ｍ、Ｏ₂ ６０ＳＣＣＭ、基板温度４００℃の条件で１分
間堆積を行ない、ＳｉＯ₂ 絶縁層１０２を１０００Å厚
に形成した。

【００２７】次に再び通常のＬＰ−ＣＶＤ法により、ガ
ス流量ＳｉＨ₄ ５０ＳＣＣＭ、基板温度６２０℃、内圧
０．３Ｔｏｒｒの条件で３０分間堆積を行ない、ポリシ
リコン層１０３を３０００Å厚に形成した。そして通常
のイオン打ち込みによりポリシリコン層１０３にドーズ
量８×１０¹¹ｃｍ^-2，６０ｋｅＶの条件でＢ^- イオンを
全面に打ち込み、その後Ｎ₂ 雰囲気下８００℃でアニー
ルを行うことによってＢ^- イオンの拡散を行い、上記ポ
リシリコン層１０３をｐ型とした。更に通常のフォトリ
ソグラフィー工程により、ポリシリコン層１０３を所望
の形状にエッチングした。さらに通常のフォトリソグラ
フィー工程により、ＳｉＯ₂ 層１０２を所望の形状にパ
ターニングし、アンプＭＯＳトランジスタのソース電極
層１１０及びドレイン電極層１１１に対応する位置に電
極取出し用の開口部を形成し、ポリシリコン層を露出さ
せた。この後通常のイオン打ち込みにより、ドーズ量５
×１０¹⁵ｃｍ^-2、１６０ｋｅＶの条件でＰ⁺ イオンを全
面に打ち込み、その後Ｎ₂雰囲気下８００℃でアニール
を行うことによってＰ⁺ イオンの拡散を行い、ポリシリ
コン層１０３及びポリシリコン層１０１の露出部分をｎ
⁺ 型とし、アンプＭＯＳトランジスタのソース電極層１
１０及びドレイン電極層１１１、ならびにアンプＭＯＳ
トランジスタのゲート電極層兼光電変換素子部の下部電
極層１０３を形成した。続いてスパッタ法により厚さ１
００００ÅのＡｌ膜１０４を形成し、その後通常のフォ
トリソグラフィー工程により所望の形状にパターニング
して配線用導体層１０４とした。この後通常のプラズマ
ＣＶＤ法によりガス流量Ｓｉ₂Ｈ₆ １．０ＳＣＣＭ、Ｈ₂
４８ＳＣＣＭ、基板温度３００℃、内圧１．１５Ｔｏ
ｒｒ、ＲＦパワー１．０Ｗの条件で１４０分間放電を行
ない、非ドープ（ｉ型）のａ−Ｓｉ：Ｈ層１０５を８０
００Å厚に形成し、続けて真空を維持しながらガス流量
ＳｉＨ₄ ０．１ＳＣＣＭ、Ｈ₂ ７４．５ＳＣＣＭ、１０
％水素希釈のＢＦ₃ ０．４ＳＣＣＭ、基板温度２００
℃、内圧２．０Ｔｏｒｒ、ＲＦパワー３３Ｗの条件で２
０分間放電を行ない、ｐ型の微結晶シリコン層１０６を
１０００Å厚に形成した。さらにスパッタ法により厚さ
７００ÅのＩＴＯ膜１０７を形成し、通常のフォトリソ
グラフィー工程により所望の形状にパターニングして透
明上部共通電極層１０７を形成した。さらに、通常のフ
ォトリソグラフィー工程により微結晶シリコン層１０６
及びａ−Ｓｉ：Ｈ層１０５を所望の形状にパターニング
し光電変換素子部１３を形成した。これらＩＴＯ膜１０
７、微結晶シリコン層１０６及びａ−Ｓｉ：Ｈ層１０５
の所望の形状とは、個々の光電変換素子部ごとに分離す
るものではなく、図３に示す様に、隣接素子部と共通に
なる様にＡ−Ａ’方向と直交する方向に延びており、各
素子部においては光電変換素子部の下部電極層１０３を
覆っている。これにより、エッチング端面の悪影響を回
避することができる。また、図４に示す様に、基板１と
垂直の方向から見て上部電極層１０７の縁部がｐ型の微
結晶シリコン層１０６の縁部よりも内側になるようにす
ることにより、上記実施例１と同様の効果が得られる。

【００２８】最後に通常の常圧ＣＶＤ法により、ガス流
量１０％水素希釈ＳｉＨ₄ ５０ＳＣＣＭ、Ｏ₂ ６０ＳＣ
ＣＭ、基板温度４００℃の条件で１０分間堆積を行な
い、ＳｉＯ₂ 絶縁層１０８を１００００Å厚に形成し、
光電変換装置を得た。

【００２９】

【発明の効果】以上説明したように、本発明によれば、
各層の厚さを安定化させ且つ上部電極層の変形を防止し
リーク電流を増加させることなく素子分離を行うことが
でき、かくして素子分離に基づく特性劣化が殆どない光
電変換装置を提供することができる。

【００３０】また、本発明によれば、開口率を向上させ
ることができ、寄生容量や配線抵抗の影響を最小にして
光電変換素子部から増幅素子部へと信号伝達することが
可能となり、このことは低ノイズ化のみならずラインセ
ンサの高速化への対応をも可能とする。

【図面の簡単な説明】

【図１】本発明による光電変換装置の断面図である。

【図２】本発明による光電変換装置の断面図である。

【図３】本発明による光電変換装置の平面図である。

【図４】図３のＡ−Ａ’断面図である。

【図５】従来の光電変換装置の断面図である。

【図６】従来の光電変換装置の断面図である。

【図７】従来の光電変換装置の断面図である。

【図８】従来の光電変換装置の断面図である。

【図９】従来の光電変換装置の断面図である。

【図１０】ＭＩＳトランジスタによる増幅機能を有する
蓄積動作型の光電変換装置の一例を示すものである。

【図１１】従来の光電変換装置の平面図である。

【図１２】図１１のＡ−Ａ’断面図である。

【符号の説明】

１絶縁基板２下部電極層３，５ドーピング層４ｉ層４’ 半導体層６上部電極層１１，２１増幅素子部１２，２２リセットトランジスタ１３，２３光電変換素子部１０２，１０８絶縁層１０３下部電極層（ゲート電極層）１０４配線用導体層１０５ｉ層１０６ドーピング層１０７透明上部電極層１１０ソース電極層１１１ドレイン電極層

Claims

【特許請求の範囲】

【請求項１】基板上に複数の光電変換素子部を有し該
光電変換素子部がフォトダイオードを光電変換層として
含んでいる光電変換装置において、基板上の下部電極層
と該下部電極層上の光電変換層の少なくとも一部とが複
数の光電変換素子部について共通化されており、該光電
変換層がドーピング層を含み、該ドーピング層上に上部
電極層が形成されており、これらドーピング層及び上部
電極層が光電変換素子部ごとに個別化されており、且つ
各光電変換素子部にて上記ドーピング層が基板面法線方
向からみて上記上部電極層よりも外側まで張出している
ことを特徴とする光電変換装置。
【請求項２】上記フォトダイオードの光電変換層が非
晶質半導体からなることを特徴とする、請求項１に記載
の光電変換装置。
【請求項３】上記フォトダイオードがｐｉｎ構造であ
ることを特徴とする、請求項１に記載の光電変換装置。
【請求項４】基板上に光電変換素子部と該光電変換素
子部からの信号を増幅する増幅素子部とを有し且つ上記
光電変換素子部がフォトダイオードを光電変換層として
含んでおり上記増幅素子部がＭＩＳ型トランジスタから
なる光電変換装置において、上記光電変換素子部が増幅
素子部上に配置されており、しかも該増幅素子部のＭＩ
Ｓ型トランジスタのゲート電極層と上記光電変換部のフ
ォトダイオードの下部電極層とが共通化されていること
を特徴とする光電変換装置。
【請求項５】上記光電変換素子部と増幅素子部との組
が複数設けられており、上記フォトダイオードの光電変
換層及び上部電極層が複数の光電変換素子部について共
通化されていることを特徴とする、請求項４に記載の光
電変換装置。
【請求項６】上記ＭＩＳ型トランジスタのゲート電極
層がｎ型多結晶半導体からなり、上記フォトダイオード
の光電変換層がｉ型非単結晶半導体層と該ｉ型非単結晶
半導体層上のｐ型非単結晶半導体層とからなることを特
徴とする、請求項４に記載の光電変換装置。
【請求項７】上記ＭＩＳ型トランジスタのゲート電極
層がｐ型多結晶半導体からなり、上記フォトダイオード
の光電変換層がｉ型非単結晶半導体層と該ｉ型非単結晶
半導体層上のｎ型非単結晶半導体層とからなることを特
徴とする、請求項４に記載の光電変換装置。