JPH05136779A - 同期検出回路 - Google Patents
同期検出回路Info
- Publication number
- JPH05136779A JPH05136779A JP3324102A JP32410291A JPH05136779A JP H05136779 A JPH05136779 A JP H05136779A JP 3324102 A JP3324102 A JP 3324102A JP 32410291 A JP32410291 A JP 32410291A JP H05136779 A JPH05136779 A JP H05136779A
- Authority
- JP
- Japan
- Prior art keywords
- fixed pattern
- shift register
- state
- register
- code generator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 符号長が長く、かつ高速度の符号系列を用い
た同期通信系において簡単な回路で高速同期を実現する
ための同期検出回路を提供する。 【構成】 送信側符号発生器１の状態を再現する受信側
シフトレジスタ３を有し、受信側シフトレジスタ３の状
態が固定パターンレジスタ４の状態と一致するタイミン
グで受信側符号発生器６を動作させる事により、高速同
期捕捉を実現する。
た同期通信系において簡単な回路で高速同期を実現する
ための同期検出回路を提供する。 【構成】 送信側符号発生器１の状態を再現する受信側
シフトレジスタ３を有し、受信側シフトレジスタ３の状
態が固定パターンレジスタ４の状態と一致するタイミン
グで受信側符号発生器６を動作させる事により、高速同
期捕捉を実現する。
Description
【０００１】
【産業上の利用分野】本発明は同期検出回路に関し、特
に符号長が長く、かつ高速度の符号系列を用いた同期通
信系に係るものである。
に符号長が長く、かつ高速度の符号系列を用いた同期通
信系に係るものである。
【０００２】
【従来の技術】同期検出の必要な分野は広く、従来、そ
の検出手段として （１）スライディングコリレータ方式による相関検出 （２）ディジタルマッチトフィルタ方式による相関検出
等の方式が用いられていた。
の検出手段として （１）スライディングコリレータ方式による相関検出 （２）ディジタルマッチトフィルタ方式による相関検出
等の方式が用いられていた。
【０００３】（１）のスライディングコリレータ方式と
は、１ビットの相関器を用いて、局発符号系列を１ビッ
トずつシフトさせ毎回受信符号系列との相関を求めるも
のであり、符号系列長だけのビット数について相関を求
めれば同期位相が求まるというものである。
は、１ビットの相関器を用いて、局発符号系列を１ビッ
トずつシフトさせ毎回受信符号系列との相関を求めるも
のであり、符号系列長だけのビット数について相関を求
めれば同期位相が求まるというものである。
【０００４】（２）のディジタルマッチトフィルタ方式
とは、基本的な考え方は（１）と同様であるが、受信機
内部に局発符号系列を１周期分用意しておき受信符号系
列が受信される毎に１周期に亘り相関を求めるものであ
る。この方法を用いると１符号系列長だけ入力されれば
全位相についての相関が求められ、それにより同期位相
の検出が可能となるというものである。
とは、基本的な考え方は（１）と同様であるが、受信機
内部に局発符号系列を１周期分用意しておき受信符号系
列が受信される毎に１周期に亘り相関を求めるものであ
る。この方法を用いると１符号系列長だけ入力されれば
全位相についての相関が求められ、それにより同期位相
の検出が可能となるというものである。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た従来の同期検出方式には次の問題点がある。 （ａ）スライディングコリレータ方式 相関を１ビット毎に求めてゆく方式であるため回路構成
若しくはソフトウェアのアルゴリズム構成は非常に簡潔
ではあるが、同期検出に極めて長時間を要するため同期
検出用パターンの長さが増大する。また高速な同期検出
ができない。
た従来の同期検出方式には次の問題点がある。 （ａ）スライディングコリレータ方式 相関を１ビット毎に求めてゆく方式であるため回路構成
若しくはソフトウェアのアルゴリズム構成は非常に簡潔
ではあるが、同期検出に極めて長時間を要するため同期
検出用パターンの長さが増大する。また高速な同期検出
ができない。
【０００６】（ｂ）ディジタルマッチトフィルター方式 １符号系列長を受信機内部に持つためハードウェア規模
が増大する。また１ビット入力毎に１符号系列長の相関
を求めるため信号の速度が演算時間により大きく制限さ
れる。
が増大する。また１ビット入力毎に１符号系列長の相関
を求めるため信号の速度が演算時間により大きく制限さ
れる。
【０００７】本発明は、上記のような従来例における問
題点を解消するためになされたもので、長符号系列でか
つ高速度の符号系列の問題通信系において高速同期を実
現し得る同期検出回路を提供することを目的とする。
題点を解消するためになされたもので、長符号系列でか
つ高速度の符号系列の問題通信系において高速同期を実
現し得る同期検出回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る同期検出回路は、送信側符号発生器の
シフトレジスタ状態をモニタする受信側シフトレジスタ
と、送信側シフトレジスタのある時点での状態を予め固
定パターンとして保持する固定パターンレジスタと、上
記受信側シフトレジスタと固定パターンレジスタの状態
を比較して一致検出時にロード信号を送出する一致検出
器と、上記ロード信号に基づいて制御されるクロック制
御部と、上記ロード信号に基づいて上記クロック制御部
からクロックが供給されると共に上記固定パターンレジ
スタから固定パターンがロードされる受信側符号発生器
と、上記受信側シフトレジスタによる受信入力と上記受
信側符号発生器から出力される符号系列との相関値を求
める相関器と、その相関値としきい値との比較に基づい
て上記クロック制御部のクロックを制御する比較器とを
備えたことを特徴とするものである。
に、本発明に係る同期検出回路は、送信側符号発生器の
シフトレジスタ状態をモニタする受信側シフトレジスタ
と、送信側シフトレジスタのある時点での状態を予め固
定パターンとして保持する固定パターンレジスタと、上
記受信側シフトレジスタと固定パターンレジスタの状態
を比較して一致検出時にロード信号を送出する一致検出
器と、上記ロード信号に基づいて制御されるクロック制
御部と、上記ロード信号に基づいて上記クロック制御部
からクロックが供給されると共に上記固定パターンレジ
スタから固定パターンがロードされる受信側符号発生器
と、上記受信側シフトレジスタによる受信入力と上記受
信側符号発生器から出力される符号系列との相関値を求
める相関器と、その相関値としきい値との比較に基づい
て上記クロック制御部のクロックを制御する比較器とを
備えたことを特徴とするものである。
【０００９】
【作用】本発明においては、一致検出器により送信側符
号発生器の状態を再現する受信側シフトレジスタが固定
パターンレジスタのある固定パターンとを比較し、一致
するタイミングで受信側符号発生器及びクロック制御部
を動作させることにより高速同期捕捉を実現する。
号発生器の状態を再現する受信側シフトレジスタが固定
パターンレジスタのある固定パターンとを比較し、一致
するタイミングで受信側符号発生器及びクロック制御部
を動作させることにより高速同期捕捉を実現する。
【００１０】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例である。本実施例に係る同
期検出回路は、図１に示す如く、ｎ段シフトレジスタで
なる送信側符号発生器１のシフトレジスタ状態をモニタ
する受信側シフトレジスタ３と、送信側シフトレジスタ
１のある時点での状態を予め固定パターンとして保持す
る固定パターンレジスタ４と、上記受信側シフトレジス
タ３と固定パターンレジスタ４の状態を比較して一致検
出時にロード信号を送出する一致検出器５と、上記ロー
ド信号に基づいて制御されるクロック制御部７と、上記
ロード信号に基づいて上記クロック制御部７からクロッ
クが供給されると共に上記固定パターンレジスタ４から
固定パターンがロードされる受信側符号発生器６と、上
記受信側シフトレジスタ３による受信入力と上記受信側
符号発生器６から出力される符号系列との相関値を求め
る半加算器８と積分器９でなる相関器と、その相関値と
しきい値との比較に基づいて上記クロック制御部７のク
ロックを制御する比較器１０とを備える。なお、２は回
線誤りを発生させる雑音である。
る。図１は本発明の一実施例である。本実施例に係る同
期検出回路は、図１に示す如く、ｎ段シフトレジスタで
なる送信側符号発生器１のシフトレジスタ状態をモニタ
する受信側シフトレジスタ３と、送信側シフトレジスタ
１のある時点での状態を予め固定パターンとして保持す
る固定パターンレジスタ４と、上記受信側シフトレジス
タ３と固定パターンレジスタ４の状態を比較して一致検
出時にロード信号を送出する一致検出器５と、上記ロー
ド信号に基づいて制御されるクロック制御部７と、上記
ロード信号に基づいて上記クロック制御部７からクロッ
クが供給されると共に上記固定パターンレジスタ４から
固定パターンがロードされる受信側符号発生器６と、上
記受信側シフトレジスタ３による受信入力と上記受信側
符号発生器６から出力される符号系列との相関値を求め
る半加算器８と積分器９でなる相関器と、その相関値と
しきい値との比較に基づいて上記クロック制御部７のク
ロックを制御する比較器１０とを備える。なお、２は回
線誤りを発生させる雑音である。
【００１１】本実施例では、符号系列を図１の送信側符
号発生器１で示される様なシフトレジスタ系列と仮定す
る。本実施例では符号系列１周期に亘る相関を求めるの
ではなく、受信入力から送信側符号系列を生成するシフ
トレジスタの状態をモニタし、送信側符号発生器１の初
期値（図中のａ1 ，ａ2 ，…ａn ）と受信側シフトレジ
スタ３の状態とを比較する。もし、回線上のビット誤り
が零であれば、受信側シフトレジスタ３の状態は符号系
列１周期の間に必ず送信側符号発生器１の初期状態が発
生する筈であり、このタイミングで受信側に用意した図
１の符号発生器６に初期値ａ1 ，ａ2 ，…ａn をロード
しクロックを入れてやれば、受信側で受信入力と同期し
た符号系列を生成できることになり、同期が確立され
る。
号発生器１で示される様なシフトレジスタ系列と仮定す
る。本実施例では符号系列１周期に亘る相関を求めるの
ではなく、受信入力から送信側符号系列を生成するシフ
トレジスタの状態をモニタし、送信側符号発生器１の初
期値（図中のａ1 ，ａ2 ，…ａn ）と受信側シフトレジ
スタ３の状態とを比較する。もし、回線上のビット誤り
が零であれば、受信側シフトレジスタ３の状態は符号系
列１周期の間に必ず送信側符号発生器１の初期状態が発
生する筈であり、このタイミングで受信側に用意した図
１の符号発生器６に初期値ａ1 ，ａ2 ，…ａn をロード
しクロックを入れてやれば、受信側で受信入力と同期し
た符号系列を生成できることになり、同期が確立され
る。
【００１２】ここで、問題となるのは回線にビット誤り
がある場合に正しく同期確立がなされないという事であ
る。以下、この場合について同期確立を誤まる確率を記
す。同期確立を誤まる要素には次の２つが考えられる。 Ａ．誤りがなければ受信側シフトレジスタ３に初期値が
現われる所でビット誤りのために受信側一致検出器５が
作動しない。これをロックミスと呼ぶ。 Ｂ．本来は初期値ではないにも拘わらず、ビット誤りの
ために初期値と同じパターンになってしまい一致検出器
５が作動してしまう。これをフォールスロックと呼ぶ。
がある場合に正しく同期確立がなされないという事であ
る。以下、この場合について同期確立を誤まる確率を記
す。同期確立を誤まる要素には次の２つが考えられる。 Ａ．誤りがなければ受信側シフトレジスタ３に初期値が
現われる所でビット誤りのために受信側一致検出器５が
作動しない。これをロックミスと呼ぶ。 Ｂ．本来は初期値ではないにも拘わらず、ビット誤りの
ために初期値と同じパターンになってしまい一致検出器
５が作動してしまう。これをフォールスロックと呼ぶ。
【００１３】以下回線のビット誤りをランダム誤りと仮
定し、ビット誤り確率をＰとし、またシフトレジスタの
段数をｎとする。 （Ａ）ロックミス率Ｐm これはシフトレジスタ中のｎビットが１ビット以上誤っ
た場合に発生するから
定し、ビット誤り確率をＰとし、またシフトレジスタの
段数をｎとする。 （Ａ）ロックミス率Ｐm これはシフトレジスタ中のｎビットが１ビット以上誤っ
た場合に発生するから
【００１４】
【数１】
【００１５】（Ｂ）フォールスロック率Ｐf これは初期状態に対し、符号の距離がＲである状態で丁
度そのｋビットが誤った時に発生する。
度そのｋビットが誤った時に発生する。
【００１６】
【数２】
【００１７】式と式は等価な式であり、Ｐｅｒｒ＝
１−（１−Ｐ）nで同期確立誤り確率が求められる。
今、シフトレジスタ段数ｎを９としビット誤り率Ｐを１
０-4（一般的にはこの程度は保証される）とすると、Ｐ
ｅｒｒ＝９×１０-4となり、約１０００回に１回程度の
誤り率となる。また、もし、誤った位相で同期確立がな
されたとしても図１の半加算器８と積分器９でなる相関
器と、その相関値をしきい値と比較する比較器１０で誤
り状態が判定できるので受信系にリセットをかけて、再
度同期検出を行なう事が可能である。
１−（１−Ｐ）nで同期確立誤り確率が求められる。
今、シフトレジスタ段数ｎを９としビット誤り率Ｐを１
０-4（一般的にはこの程度は保証される）とすると、Ｐ
ｅｒｒ＝９×１０-4となり、約１０００回に１回程度の
誤り率となる。また、もし、誤った位相で同期確立がな
されたとしても図１の半加算器８と積分器９でなる相関
器と、その相関値をしきい値と比較する比較器１０で誤
り状態が判定できるので受信系にリセットをかけて、再
度同期検出を行なう事が可能である。
【００１８】
【発明の効果】以上説明したように本発明は、送信側符
号発生器のシフトレジスタの状態を受信側で再現し、あ
る固定パターン（例えば初期値）が得られた時に局発符
号系列を当該パターンから動作させる事により、極めて
簡単な回路構成で、長符号系列でかつ高速度の信号系列
の同期通信系における高速同期を実現できる。
号発生器のシフトレジスタの状態を受信側で再現し、あ
る固定パターン（例えば初期値）が得られた時に局発符
号系列を当該パターンから動作させる事により、極めて
簡単な回路構成で、長符号系列でかつ高速度の信号系列
の同期通信系における高速同期を実現できる。
【図１】本発明の一実施例による同期検出回路のブロッ
ク図である。
ク図である。
１ 送信側符号発生器 ２ 雑音 ３ 受信側シフトレジスタ ４ 固定パターンレジスタ ５ 一致検出器 ６ 受信側符号発生器 ７ クロック制御部 ８ 半加算器 ９ 積分器 １０ 比較器
Claims (1)
- 【請求項１】 送信側符号発生器のシフトレジスタ状態
をモニタする受信側シフトレジスタと、送信側シフトレ
ジスタのある時点での状態を予め固定パターンとして保
持する固定パターンレジスタと、上記受信側シフトレジ
スタと固定パターンレジスタの状態を比較して一致検出
時にロード信号を送出する一致検出器と、上記ロード信
号に基づいて制御されるクロック制御部と、上記ロード
信号に基づいて上記クロック制御部からクロックが供給
されると共に上記固定パターンレジスタから固定パター
ンがロードされる受信側符号発生器と、上記受信側シフ
トレジスタによる受信入力と上記受信側符号発生器から
出力される符号系列との相関値を求める相関器と、の相
関値としきい値との比較に基づいて上記クロック制御部
のクロックを制御する比較器とを備えたことを特徴とす
る同期検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3324102A JPH05136779A (ja) | 1991-11-13 | 1991-11-13 | 同期検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3324102A JPH05136779A (ja) | 1991-11-13 | 1991-11-13 | 同期検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05136779A true JPH05136779A (ja) | 1993-06-01 |
Family
ID=18162186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3324102A Pending JPH05136779A (ja) | 1991-11-13 | 1991-11-13 | 同期検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05136779A (ja) |
-
1991
- 1991-11-13 JP JP3324102A patent/JPH05136779A/ja active Pending
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