JPH05136751A - 時分割多重化装置 - Google Patents
時分割多重化装置Info
- Publication number
- JPH05136751A JPH05136751A JP32657991A JP32657991A JPH05136751A JP H05136751 A JPH05136751 A JP H05136751A JP 32657991 A JP32657991 A JP 32657991A JP 32657991 A JP32657991 A JP 32657991A JP H05136751 A JPH05136751 A JP H05136751A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- frame
- output
- time slot
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【目的】 時分割多重化装置において、空チャネルパッ
ケージのデータを除いて1フレーム内に前詰め多重化す
る場合、多重化出力のフレーム遅延をなくす。 【構成】 カウンタ1及びデコーダ2により、フレーム
パルス1011の1フレームを4等分したパルス長を各々が
有しかつ順次このパルス長だけ位相がずれた4個のチャ
ネルパルス101 〜104 を生成する。チャネルパッケージ
実装有無を示す信号ID1〜ID4を入力とするエンコ
ーダ31〜34により、実装パッケージ各々に対して1
フレーム先頭からのタイムスロット位置を夫々決定す
る。この決定されたタイムスロット位置に対応するチャ
ネルパルス101 〜104 を各セレクタ41〜44にて選択
し、対応チャネルパッケージのデータ挿入タイムスロッ
トとする。
ケージのデータを除いて1フレーム内に前詰め多重化す
る場合、多重化出力のフレーム遅延をなくす。 【構成】 カウンタ1及びデコーダ2により、フレーム
パルス1011の1フレームを4等分したパルス長を各々が
有しかつ順次このパルス長だけ位相がずれた4個のチャ
ネルパルス101 〜104 を生成する。チャネルパッケージ
実装有無を示す信号ID1〜ID4を入力とするエンコ
ーダ31〜34により、実装パッケージ各々に対して1
フレーム先頭からのタイムスロット位置を夫々決定す
る。この決定されたタイムスロット位置に対応するチャ
ネルパルス101 〜104 を各セレクタ41〜44にて選択
し、対応チャネルパッケージのデータ挿入タイムスロッ
トとする。
Description
【0001】
【技術分野】本発明は時分割多重化装置に関し、特にn
個(nは2以上の整数)のパッケージから夫々出力され
るデータを1フレーム内の各タイムスロットに割当てて
多重化する時分割多重化装置に関するものである。
個(nは2以上の整数)のパッケージから夫々出力され
るデータを1フレーム内の各タイムスロットに割当てて
多重化する時分割多重化装置に関するものである。
【0002】
【従来技術】従来のかかる時分割多重化装置の概略ブロ
ック図を図6に示し、図7にその動作タイムチャートを
示している。尚、図7では簡単化のためにn=4とした
場合の例を示す。
ック図を図6に示し、図7にその動作タイムチャートを
示している。尚、図7では簡単化のためにn=4とした
場合の例を示す。
【0003】図6において、各チャネルパッケージ#1
(61)〜#n(6n)は夫々対応する端末21〜2n
からのデータを受信し、データバス221 に多重化し、ま
たその逆(分離化)を行う。
(61)〜#n(6n)は夫々対応する端末21〜2n
からのデータを受信し、データバス221 に多重化し、ま
たその逆(分離化)を行う。
【0004】多重化データ1041上での各チャネルデータ
の占有タイムスロットとチャネルパルス1021〜1024との
関係は図7の様になっているものとする。具体的には、
各チャネルパッケージ#1〜#nに与えられるチャネル
パルス1021〜102nはデータバス上の各チャネルパッケー
ジデータのデータ幅と同一でかつ同一位相のパルスであ
り、共通部51から送出されている。
の占有タイムスロットとチャネルパルス1021〜1024との
関係は図7の様になっているものとする。具体的には、
各チャネルパッケージ#1〜#nに与えられるチャネル
パルス1021〜102nはデータバス上の各チャネルパッケー
ジデータのデータ幅と同一でかつ同一位相のパルスであ
り、共通部51から送出されている。
【0005】ここで、一部のチャネルパッケージが非実
装となった場合、多重化データ上に空ができ、伝送効率
が低下する。このため、伝送効率向上の方法の一つとし
て、使用チャネルパッケージのデータを多重化データ上
で前詰めにし、空の所に別信号を更に多重化するという
方法がある。
装となった場合、多重化データ上に空ができ、伝送効率
が低下する。このため、伝送効率向上の方法の一つとし
て、使用チャネルパッケージのデータを多重化データ上
で前詰めにし、空の所に別信号を更に多重化するという
方法がある。
【0006】一例として、チャネルパッケージ数をn=
4として動作を説明する。図8は従来の図6における共
通部51の具体例を示すブロック図、図9は図8のブロ
ックの動作タイムチャートである。通常は、図7のよう
にチャネルパッケージ#1〜#4が実装されているが、
ここでは図9のようにチャネルパッケージ2,4のみが
実装された例について説明する。
4として動作を説明する。図8は従来の図6における共
通部51の具体例を示すブロック図、図9は図8のブロ
ックの動作タイムチャートである。通常は、図7のよう
にチャネルパッケージ#1〜#4が実装されているが、
ここでは図9のようにチャネルパッケージ2,4のみが
実装された例について説明する。
【0007】図8の制御部71では、多重化データ1041
の先頭を示すフレーム信号1011を元に、図9に示すよう
にチャネルパッケージ1〜4に対しチャネルパルス1021
〜1024を送出する。また、各チャネルパッケージの実装
状態を示す実装情報ID1〜4(1061〜1064)とチャネ
ルパルス1021〜1024とから、実装されたチャネルパッケ
ージのデータのみをメモリ72若しくは73に書込むク
ロック214 ,216 が生成される。メモリ72,73はダ
ブルバッファ構成となっている。
の先頭を示すフレーム信号1011を元に、図9に示すよう
にチャネルパッケージ1〜4に対しチャネルパルス1021
〜1024を送出する。また、各チャネルパッケージの実装
状態を示す実装情報ID1〜4(1061〜1064)とチャネ
ルパルス1021〜1024とから、実装されたチャネルパッケ
ージのデータのみをメモリ72若しくは73に書込むク
ロック214 ,216 が生成される。メモリ72,73はダ
ブルバッファ構成となっている。
【0008】図9において、メモリ72が書込み中、メ
モリ73が読出し中の場合を考える。メモリ72に対す
る書込みクロック214 は、実装情報ID1〜4(1061〜
1064)が実装状態でかつ該当するチャネルパッケージの
チャネルパルス位置のタイムスロットのみ生成されるも
のとする。ここでは、チャネルパッケージ2,4が実装
されているため、図9のメモリ1書込みクロック214 に
示すようにTS2,4でメモリ72への書込みが行われ
る。
モリ73が読出し中の場合を考える。メモリ72に対す
る書込みクロック214 は、実装情報ID1〜4(1061〜
1064)が実装状態でかつ該当するチャネルパッケージの
チャネルパルス位置のタイムスロットのみ生成されるも
のとする。ここでは、チャネルパッケージ2,4が実装
されているため、図9のメモリ1書込みクロック214 に
示すようにTS2,4でメモリ72への書込みが行われ
る。
【0009】次に、メモリ2からの読出しデータは連続
クロック215 で読出される。この時、メモリ73からの
読出しデータ1042は、チャネルパッケージ2,4のみの
ため、図9のTS1,2の位置に出力され、TS3,4
は空となる。逆に、メモリ72が読出し中、メモリ73
が書込み中の場合についても同様の動作となる。
クロック215 で読出される。この時、メモリ73からの
読出しデータ1042は、チャネルパッケージ2,4のみの
ため、図9のTS1,2の位置に出力され、TS3,4
は空となる。逆に、メモリ72が読出し中、メモリ73
が書込み中の場合についても同様の動作となる。
【0010】上述した従来の時分割多重化装置では、ダ
ブルバッファ構成のために、書込みに1フレーム、読出
しに1フレーム夫々必要となる。よって、最大1フレー
ムの遅延を生じるという欠点がある。
ブルバッファ構成のために、書込みに1フレーム、読出
しに1フレーム夫々必要となる。よって、最大1フレー
ムの遅延を生じるという欠点がある。
【0011】
【発明の目的】本発明の目的は、チャネルパッケージデ
ータのフレーム内前詰め処理時にフレーム遅延を生じる
ことがない時分割多重化装置を提供することである。
ータのフレーム内前詰め処理時にフレーム遅延を生じる
ことがない時分割多重化装置を提供することである。
【0012】
【発明の構成】本発明によれば、n個(nは2以上の整
数)のパッケージから夫々出力されるデータを1フレー
ム内の各タイムスロットに割当てて多重化する時分割多
重化装置であって、各々が前記1フレームの時間をn等
分したパルス長を有し順次前記パルス長だけ位相がずれ
たn個のチャネルパルス信号を生成する手段と、前記チ
ャネルパッケージの実装の有無を示す信号を入力として
実装されているチャネルパッケージに対して前記1フレ
ームの先頭からのタイムスロット位置を夫々決定する手
段と、この決定されたタイムスロット位置に対応するチ
ャネルパルス信号を選択して対応チャネルパッケージの
出力データの挿入用タイムスロットとする手段とを含む
ことを特徴とする時分割多重化装置が得られる。
数)のパッケージから夫々出力されるデータを1フレー
ム内の各タイムスロットに割当てて多重化する時分割多
重化装置であって、各々が前記1フレームの時間をn等
分したパルス長を有し順次前記パルス長だけ位相がずれ
たn個のチャネルパルス信号を生成する手段と、前記チ
ャネルパッケージの実装の有無を示す信号を入力として
実装されているチャネルパッケージに対して前記1フレ
ームの先頭からのタイムスロット位置を夫々決定する手
段と、この決定されたタイムスロット位置に対応するチ
ャネルパルス信号を選択して対応チャネルパッケージの
出力データの挿入用タイムスロットとする手段とを含む
ことを特徴とする時分割多重化装置が得られる。
【0013】
【実施例】以下、図面を用いて本発明の実施例について
説明する。
説明する。
【0014】図1は本発明の実施例のブロック図であっ
てn=4の場合の例を示し、図2はその動作タイムチャ
ートである。また、図3は本発明の実施例においてチャ
ネルパッケージを一般的にn個としたときのブロック図
である。
てn=4の場合の例を示し、図2はその動作タイムチャ
ートである。また、図3は本発明の実施例においてチャ
ネルパッケージを一般的にn個としたときのブロック図
である。
【0015】図1において、カウンタ1はフレーム信号
1011でリセットされ、クロック1012で動作するカウンタ
である。デコーダ2はカウンタ1の出力を入力とし、信
号101 〜104 をデコード出力する。
1011でリセットされ、クロック1012で動作するカウンタ
である。デコーダ2はカウンタ1の出力を入力とし、信
号101 〜104 をデコード出力する。
【0016】エンコーダ31〜34は実装情報ID1〜
4(1061〜1064)を入力とし、図4に示す入出力関係を
持つものである。ここで、エンコーダnは実装情報ID
1〜nを入力とし、チャネルパッケージnが実装されて
いるチャネルパッケージ全数でフレーム位置から数えて
何番目にあるかを示すバイナリーコードを出力する。こ
のようにして、求められた入出力関係の一例が図4とな
っている。
4(1061〜1064)を入力とし、図4に示す入出力関係を
持つものである。ここで、エンコーダnは実装情報ID
1〜nを入力とし、チャネルパッケージnが実装されて
いるチャネルパッケージ全数でフレーム位置から数えて
何番目にあるかを示すバイナリーコードを出力する。こ
のようにして、求められた入出力関係の一例が図4とな
っている。
【0017】セレクタ41〜44はデーコダ2の信号10
1 〜104 を入力とし、エンコーダ31〜34の出力にて
チャネルパルス1021〜1024を選択出力する。ここで、セ
レクタnは、デコーダ2の出力101 〜10n の入力を選択
出力するが、エンコーダnからの選択信号は、チャネル
パッケージnが非実装時にはセレクタnからチャネルパ
ルス無し、すなわち固定信号“0”が出力される。
1 〜104 を入力とし、エンコーダ31〜34の出力にて
チャネルパルス1021〜1024を選択出力する。ここで、セ
レクタnは、デコーダ2の出力101 〜10n の入力を選択
出力するが、エンコーダnからの選択信号は、チャネル
パッケージnが非実装時にはセレクタnからチャネルパ
ルス無し、すなわち固定信号“0”が出力される。
【0018】また、チャネルパッケージnが実装時に
は、エンコーダnは、チャネルパッケージnが実装され
ているチャネルパッケージ全体でフレーム位置から数え
て何番目の位置にあるかを示すバイナリーコードを出力
し、セレクタnが相当するチャネルのチャネルパルスを
出力するように構成されている。
は、エンコーダnは、チャネルパッケージnが実装され
ているチャネルパッケージ全体でフレーム位置から数え
て何番目の位置にあるかを示すバイナリーコードを出力
し、セレクタnが相当するチャネルのチャネルパルスを
出力するように構成されている。
【0019】次に、動作について具体的に説明する。ま
ず、実装情報ID1〜4(1061〜1064)はチャネルパッ
ケージ実装時“1”,非実装時“0”とする。エンコー
ダ31〜34の入出力関係は図4に示すとおりであり、
セレクタ41〜44の入出力関係は図5に示すとおりで
ある。
ず、実装情報ID1〜4(1061〜1064)はチャネルパッ
ケージ実装時“1”,非実装時“0”とする。エンコー
ダ31〜34の入出力関係は図4に示すとおりであり、
セレクタ41〜44の入出力関係は図5に示すとおりで
ある。
【0020】さて、図1において、実装情報ID2,4
=“1”,ID1,3=“0”が入力された場合を考え
る。まず、図4より、ID1=“0”からエンコーダ3
1の出力(B1 )=(0),ID1=“0”,ID2=
“1”から、エンコーダ32の出力(B1 ,B2 )=
(1,0)となる。また、同様にしてエンコーダ33の
出力(B1 ,B2 )=(0,0),エンコーダ34の出
力(B1 ,B2 ,B3 )=(0,1,0)となる。
=“1”,ID1,3=“0”が入力された場合を考え
る。まず、図4より、ID1=“0”からエンコーダ3
1の出力(B1 )=(0),ID1=“0”,ID2=
“1”から、エンコーダ32の出力(B1 ,B2 )=
(1,0)となる。また、同様にしてエンコーダ33の
出力(B1 ,B2 )=(0,0),エンコーダ34の出
力(B1 ,B2 ,B3 )=(0,1,0)となる。
【0021】次に、セレクタ41〜44の動作について
考える。まず、セレクタ41は、エンコーダ31の出力
が(0)のため、図4より出力1021には入力0が選択さ
れて固定信号“0”が出力される。セレクタ42は、エ
ンコーダ32の出力が(1,0)のため、出力1022には
入力1が選択され、信号101 が出力される。
考える。まず、セレクタ41は、エンコーダ31の出力
が(0)のため、図4より出力1021には入力0が選択さ
れて固定信号“0”が出力される。セレクタ42は、エ
ンコーダ32の出力が(1,0)のため、出力1022には
入力1が選択され、信号101 が出力される。
【0022】更に、セレクタ43は、エンコーダ33の
出力が(0,0)のため、出力1023には入力0が選択さ
れ、固定信号“0”が出力される。同様にして、セレク
タ44の出力1024には、エンコーダ34の出力が(0,
1,0)のため、入力2が選択され、信号102 が出力さ
れる。
出力が(0,0)のため、出力1023には入力0が選択さ
れ、固定信号“0”が出力される。同様にして、セレク
タ44の出力1024には、エンコーダ34の出力が(0,
1,0)のため、入力2が選択され、信号102 が出力さ
れる。
【0023】以上の説明からチャネルパルス1021〜1024
は、図2に示すタイミングで出力されるため、同図の出
力データ1042が出力され、フレーム遅延のない前詰めの
多重化データが得られることになるのである。
は、図2に示すタイミングで出力されるため、同図の出
力データ1042が出力され、フレーム遅延のない前詰めの
多重化データが得られることになるのである。
【0024】
【発明の効果】以上のべた如く、本発明によれば、多重
化データ上で各チャネルパッケージへのチャネルパルス
の位相を、パッケージの実装状態に応じて切替え制御し
ているので、フレーム遅延の原因となるメモリを用いる
必要がなくなり、多重化データの前詰め処理が遅延なく
可能となるという効果がある。
化データ上で各チャネルパッケージへのチャネルパルス
の位相を、パッケージの実装状態に応じて切替え制御し
ているので、フレーム遅延の原因となるメモリを用いる
必要がなくなり、多重化データの前詰め処理が遅延なく
可能となるという効果がある。
【図1】本発明の実施例のn=4の場合のブロック図で
ある。
ある。
【図2】図1のブロックの動作タイムチャートである。
【図3】本発明の実施例の一般的なブロック図である。
【図4】図1のエンコーダ31〜34の入出力関係を示
す図である。
す図である。
【図5】図1のセレクタ41〜44の入出力関係を示す
図である。
図である。
【図6】従来の時分割多重化装置のブロック図である。
【図7】図6のブロックの動作を示すタイムチャートで
ある。
ある。
【図8】図6の共通部51の例を示すブロック図であ
る。
る。
【図9】図6のブロックの動作を示すタイムチャートで
ある。
ある。
1 カウンタ 2 デコーダ 31〜3n エンコーダ 41〜4n セレクタ
Claims (1)
- 【請求項1】 n個(nは2以上の整数)のチャネルパ
ッケージから夫々出力されるデータを1フレーム内の各
タイムスロットに割当てて多重化する時分割多重化装置
であって、各々が前記1フレームの時間をn等分したパ
ルス長を有し順次前記パルス長だけ位相がずれたn個の
チャネルパルス信号を生成する手段と、前記チャネルパ
ッケージの実装の有無を示す信号を入力として実装され
ているチャネルパッケージに対して前記1フレームの先
頭からのタイムスロット位置を夫々決定する手段と、こ
の決定されたタイムスロット位置に対応するチャネルパ
ルス信号を選択して対応チャネルパッケージの出力デー
タの挿入用タイムスロットとする手段とを含むことを特
徴とする時分割多重化装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32657991A JPH05136751A (ja) | 1991-11-14 | 1991-11-14 | 時分割多重化装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32657991A JPH05136751A (ja) | 1991-11-14 | 1991-11-14 | 時分割多重化装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05136751A true JPH05136751A (ja) | 1993-06-01 |
Family
ID=18189393
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32657991A Pending JPH05136751A (ja) | 1991-11-14 | 1991-11-14 | 時分割多重化装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05136751A (ja) |
-
1991
- 1991-11-14 JP JP32657991A patent/JPH05136751A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2577699B2 (ja) | 多重読書き方法 | |
JPS596555B2 (ja) | 多速度デ−タのための時分割交換方式 | |
US4755971A (en) | Buffer memory for an input line of a digital interface | |
JPH01243632A (ja) | 並列型パルス挿入回路 | |
US4520479A (en) | Arrangement for re-arranging information for transmitting outgoing time-division multiplexed information obtained from incoming time-division multiplexed information | |
US4122309A (en) | Sequence generation by reading from different memories at different times | |
JPH05136751A (ja) | 時分割多重化装置 | |
JP2553302B2 (ja) | タイムスロット入替装置 | |
JPS6123707B2 (ja) | ||
JP2921286B2 (ja) | デジタルトーン発生回路 | |
JPS6129226A (ja) | チヤネルデ−タ分離装置 | |
JPS6330099A (ja) | 時分割スイッチ | |
US7292603B2 (en) | Memory-efficient conversion between differing data transport formats of SONET overhead data | |
JPS6138912B2 (ja) | ||
JPH08172412A (ja) | 多重化回路 | |
JP2990793B2 (ja) | 衛星交換機 | |
JP2871688B2 (ja) | ディジタル信号の多重化回路と多重分離回路 | |
SU1741100A1 (ru) | Программируемый контроллер | |
JP2754574B2 (ja) | 非同期回線同期化回路 | |
JPH03201734A (ja) | タイムスロット入替回路 | |
JPH02113642A (ja) | 多重分離装置 | |
JPH06101715B2 (ja) | 多重・分離方式 | |
JPS59228497A (ja) | 時分割多元多重化装置 | |
JPS6324334B2 (ja) | ||
JPS63151235A (ja) | 多重化マルチフレ−ム同期回路 |