JPH05136153A

JPH05136153A - 半導体装置及びその製造方法

Info

Publication number: JPH05136153A
Application number: JP29900391A
Authority: JP
Inventors: Souichi Nadahara; 壮一灘原; Kikuo Yamabe; 紀久夫山部
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1991-11-14
Filing date: 1991-11-14
Publication date: 1993-06-01

Abstract

(57)【要約】【目的】本発明は、素子特性の低下を招くこと無くゲッ
タリングを行なうことができる半導体装置及びその製造
方法を提供することを目的とする。【構成】ＳｉＨ₄、ＰＨ₃ガスを用いたＣＶＤ法によ
り、シリコン基板１ｂの裏面にリン濃度が１０²⁰ａｔｏ
ｍｓ／ｃｍ³ 程度以上、膜厚が４００ｎｍ程度のリンド
−プポリシリコン膜２ａを堆積し、引き続き、低温熱処
理を行なって素子領域中の汚染物質をリンド−プポリシ
リコン膜２ａに偏析せしめることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置の製造方法に
係わり、特に素子形成領域から重金属等の汚染物質を除
去する工程を有する半導体装置の製造方法に関する。

【０００２】

【従来の技術】半導体装置の製造工程中に侵入する汚染
物質、例えば、鉄，銅等の重金属は、Ｓｉ中の格子位置
或いは格子間位置に固溶或いは化合物として析出する。
この結果、少数キャリアの生成消滅中心の形成，ｐｎ接
合のリーク電流の増大，過剰キャリア寿命の短命化等が
起こり、半導体装置の電気的特性が劣化する。

【０００３】例えば、ＭＯＳ型メモリ素子においては、
発生した過剰電子又は過剰正孔がシリコン基板内を拡散
するため、電荷蓄積セル内に蓄積された電荷が減少し、
これにより蓄積電荷が臨界電荷以下になると、メモリセ
ルの状態が１から０へ反転し、蓄積情報が失われる。

【０００４】また、ＣＣＤにおいては、生成消滅中心か
ら発生した過剰キャリアが、入射光による過剰キャリア
と同様に信号電荷として検出される。この結果、生成消
滅中心から発生した過剰キャリアが異常に強い信号（白
傷）となって画質が低下する。

【０００５】また、バイポーラ素子においては、生成消
滅中心はｐｎ接合のリーク電流を増大させる。また、ベ
ース領域に発生した過剰キャリアは、異常な信号として
外部に伝わるため、低周波ノイズが増大するなどの不都
合が生じる。このように重金属汚染は、素子の電気的特
性の劣化を引き起こすため、ＬＳＩの生産歩留まりを低
下させる。このような汚染物質に対して、従来より２つ
の対策が行なわれている。

【０００６】１つは、汚染源を極力なくすことである。
汚染源としては、弗酸、硝酸、塩酸、過酸化水素、弗化
アンモニウム、硫酸等の化学薬品、超純水、クリーンル
ーム内のダスト、作業者、レジスト、各種微細加工装置
内で発生する微粒子等、枚挙に暇がない。これらの純度
を改善し、微粒子汚染を低減する技術は超クリーン化技
術として開発が行われている。

【０００７】しかしながら、超ＬＳＩの製造環境、使用
材料の清浄化及び製造装置からの汚染の低減など超クリ
ーン技術の開発が進んでも、数百工程に及ぶ超ＬＳＩ製
造工程を必要な清浄度で完璧に管理することは困難であ
る。統計的にもある確率で汚染が発生することが続いて
きた。このように、超ＬＳＩ製造工程の全工程におい
て、汚染物質の管理を行なっているが、製造工程数の増
大と共に汚染される可能性はかなり高く、幾つかの工程
において汚染が生じるのは避けられないことである。も
う１つは、重金属等の汚染物質を素子の活性領域から取
り除いてしまうこと、即ち、ゲッタリングである。ゲッ
タリングには、リンゲッタリング，ウエハ裏面ダメ−ジ
ゲッタリング，イントリンシックゲッタリング等があ
る。

【０００８】リンゲッタリングでは、工程の最終段階で
ウエハ裏面からリンを拡散させ、汚染重金属をリン拡散
層に偏析させ、素子の活性領域から汚染重金属を取り除
いている。リンゲッタリングを行なうには、例えば、Ｐ
ＯＣｌ₃をリンの原料ガスとして用い、ウエハを９００
℃〜１０００℃の温度の下で酸化性雰囲気に晒す。リン
ゲッタリングは、リン濃度が高いほどゲッタリングの効
率がよい。

【０００９】ウエハ裏面ダメ−ジゲッタリングでは、ウ
エハ裏面に故意に機械的歪みを形成する。その結果、こ
の機械的歪みを核にして、超ＬＳＩ工程中、特に最初の
酸化工程で酸化誘起積層欠陥が発生し、そこに重金属が
偏析する。機械的歪みは、例えば、ＳｉＯ₂微粉をウエ
ハ裏面に吹き付ければ形成できる。酸化誘起積層欠陥
は、１１００℃程度の酸化工程で最も成長が速いので、
このゲッタリングは特に高温工程で有効な方法とされて
いる。

【００１０】イントリンシックゲッタリングでは、６５
０℃〜７５０℃の低温熱処理によって酸素の析出核を形
成した後、１０００℃〜１１００℃の高温熱処理で酸素
を析出させ、この酸素に重金属を取り込んでいる。ま
た、表面近傍の素子の活性領域内に析出物が形成するの
を防ぐために、１２００℃程度の高温熱処理を低温熱処
理の前に行なうことも多い。通常、上記低温熱処理はウ
エハ製造工程で行ない、上記高温熱処理は超ＬＳＩ製造
工程で行なっている。しかしながら、上記ゲッタリング
に次のような問題があった。

【００１１】即ち、ウエハ裏面ダメ−ジゲッタリングや
イントリンシックゲッタリングのようにウエハ製造工程
で行なうものでは、ウエハコストが上昇するという問題
がある。また、リンゲッタリングでもゲッタリング工程
が追加されるのでこの場合もコストが上昇する。また、
熱処理の温度に関しても問題があった。

【００１２】即ち、超ＬＳＩの微細化が進むにつれて、
各素子間の距離が短くなるので、リン、砒素、ボロン等
によるｐｎ接合形成やＶ_THコントロール等のための局所
的ドーピングは、９００℃以下、例えば、８００〜８５
０℃程度の低温熱処理で行なう必要がある。しかし、上
述したように、ウエハ裏面ダメ−ジゲッタリングでは、
酸化誘起積層欠陥の成長のために約１０００℃以上の高
温熱処理を必要とし、イントリンシックゲッタリングで
は、酸素の析出のために約９００℃以上の高温熱処理を
必要とする。また、リンゲッタリングでも、リンの拡散
係数の温度依存性により、低温では十分なリン拡散を行
なうことが困難であった。したがって、最適温度より低
い温度でゲッタリングを行なわなければならず、汚染物
質を十分に取り除くことができないという問題があっ
た。

【００１３】

【発明が解決しようとする課題】上述の如く、超クリー
ン技術の開発が進んでも、素子の微細化により、より少
量の汚染でも素子特性が低下するため、ゲッタリングに
よる汚染物質の除去は超ＬＳＩの製造に不可欠な工程と
なっている。しかしながら、従来の超ＬＳＩにおけるゲ
ッタリングでは、コストや熱処理の温度の点において問
題があった。

【００１４】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、低温熱処理でも十分に
汚染物質を取り除くことができる構造を有する半導体装
置及びその製造方法を提供することにある。

【００１５】

【課題を解決するための手段】上記の目的を達するため
に、本発明の半導体装置は、表面に素子が形成される半
導体基板と、この基板の裏面に形成され、前記素子の形
成領域から重金属を含む汚染物質を除去するリンを含む
シリコン膜とを備え、前記シリコン膜のリン濃度が所定
温度においてシリコン膜の固溶限を越えることを特徴と
する。

【００１６】また、本発明の半導体装置の製造方法は、
半導体基板の素子形成領域から重金属を含む汚染物質を
除去する方法であって、前記基板の裏面にリンを含むシ
リコン膜を設ける工程と、このシリコン膜のリン濃度が
シリコン膜の固溶限を越えるように、所定定温度で熱処
理を行なう工程とを備えていることを特徴とする。

【００１７】なお、上記シリコン膜は複数であっても良
い。例えば、素子下部に第１のリンを含むシリコン膜が
形成された後、ノンド−プのシリコン膜或いはシリコン
基板を介して第２のリンを含むシリコン膜が形成された
ものでも良い。更に、外界と接するリンを含むシリコン
膜、例えば、上記第２のシリコン膜は、酸化膜，窒化膜
等の保護膜で被覆されていることが望ましい。

【００１８】

【作用】リンは温度が低い方が重金属等の汚染物質の吸
込み能力が高い。また、ＣＶＤ法等を用いることで、低
温で高濃度のリンド−プシリコン膜を基板の裏面に形成
できる。即ち、本発明によれば、このシリコン膜は低温
工程で形成されるので、この工程で前記シリコン膜に重
金属等の汚染物質が偏析して効率のよいゲッタリングが
行なわれる。また、上記シリコン膜が形成された後も、
この後の素子形成にともなう低温熱処理時に、効率のよ
いゲッタリングが行なわれる。

【００１９】また、ノンド−プのシリコン膜又はシリコ
ン基板の両面に第１，第２のリンを含むシリコン膜を形
成し、第１のシリコン膜上に別のノンド−プのシリコン
基板を貼り合わせたり、ノンド−プのシリコン膜を形成
したりする場合には、第２のシリコン膜が外部の汚染物
質を集めるので、第１のシリコン膜の汚染物質除去能力
の低下を防止することができる。

【００２０】また、外界と接するシリコン膜を保護膜で
被覆することによって、製造工程中の各種処理によるシ
リコン膜の薄膜化を避けることができ、汚染物質除去能
力の低下を防止できる。

【００２１】

【実施例】以下、図面を参照しながら実施例を説明す
る。図１は本発明の第１の実施例に係る半導体装置の製
造工程断面図である。これは張り付けウエハ法を利用し
たものである。

【００２２】先ず、図１（ａ）に示す如く、比抵抗が１
０Ωｃｍで表面が（１００）面のｎ型のシリコン基板１
ａに、例えば、ＳｉＨ₄、ＰＨ₃ガスを用いたＣＶＤ法
により、リン濃度が１０²⁰（ａｔｏｍ／ｃｍ² ）以上、
膜厚が５００ｎｍ程度のリンドープポリシリコン膜２
ａ，２ｂを形成する。ここで、反応温度を８５０℃、反
応時間を１５０分、圧力を０．６Ｔｏｒｒ、ＳｉＨ₄流
量を８００ｓｃｃｍ、Ｎ₂流量を８５０ｓｃｃｍ、ＰＨ
₃はＨｅによって１％まで希釈して希釈ガスを１５０ｓ
ｃｃｍ流した。以下、リンドープポリシリコン膜２ａを
ゲッタリングサイト２ａと呼び、リンドープポリシリコ
ン膜２ｂをゲッタリングバリア２ｂと呼ぶ。

【００２３】次に図１（ｂ）に示す如く、シリコン基板
１ａと同規格のシリコン基板１ｂの裏面をゲッタリング
サイト２ａの表面に張り付ける。次いでこのシリコン基
板１ｂの表面に所望の素子を形成する。

【００２４】この方法によれば、素子形成工程中にシリ
コン基板１ｂに混入した重金属等の汚染物質は、ゲッタ
リングサイト２ａに取り込まれるので、素子活性領域の
汚染を防止できる。また、ゲッタリングバリア２ｂは、
基板１ａの裏面から混入する汚染物質が素子形成領域へ
拡散するのを防止している。このようにして本実施例で
は素子形成領域の汚染を防止でき、もって製造歩留まり
の向上を図ることができる。

【００２５】また、後述するように、ゲッタリングサイ
ト２ａ及びゲッタリングバリア２ｂの重金属の除去能力
（ゲッタリング能力）は、低温熱処理を行なったほうが
より高くなるため、従来のようにｐｎ接合の深さが変化
するといった問題は生じない。

【００２６】更に、上記低温熱処理のための新たな工程
が不要なので工程数が多くなったり、コストが上昇する
といった問題も生じない。これは、素子形成のための熱
処理が上記低温熱処理の役割を果たすからである。

【００２７】更にまた、従来のゲッタリング、例えば、
リンゲッタリングでは、工程の最終段階で汚染物質の除
去を行なっていたが、本実施例では、素子形成の最初の
工程から汚染物質の除去を行なうことができるという利
点がある。なお、ゲッタリングサイト２ａの上下のシリ
コン基板１ａ，１ｂに関しては、素子構造によって変化
しても構わない。

【００２８】本発明者等はシリコン基板に金属溶液を用
いて、強制汚染を行い、ゲッタリングサイトとして機能
するリンド−プポリシリコン膜を形成し、このポリシリ
コン膜のゲッタリング能力をシリコン基板の少数キャリ
アの再結合寿命から評価した。

【００２９】具体的には、Ｆｅ濃度が０．０１〜１００
ｐｐｍで、０．１ＮのＨＮＯ₃酸性のＦｅ溶液にシリコ
ン基板を浸して強制汚染を行ない、引き続き、スピン乾
燥後に、１０００℃，６０分間のＮ₂アニールを行な
い、上記実施例と同様な条件でリンド−プポリシリコン
膜を前記基板の裏面に形成してＮ₂アニ−ルを行なう
か、又はＮ₂アニ−ルのみを行ない、これら各処理後に
前記シリコン基板の表面を弗硝酸溶液で約４０μｍエッ
チングした。そしてＳｕｒｆａｃｅＰｈｏｔｏｖｏｌ
ｔａｇｅ（ＳＰＶ）法を用いて、シリコン基板中の少数
キャリアの拡散長を測定し、この測定結果から少数キャ
リアの再結合寿命を求めた。また、リン濃度はＳＩＭＳ
法により得られた深さプロファイルから求めた。

【００３０】図２は以上のようにして得られたＦｅ濃度
と再結合寿命との関係を示す特性図である。再結合寿命
とＦｅ濃度とはリニアーな関係を満たしていることが分
かる。リンド−プポリシリコン膜を形成した場合、Ｎ₂
アニールによるゲッタリングの温度が低いほど、基板の
再結合寿命が長くなっていることが分かる。また、リン
ド−プポリシリコン膜を用いる代わりに、この場合と同
一の温度、時間でＮ₂アニールした場合は、リンド−プ
ポリシリコン膜の場合より再結合寿命が短くなり、再結
合寿命が飽和する傾向が観測された。アニ−ル温度が８
００℃，９００℃，１０００℃の場合のＦｅの飽和濃度
はそれぞれ６×１０¹²、２×１０¹³、４×１０¹⁴ａｔｏ
ｍｓ／ｃｍ³ である。これは、それぞれ８００℃，９０
０℃，１０００℃におけるＳｉ中のＦｅの固溶限に相当
していることが分かった。

【００３１】以上のことから、リンド−プポリシリコン
膜によるＦｅのゲッタリングは、各処理温度における固
溶限までのシリコン基板中のＦｅ濃度の低下とその各々
のレベルからのリンによる吸出し効果の２つの機構によ
り起こっていると考えられる。

【００３２】一方、リンド−プポリシリコン膜を用いて
ゲッタリングを行なう際の温度は、高温に比して低温の
方が、シリコン基板中に残留するＦｅ量は少ないという
結果は、リンド−プポリシリコン膜中のゲッタリングサ
イトとシリコン基板におけるＦｅの平衡反応から説明で
きる。

【００３３】図３は、８００℃，９００℃，１０００℃
でのゲッタリング温度における、リンド−プポリシリコ
ン膜中のリン量（［Ｐ］）と、ゲッタリング後のシリコ
ン基板中の残留Ｆｅ量（［Ｆｅ］_B）に対するゲッタリ
ングされたＦｅ量（［Ｆｅ］_G）の比（ゲッタリング効
率）との関係を示す特性図である。ここで、Ｆｅ汚染は
８００℃におけるＦｅの固溶限を越えない範囲で行なっ
ている。また、リン量（［Ｐ］）は単位面積当たりの原
子数であり、単位体積当たりの原子数を求めるには、こ
れをリンド−プポリシリコン膜の膜厚（この場合は、５
００ｎｍ）で割ればよい。この図から［Ｆｅ］_Bは、リ
ン量に対して、一義的に決定されることが分かり、この
関係は次式で表せる。［Ｆｅ］_B／［Ｆｅ］_G＝Ｋ（Ｔ）＊［Ｐ］^1/2 ・・・（１）ここでＫ（Ｔ）は分配係数である。

【００３４】図４は分配係数Ｋ（Ｔ）とゲッタリング温
度Ｔとの関係を示す特性図である。Ｋ（Ｔ）は、ボルツ
マン定数ｋを用いて、４．５×１０^-18 ｅｘｐ（２．４
／ｋＴ）と表すことができる。この図からＰ量が同じ場
合には、低温ほど残留Ｆｅ量が少ないことが分かる。即
ち、低温の方がゲッタリング効果が高い。

【００３５】低温の熱処理で効果的にゲッタリングを行
なうには、熱処理時間が一定時間以上でなければならな
い。即ち、この時間は、重金属が基板の一表面からゲッ
タリングサイトのある他表面までの最短経路を走るのに
必要な時間以上でなければならない。

【００３６】上記熱処理時間は、熱処理温度に依存する
ものであり、温度が高くなれば重金属の基板内を走る速
度が大きくなる。図５に熱処理時間と熱処理温度との関
係を示す。図中、縦軸は熱処理時間ｔ（分）の平方根を
表わし、横軸は熱処理温度Ｔ（℃）を表わしている。こ
こで示された曲線は、各熱処理温度に対応する最小熱処
理時間を示し、最適な熱処理時間の領域（斜線部分）と
熱処理時間には不適当な領域の境界を示すものである。
この曲線上における６００℃，７００℃，８００℃，９
００℃，１０００℃の熱処理時間は、それぞれ約１０４
分，４２分，２１分，１０分，６分である。

【００３７】また、高いゲッタリング能力を得るには、
リンド−プポリシリコン膜のリン濃度が固溶限を越える
必要があり、少なくとも約１０²⁰（ａｔｏｍ／ｃｍ³ ）
以上であることが必要である。図６は熱処理温度とリン
のシリコンに対する固溶限との関係を示す特性図であ
る。この図から分かるように、リンの固溶限は、熱処理
温度が上がるにしたがって上昇する。例えば、熱処理温
度Ｔが６００℃，７００℃，８００℃，９００℃のとき
のリンの固溶限は、それぞれ約９×１０¹⁹，２．４×１
０²⁰，３．４×１０²⁰，４．５×１０²⁰（ａｔｏｍｓ／
ｃｍ³ ）であり、この曲線より上の斜線領域がリンド−
プポリシリコン膜に必要な、固溶限以上の濃度領域であ
る。図７は本発明の第２の実施例に係るＣＭＯＳトラン
ジスタの製造工程断面図である。

【００３８】先ず、図７（ａ）に示す如く、比抵抗が１
０Ωｃｍで表面が（１００）面のｎ型シリコン基板１１
のｎチャネルＭＯＳトランジスタ形成部分に、加速電圧
１６０ｋｅＶでボロンを約１．５×１０¹³ｃｍ^-2イオン
注入する。その後、１１９０℃で８時間の熱処理を行な
い、ｐウエル１２を形成し、基板１の表面をｐＭＯＳ領
域とｎＭＯＳ領域とに分離する。

【００３９】次に図７（ｂ）に示す如く、素子分離を行
なうために、例えば、厚さ約７００ｎｍの厚いフィール
ド酸化膜１３を選択的に形成した後、ゲート酸化膜とな
る厚さ１０〜２０ｎｍ程度の薄い酸化膜１４を形成す
る。次いでゲート電極となるアンドープポリシリコン膜
にリンを熱拡散させたｎ⁺ ポリシリコン膜１５を形成し
た後、これを通常のフォトリソグラフィを用いてゲ−ト
電極状にパターニングする。

【００４０】次いでゲート電極１５及びフィールド酸化
膜１３をマスクとしてイオン注入し、自己整合的にｐ⁺
層１６、ｎ⁺ 層１７を形成する。これにより、ｐ型ＭＯ
Ｓトランジスタ及びｎ型ＭＯＳトランジスタのソース、
ドレイン領域が形成される。なお、ｎ型ＭＯＳトランジ
スタ領域にｐ型不純物をイオン注入するときには、ｐ型
ＭＯＳトランジスタ領域をフォトレジストによりマスク
する。逆に、ｐ型ＭＯＳトランジスタ領域にｎ型不純物
をイオン注入するときには、ｎ型ＭＯＳトランジスタ領
域をフォトレジストによりマスクする。また、ｎ型不純
物としては例えば砒素、ｐ型不純物としては例えば硼素
又は弗化硼素を用いる。

【００４１】次に図７（ｃ）に示す如く、全面にＣＶＤ
酸化膜１８を堆積し、この酸化膜１８の所定の部分に開
口部を形成し、引き続き、全面にポリシリコン膜１９を
堆積する。次いでフォトリソグラフィを用いてこのポリ
シリコン膜１９を電極状にパターニングした後、全面を
厚さ４００ｎｍ程度の絶縁膜２０、例えば、ＰＳＧやＢ
ＰＳＧ等の燐ガラス膜で被覆する。

【００４２】次いで、例えば、ＳｉＨ₄、ＰＨ₃ガスを
用いたＣＶＤ法により、ゲッタリングサイトとなる、リ
ン濃度が１０²⁰ａｔｏｍｓ／ｃｍ³ 以上、膜厚が５００
ｎｍ程度のリンドープトポリシリコン膜２１を基板１１
の裏面に形成する。成膜条件は第１の実施例の条件と同
様である。なお、重金属等の汚染物質の除去工程として
は、リンド−プポリシリコン膜２１の形成時間内で多く
の場合十分であるが、汚染物質の拡散に対して不十分で
ある場合には、引き続いて８００℃以下の低温熱処理工
程を追加する。

【００４３】そして図７（ｄ）に示す如く、基板表面の
不要なポリシリコン膜を除去した後、絶縁膜２０にコン
タクトホ−ルを形成し、引き続き、メタライゼーション
工程を行ない、微細加工によって配線パターン２２を形
成した後、Ｎ₂雰囲気中で４５０℃、１５分の熱処理を
行なう。最後に、素子全体を保護するために、パッシベ
ーション膜２３を全体に堆積してＣＭＯＳトランジスタ
を完成する。

【００４４】図８はリ−ク電流と電圧との関係を示す特
性図であり、図中、曲線ａは本実施例の方法により作製
された素子のリ−ク電流と電圧との関係を示し、曲線ｂ
は従来法の場合のそれである。この図から、低温ゲッタ
リングを行なった本実施例の素子のリ−ク電流の方が、
従来法の素子のそれより１桁リーク電流が小さいことが
分かる。かくして本実施例によれば、素子形成工程中に
ゲッタリングサイト２１を形成することで、リ−ク電流
の小さいＣＭＯＳトランジスタを得ることができる。

【００４５】なお、第１の実施例のように、ゲッタリン
グサイト，ゲッタリングバリアが形成されたシリコン基
板とシリコン基板１１とを張り合わせた後、ＣＭＯＳト
ランジスタの形成を行なっても良い。更にゲッタリング
バリアの表面に酸化膜や窒化膜からなる保護膜を形成し
ても良い。図９，図１０は本発明の第３の実施例に係る
ＤＲＡＭセルの製造工程断面図である。

【００４６】先ず、図９（ａ）に示す如く、比抵抗が約
１０Ωｃｍのｐ型シリコン基板３１上にフィールド酸化
膜３２を選択的に形成した後に、全面に厚さ約０．８μ
ｍのＣＶＤ酸化膜３３を堆積する。次いで、例えば、Ｓ
ｉＨ₄、ＰＨ₃ガスを用いたＣＶＤ法により、基板３１
の裏面にゲッタリングサイトとなるリン濃度が１０²⁰ａ
ｔｏｍｓ／ｃｍ³ 以上、膜厚が約５００ｎｍ程度のリン
ドープポリシリコン膜２１を形成する。成膜条件は第１
の実施例の材料と同様である。汚染物質の除去工程は引
き続く素子形成工程の熱処理により行なわれる。なお、
この熱処理中で生じるリンドープポリシリコン膜２１の
薄膜化を防止するために、リンドープポリシリコン膜２
１の表面に保護膜となるＳｉＯ₂膜やＳｉＮ膜等の絶縁
膜を形成したほうが望ましい。次いでフォトリソグラフ
ィを用いて基板３１の表面のキャパシタ形成領域内に窓
を形成する。

【００４７】次に図９（ｂ）に示す如く、ＣＶＤ酸化膜
３３をマスクに用いて基板３１をエッチングし、ＤＲＡ
ＭセルのＭＯＳキャパシタとなる領域内に、垂直壁を有
する深さ約３μｍの溝３４を形成する。基板３１のエッ
チングは、例えば、ＣＦ₄，ＳＦ₆，ＣＣ１₄等を主成
分とするガス或いはこれにＨが入ったガスを用いた反応
性イオンエッチング（ＲＩＥ）法で行なう。なお、ＲＩ
Ｅ法によるエッチングの場合、マスクとして通常のフォ
トレジストを用いると、それ自体もエッチングされて消
失する場合があるので、例えば、ＳｉＯ₂／Ｓｉ₃Ｎ₄
／ＳｉＯ₂膜等の積層絶縁膜を用いることが望ましい。

【００４８】次に図９（ｃ）に示す如く、ＣＶＤ酸化膜
３３をエッチング除去した後、露出したシリコン基板３
１の表面にｎ^- 層３５を形成し、続いて熱酸化を行なっ
てキャパシタ絶縁膜となる熱酸化膜３６を形成する。そ
して多結晶シリコン膜を堆積し、これをパターニングし
てキャパシタ電極３７を形成する。

【００４９】次に図１０（ａ）に示す如く、キャパシタ
領域に隣接する位置にゲート絶縁膜となる熱酸化膜３
８，多結晶シリコン膜からなるゲート電極３９を順次形
成した後、例えば、砒素をイオン注入してソース，ドレ
インとなるｎ⁺ 層４０，４１を形成する。ここで、キャ
パシタ電極３７及びゲート電極３９を同一の多結晶シリ
コン膜で形成してもよい。

【００５０】次に図１０（ｂ）に示す如く、ＣＶＤ法を
用いて全面に厚さ約４００ｎｍの絶縁膜４２、例えば、
ＰＳＧやＢＰＳＧ等のリンガラス膜を堆積する。この後
に、再び、例えばＳｉＨ₄，ＰＨ₃ガスを用いたＣＶＤ
法により、ゲッタリングサイトとなる、リン濃度が１０
²⁰ａｔｏｍｓ／ｃｍ³ 以上、膜厚が約４００ｎｍのリン
ドープポリシリコン膜を基板３１の裏面に形成する。引
き続いて、重金属の除去工程として、例えば、８００℃
以下、２０分以上の低温熱処理工程を行なう。なお、先
に形成したゲッタリングサイトとしてのリンドープポリ
シリコン膜２１が十分に残っていれば、再度、リンドー
プポリシリコン膜を形成する必要はなく、低温熱処理だ
けでも構わない。ここで、６００℃以上の工程は終了す
る。最後に、メタライゼーション工程を行ない、微細加
工によって配線パターンを形成した後、全面に保護膜を
堆積してＤＲＡＭセルが完成する。以上述べた方法で
も、低温熱処理で素子活性領域から重金属等の汚染物質
を取り除くことができるので、素子特性の劣化を防止で
きる。

【００５１】また、第１の実施例のように、ゲッタリン
グサイト，ゲッタリングバリアが形成されたシリコン基
板とシリコン基板３１とを張り合わせた後、ＤＲＡＭセ
ルの形成を行なっても良い。図１１は本発明の第４の実
施例に係る光電変換装置を含んだＣＣＤイメージセンサ
の画素部の断面図である。

【００５２】ｎ型のシリコン基板５１中にはｐウェル領
域５２が形成されている。このｐウェル５２中には、垂
直ＣＣＤ領域５３（ｎ^- 層）とフォトダイオード領域６
１（ｎ^- 層）とが交互に形成されている。垂直ＣＣＤ領
域５３とフォトダイオード領域６１とは、垂直ＣＣＤの
チャネルストップ（Ｐ⁺ 層）６０によって分離されてい
る。垂直ＣＣＤ領域５３上にはＳｉＯ₂からなるゲート
酸化膜５４を介してポリシリコンからなるゲート電極５
５が形成されている。その上に、ＣＶＤ酸化膜（ＳｉＯ
₂）５６及びアルミニウムからなる光シ−ルド層５７，
５９が順に形成され、更にその上にＢＰＳＧ等からなる
絶縁膜５８が形成されている。そして基板５１の裏面に
は高濃度のリンド−プポリシリコン膜２１が形成されて
いる。このリンド−プポリシリコン膜２１の形成は次の
ようにして行なう。

【００５３】即ち、素子形成工程の初期に、ＣＶＤ法を
用いて、基板５１の表面にマスクとなる厚さ約０．８μ
ｍのシリコン酸化膜を形成する。次いで、ＳｉＨ₄、Ｐ
Ｈ₃ガスを用いたＣＶＤ法により、基板５１の裏面にゲ
ッタリングサイト（ゲッタリングバリア）となる、リン
濃度が１０²⁰ａｔｏｍｓ／ｃｍ³ 以上、厚さが約５００
ｎｍのリンドープポリシリコン膜２１を形成する。成膜
条件は第１の実施例の条件と同様である。続いて、例え
ば、８００℃、２０分以上の低温熱処理を行なう。この
後、上述したｐウェル領域５２等を形成する工程に移行
する。

【００５４】本実施例でも、リンドープポリシリコン膜
２１により、重金属等の汚染物質の侵入防止や除去を行
なうことができる。この結果、重金属による少数キャリ
アの生成消滅中心の発生を防止でき、白傷の発生を無く
すことができる。

【００５５】なお、第１の実施例のように、ゲッタリン
グサイト，ゲッタリングバリアが形成されたシリコン基
板とシリコン基板５１とを張り合わせた後、ＣＣＤの形
成を行なっても良い。更に、ゲッタリングバリアの表面
を酸化膜や窒化膜からなる保護膜で被覆しても良い。

【００５６】なお、本発明は上述した実施例に限定され
るものではない。上記実施例ではポリシリコン膜を５８
０℃で形成したが、これに限らず適宜変更が可能であ
る。その中で好ましくは、５８０℃及至６２０℃が良
い。５８０℃より低いと成膜速度が低下し、６２０℃よ
り高いと膜の均一性が劣化する。また、上記実施例では
ポリシリコン膜を用いたゲッタリングサイト，ゲッタリ
ングバリアについて説明したが、エピタキシャルシリコ
ン膜を用いても良い。更に、ゲッタリングサイト，ゲッ
タリングバリアの形成工程は、上記実施例で述べた工程
段階に限定されるものではなく、その前後であっても良
い。その他、本発明の要旨を逸脱しない範囲で、種々変
形して実施できる。

【００５７】

【発明の効果】以上詳述したように本発明によれば、基
板裏面にリンを含むシリコン膜を堆積し、低温熱処理に
よりこのポリシリコン膜に汚染物質を吸収させること
で、素子特性の低下を招くこと無く素子領域の汚染物質
を除去でき、もって半導体素子の製造歩留まりを向上す
ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係わる半導体装置の製
造工程断面図。

【図２】Ｆｅ濃度と再結合寿命との関係を示す特性図。

【図３】リン量とゲッタリング効率との関係を示す特性
図。

【図４】分配係数Ｋ（Ｔ）とゲッタリング温度との関係
を示す特性図。

【図５】熱処理時間と熱処理温度との関係を示す特性
図。

【図６】リンのシリコンに対する固溶限曲線。

【図７】本発明の第２の実施例に係わるＣ−ＭＯＳトラ
ンジスタの製造工程断面図。

【図８】リ−ク電流と電圧との関係を示す特性図。

【図９】本発明の第３の実施例に係わるＤＲＡＭセルの
製造工程断面図。

【図１０】本発明の第３の実施例に係るＤＲＡＭセルの
製造工程断面図。

【図１１】本発明の第４の実施例に係わるＣＣＤイメ−
ジセンサの画素部の断面図。

【符号の説明】

１ａ，１ｂ，１１，３１，５１…シリコン基板、２ａ，
２ｂ，２１…リンドープポリシリコン膜、１２，５２…
ｐウェル、１３，３２…フィールド酸化膜、１４，１
８，３６，３８，５４，５６…酸化膜、１５，１９…ポ
リシリコン膜、１６…ｐ⁺層、１７…ｎ⁺層、２０，４
２…絶縁膜、２２…配線パターン、３５…ｎ^-層、３７
…キャパシタ電極、３９，５５…ゲ−ト電極、５３…垂
直ＣＣＤ領域、６０…チャネルストップ、６１…フォト
ダイオード領域。

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【手続補正書】

【提出日】平成４年１２月１０日

【手続補正２】

【補正対象書類名】図面

【補正対象項目名】全図

【補正方法】変更

【補正内容】

【図１】

【図５】

【図１１】

【図２】

【図６】

【図３】

【図１０】

【図４】

【図７】

【図９】

【図８】

Claims

【特許請求の範囲】

【請求項１】表面に素子が形成される半導体基板と、こ
の基板の裏面に形成され、前記素子の形成領域から重金
属を含む汚染物質を除去するリンを含むシリコン膜とを
備え、前記シリコン膜のリン濃度が所定温度においてシ
リコン膜の固溶限を越えることを特徴とする半導体装
置。
【請求項２】半導体基板の素子形成領域から重金属を含
む汚染物質を除去する方法であって、前記基板の裏面に
リンを含むシリコン膜を設ける工程と、このシリコン膜
のリン濃度がシリコン膜の固溶限を越えるように、所定
定温度で熱処理を行なう工程とを有することを特徴とす
る半導体装置の製造方法。