JPH05134784A - パーソナルコンピユータシステム - Google Patents
パーソナルコンピユータシステムInfo
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- JPH05134784A JPH05134784A JP4076515A JP7651592A JPH05134784A JP H05134784 A JPH05134784 A JP H05134784A JP 4076515 A JP4076515 A JP 4076515A JP 7651592 A JP7651592 A JP 7651592A JP H05134784 A JPH05134784 A JP H05134784A
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- Japan
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- data bus
- bus
- input
- high speed
- microprocessor
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/24—Resetting means
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Mobile Radio Communication Systems (AREA)
- Multi Processors (AREA)
- Debugging And Monitoring (AREA)
- Pharmaceuticals Containing Other Organic And Inorganic Compounds (AREA)
- Nitrogen Condensed Heterocyclic Rings (AREA)
- Retry When Errors Occur (AREA)
- Exchange Systems With Centralized Control (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 通常のプロセシングを中断させる可能性のあ
るようなＲＥＳＥＴ信号が受信されても、順序的なプロ
セシングを継続させる。 【構成】 パーソナルコンピュータシステムの入力／出
力データバスに直接的に結合されたバスインタフェース
コントローラ（ＢＩＣ）３５は、入力／出力データバス
４４及び局所プロセッサバス３４に対するアクセスのた
めの装置間の調停、並びに、局所プロセッサバス３４に
対するアクセスのための調停を提供する。そのようなア
クセスを潜在的に要求する何れの装置により局所プロセ
ッサバス３４及び入力／出力バス４４に対するアクセス
をＢＩＣ３５が禁止するまで、ＢＩＣ３５はさらにマイ
クロプロセッサのリセットを開始するためのリセット信
号の受信を認識すると共に、リセット信号の引き渡しを
遅延する。
るようなＲＥＳＥＴ信号が受信されても、順序的なプロ
セシングを継続させる。 【構成】 パーソナルコンピュータシステムの入力／出
力データバスに直接的に結合されたバスインタフェース
コントローラ（ＢＩＣ）３５は、入力／出力データバス
４４及び局所プロセッサバス３４に対するアクセスのた
めの装置間の調停、並びに、局所プロセッサバス３４に
対するアクセスのための調停を提供する。そのようなア
クセスを潜在的に要求する何れの装置により局所プロセ
ッサバス３４及び入力／出力バス４４に対するアクセス
をＢＩＣ３５が禁止するまで、ＢＩＣ３５はさらにマイ
クロプロセッサのリセットを開始するためのリセット信
号の受信を認識すると共に、リセット信号の引き渡しを
遅延する。
Description
【０００１】
【産業上の利用分野】この発明は、パーソナルコンピュ
ータ、特にシステム障害を防止しながらＲＥＳＥＴ信号
の発生によりプロセシングの連続を供給することが可能
なパーソナルコンピュータに関する。
ータ、特にシステム障害を防止しながらＲＥＳＥＴ信号
の発生によりプロセシングの連続を供給することが可能
なパーソナルコンピュータに関する。
【０００２】
【従来の技術】一般的なパーソナルコンピュータシステ
ム及びＩＢＭパーソナルコンピュータは、特に、現代社
会の多くの部分にコンピュータパワーを提供するために
広く使用されるようになった。通常、パーソナルコンピ
ュータシステムは、単一のシステムプロセッサと、付随
する揮発性及び不揮発性メモリ、ディスプレイモニタ、
キーボード、１つ以上のディスケットドライブ、固定デ
ィスクストレージ及び選択的なプリンタを有するシステ
ムユニットからなる、デスクトップ、フロアスタンディ
ング、またはポータブルマイクロコンピュータとして、
規定されうる。これらのシステムの顕著な特徴の１つ
は、これらの要素を互いに接続するために母板またはシ
ステムプレイナが使用されることである。これらのシス
テムは、主に、単独のユーザに独立したコンピュータパ
ワーを与えるために設計され、個人的またはスモールビ
ジネスによる購入のために安価とされる。このようなパ
ーソナルコンピュータシステムの例がＩＢＭのパーソナ
ルコンピュータＡＴ及びＩＢＭのパーソナルシステム／
２ モデル２５、３０、Ｌ４０ＳＸ、５０、５５、６
５、７０、８０、９０及び９５である。
ム及びＩＢＭパーソナルコンピュータは、特に、現代社
会の多くの部分にコンピュータパワーを提供するために
広く使用されるようになった。通常、パーソナルコンピ
ュータシステムは、単一のシステムプロセッサと、付随
する揮発性及び不揮発性メモリ、ディスプレイモニタ、
キーボード、１つ以上のディスケットドライブ、固定デ
ィスクストレージ及び選択的なプリンタを有するシステ
ムユニットからなる、デスクトップ、フロアスタンディ
ング、またはポータブルマイクロコンピュータとして、
規定されうる。これらのシステムの顕著な特徴の１つ
は、これらの要素を互いに接続するために母板またはシ
ステムプレイナが使用されることである。これらのシス
テムは、主に、単独のユーザに独立したコンピュータパ
ワーを与えるために設計され、個人的またはスモールビ
ジネスによる購入のために安価とされる。このようなパ
ーソナルコンピュータシステムの例がＩＢＭのパーソナ
ルコンピュータＡＴ及びＩＢＭのパーソナルシステム／
２ モデル２５、３０、Ｌ４０ＳＸ、５０、５５、６
５、７０、８０、９０及び９５である。
【０００３】これらのシステムは、２つの一般的なファ
ミリに分類される。第１のファミリは、通常、ファミリ
Ｉモデルと称され、ＩＢＭパーソナルコンピュータＡＴ
及び他の「ＩＢＭコンパチブル」マシンによって具現化
されるバスアーキテクチャを使用する。第２のファミリ
は、ファミリIIモデルと称され、ＩＢＭのパーソナルシ
ステム／２ モデル５０から９５によって具現化される
ＩＢＭのマイクロチャネルバスアーキテクチャを使用す
る。初期において、ファミリＩモデルは、典型的に、シ
ステムプロセッサとして広く普及しているインテルの８
０８８または８０８６マイクロプロセッサを使用した。
これらのプロセッサは、１メガバイトのメモリをアドレ
ス決めする能力を有する。最近のファミリＩモデル及び
ファミリIIモデルは、より高速のインテルの８０２８
６、８０３８６及び８０４８６マイクロプロセッサを一
般的には使用し、それらは、より低速なインテルの８０
８６マイクロプロセッサをエミュレートするため実モー
ドにおいて、または、幾つかのモデルのために、１メガ
バイトから４ギガバイトまでアドレス範囲を拡大するプ
ロテクトモードにおいて動作可能である。要約すれば、
８０２８６、８０３８６及び８０４８６プロセッサの実
モードの特徴は、ハードウェアの互換性に８０８６及び
８０８８マイクロプロセッサ用に書かれたソフトウェア
を提供する。
ミリに分類される。第１のファミリは、通常、ファミリ
Ｉモデルと称され、ＩＢＭパーソナルコンピュータＡＴ
及び他の「ＩＢＭコンパチブル」マシンによって具現化
されるバスアーキテクチャを使用する。第２のファミリ
は、ファミリIIモデルと称され、ＩＢＭのパーソナルシ
ステム／２ モデル５０から９５によって具現化される
ＩＢＭのマイクロチャネルバスアーキテクチャを使用す
る。初期において、ファミリＩモデルは、典型的に、シ
ステムプロセッサとして広く普及しているインテルの８
０８８または８０８６マイクロプロセッサを使用した。
これらのプロセッサは、１メガバイトのメモリをアドレ
ス決めする能力を有する。最近のファミリＩモデル及び
ファミリIIモデルは、より高速のインテルの８０２８
６、８０３８６及び８０４８６マイクロプロセッサを一
般的には使用し、それらは、より低速なインテルの８０
８６マイクロプロセッサをエミュレートするため実モー
ドにおいて、または、幾つかのモデルのために、１メガ
バイトから４ギガバイトまでアドレス範囲を拡大するプ
ロテクトモードにおいて動作可能である。要約すれば、
８０２８６、８０３８６及び８０４８６プロセッサの実
モードの特徴は、ハードウェアの互換性に８０８６及び
８０８８マイクロプロセッサ用に書かれたソフトウェア
を提供する。
【０００４】インテルのＸ８６マイクロプロセッサを使
用する全てのこのようなパーソナルコンピュータにおい
て、システムＣＰＵとして役に立つマイクロプロセッサ
は、システムの初期化パワーアップまたはある動作状態
（後者の例は、時にＨＯＴＲＥＳＥＴ信号として知られ
る）の時に発せられる、適切なＲＥＳＥＴ信号によりリ
セットされる。Ｘ８６プロセッサのリセットは、進行中
の如何なる動作をも完了させ、プロセッサを既知の状態
に戻す。進行中のサイクルの変則的な完了は、幾つかの
異なる理由のためにコンピュータシステム動作の障害の
原因となる。これは、コンピュータシステムが上述のフ
ァミリIIシステムの１つであるような上級システムであ
る場合に、特にそうである。例えば、マイクロプロセッ
サがＨＯＬＤ信号を受信している一方で、ＲＥＳＥＴ信
号が、またマイクロプロセッサにより受信されるなら
ば、マイクロプロセッサの応答ＨＬＤＡアクノリッジ信
号は、欠落あるいは消失し、システムによるプロセシン
グの通常の流れが損なわれる。同様に、ＲＥＳＥＴによ
りトリガされたリセットインタバル間にＨＯＬＤを受信
することによって、その後で、消失される初期のＨＬＤ
Ａ肯定応答が得られることになり、上述の第１のエラー
として同様の結果が生じる。アクティブバスサイクル間
に受信されたＲＥＳＥＴは、バスサイクルの切捨てを生
じさせ、再び、スレーブ装置を復帰不可能な状態のまま
にするようなシステムエラーを生じさせる。最後に、含
まれるシステムが局所プロセッサバス上のオルタネート
マスタを収容するものであるならば、省略システムプロ
セッサ（通常はＣＰＵ）によるＲＥＳＥＴの受信によ
り、プロセッサは、オルタネートマスタに関連した局所
プロセッサバスの状態にかかわらずリセット中の局所バ
スを獲得する。
用する全てのこのようなパーソナルコンピュータにおい
て、システムＣＰＵとして役に立つマイクロプロセッサ
は、システムの初期化パワーアップまたはある動作状態
（後者の例は、時にＨＯＴＲＥＳＥＴ信号として知られ
る）の時に発せられる、適切なＲＥＳＥＴ信号によりリ
セットされる。Ｘ８６プロセッサのリセットは、進行中
の如何なる動作をも完了させ、プロセッサを既知の状態
に戻す。進行中のサイクルの変則的な完了は、幾つかの
異なる理由のためにコンピュータシステム動作の障害の
原因となる。これは、コンピュータシステムが上述のフ
ァミリIIシステムの１つであるような上級システムであ
る場合に、特にそうである。例えば、マイクロプロセッ
サがＨＯＬＤ信号を受信している一方で、ＲＥＳＥＴ信
号が、またマイクロプロセッサにより受信されるなら
ば、マイクロプロセッサの応答ＨＬＤＡアクノリッジ信
号は、欠落あるいは消失し、システムによるプロセシン
グの通常の流れが損なわれる。同様に、ＲＥＳＥＴによ
りトリガされたリセットインタバル間にＨＯＬＤを受信
することによって、その後で、消失される初期のＨＬＤ
Ａ肯定応答が得られることになり、上述の第１のエラー
として同様の結果が生じる。アクティブバスサイクル間
に受信されたＲＥＳＥＴは、バスサイクルの切捨てを生
じさせ、再び、スレーブ装置を復帰不可能な状態のまま
にするようなシステムエラーを生じさせる。最後に、含
まれるシステムが局所プロセッサバス上のオルタネート
マスタを収容するものであるならば、省略システムプロ
セッサ（通常はＣＰＵ）によるＲＥＳＥＴの受信によ
り、プロセッサは、オルタネートマスタに関連した局所
プロセッサバスの状態にかかわらずリセット中の局所バ
スを獲得する。
【０００５】インテルのＸ８６プロセッサのこのような
問題は、従来認識されていた。１つの解決策は、１９８
８年１１月２２日発行の、コンパックコンピュータコー
ポレーションに譲渡されたカリーの米国特許４，７８
７，０３１号に提案されており、保留中のマイクロプロ
セッサＨＯＬＤ信号が提供されるまで、如何なるＲＥＳ
ＥＴ信号も待機を要求される。しかしながら、この提案
された解決策では、ＨＬＤＡ信号が失われ、サイクル切
捨てが発生し、または、省略マスタ及びオルタネートマ
スタ間の不必要な競合がシステムの一部を不定の状態の
ままにしうる。
問題は、従来認識されていた。１つの解決策は、１９８
８年１１月２２日発行の、コンパックコンピュータコー
ポレーションに譲渡されたカリーの米国特許４，７８
７，０３１号に提案されており、保留中のマイクロプロ
セッサＨＯＬＤ信号が提供されるまで、如何なるＲＥＳ
ＥＴ信号も待機を要求される。しかしながら、この提案
された解決策では、ＨＬＤＡ信号が失われ、サイクル切
捨てが発生し、または、省略マスタ及びオルタネートマ
スタ間の不必要な競合がシステムの一部を不定の状態の
ままにしうる。
【０００６】
【発明が解決しようとする課題】上述の点を考慮して、
この発明の目的は、通常のプロセシングを中断させる可
能性があるようなＲＥＳＥＴ信号がたとえ受信されよう
とも、順序的なプロセシングの連続を確実にすることで
ある。
この発明の目的は、通常のプロセシングを中断させる可
能性があるようなＲＥＳＥＴ信号がたとえ受信されよう
とも、順序的なプロセシングの連続を確実にすることで
ある。
【０００７】
【課題を解決するための手段】この発明の目的を実現す
るために、ＲＥＳＥＴ信号が供給されたことを認識する
ため、マイクロプロセッサ及び関連する局所プロセッサ
バスの状態を確認するため、並びにそのようにすること
によって通常のプロセシングの流れを連続できる時にの
み、ＲＥＳＥＴ信号を有効とするための用意がなされ
る。
るために、ＲＥＳＥＴ信号が供給されたことを認識する
ため、マイクロプロセッサ及び関連する局所プロセッサ
バスの状態を確認するため、並びにそのようにすること
によって通常のプロセシングの流れを連続できる時にの
み、ＲＥＳＥＴ信号を有効とするための用意がなされ
る。
【０００８】
【実施例】この発明を具体化するマイクロコンピュータ
が図１の１０で示される。コンピュータ１０は、付随す
るモニタ１１、キーボード１２及びプリンタやプロッタ
１４を有する。コンピュータ１０は、カバー１５を有す
る。カバー１５は、図２に示されるように、ディジタル
データを処理及び記憶するための電源駆動のデータ処理
及び記憶要素を受け入れるために、包囲されてシールド
された容量を規定するシャーシ１９と共働する。少なく
とも、これらの要素の特定のものは、シャーシ１９上に
マウントされる多層プレイナ２０または母板にマウント
され、上述で明らかにされたもの、並びにフロッピディ
スクドライブ、ダイレクトアクセス記憶装置、アクセサ
リカードまたは基板等の様々なフォームの他の付随され
る要素を含むコンピュータ１０の要素を電気的に相互連
結するための手段を供給する。
が図１の１０で示される。コンピュータ１０は、付随す
るモニタ１１、キーボード１２及びプリンタやプロッタ
１４を有する。コンピュータ１０は、カバー１５を有す
る。カバー１５は、図２に示されるように、ディジタル
データを処理及び記憶するための電源駆動のデータ処理
及び記憶要素を受け入れるために、包囲されてシールド
された容量を規定するシャーシ１９と共働する。少なく
とも、これらの要素の特定のものは、シャーシ１９上に
マウントされる多層プレイナ２０または母板にマウント
され、上述で明らかにされたもの、並びにフロッピディ
スクドライブ、ダイレクトアクセス記憶装置、アクセサ
リカードまたは基板等の様々なフォームの他の付随され
る要素を含むコンピュータ１０の要素を電気的に相互連
結するための手段を供給する。
【０００９】シャーシ１９はベース及びリアパネルを有
し（図２）、磁気または光ディスクのためのディスクド
ライブ、テープバックアップドライブ等のようなデータ
記憶装置を受け入れるための少なくとも１つの解放区画
を規定する。例示の形態において、上部区画２２は、第
１のサイズ（３．５インチドライブのようなものとして
知られる）の周辺ドライブを収納するために使用され
る。その中に挿入されるディスケットを収納し、ディス
ケットを使用して、一般に知られているように、データ
を受信、記憶及び伝達することが可能な取り外し可能な
媒体ダイレクトアクセス記憶装置であるフロッピディス
クドライブは、上部区画２２に供給される。
し（図２）、磁気または光ディスクのためのディスクド
ライブ、テープバックアップドライブ等のようなデータ
記憶装置を受け入れるための少なくとも１つの解放区画
を規定する。例示の形態において、上部区画２２は、第
１のサイズ（３．５インチドライブのようなものとして
知られる）の周辺ドライブを収納するために使用され
る。その中に挿入されるディスケットを収納し、ディス
ケットを使用して、一般に知られているように、データ
を受信、記憶及び伝達することが可能な取り外し可能な
媒体ダイレクトアクセス記憶装置であるフロッピディス
クドライブは、上部区画２２に供給される。
【００１０】この発明の上述の構成に関係する前に、パ
ーソナルコンピュータシステム１０の一般的な動作の概
略を見直すことには意味がある。図３には、プレイナ２
０上にマウントされた要素、Ｉ／Ｏスロットへのプレイ
ナの接続、パーソナルコンピュータシステムの他のハー
ドウェアを含むこの発明によるシステム１０のようなコ
ンピュータシステムの種々の要素を記載しているパーソ
ナルコンピュータシステムのブロック図が示される。Ｃ
ＰＵ３２は、プレイナに接続される。何れかの適切なマ
イクロプロセッサは、ＣＰＵ３２として使用可能である
が、１つの好適なマイクロプロセッサは、インテルから
販売される８０３８６である。ＣＰＵ３２は、高速ＣＰ
Ｕ局所バス３４により、バスインタフェースコントロー
ラ３５、単一インラインメモリモジュール（ＳＩＭＭ
ｓ）としてここに示される揮発性ランダムアクセスメモ
リ（ＲＡＭ）３６、及びＣＰＵ３２に対する基本的な入
力／出力動作のための命令を記憶するＢＩＯＳ ＲＯＭ
３８に接続される。ＢＩＯＳＲＯＭ３８は、Ｉ／Ｏ装置
とＣＰＵ３２の動作システム間のインタフェースに使用
されるＢＩＯＳを含む。ＲＯＭ３８に記憶された命令
は、ＢＩＯＳの実行時間を減少させるためにＲＡＭ３６
に複写可能とされる。
ーソナルコンピュータシステム１０の一般的な動作の概
略を見直すことには意味がある。図３には、プレイナ２
０上にマウントされた要素、Ｉ／Ｏスロットへのプレイ
ナの接続、パーソナルコンピュータシステムの他のハー
ドウェアを含むこの発明によるシステム１０のようなコ
ンピュータシステムの種々の要素を記載しているパーソ
ナルコンピュータシステムのブロック図が示される。Ｃ
ＰＵ３２は、プレイナに接続される。何れかの適切なマ
イクロプロセッサは、ＣＰＵ３２として使用可能である
が、１つの好適なマイクロプロセッサは、インテルから
販売される８０３８６である。ＣＰＵ３２は、高速ＣＰ
Ｕ局所バス３４により、バスインタフェースコントロー
ラ３５、単一インラインメモリモジュール（ＳＩＭＭ
ｓ）としてここに示される揮発性ランダムアクセスメモ
リ（ＲＡＭ）３６、及びＣＰＵ３２に対する基本的な入
力／出力動作のための命令を記憶するＢＩＯＳ ＲＯＭ
３８に接続される。ＢＩＯＳＲＯＭ３８は、Ｉ／Ｏ装置
とＣＰＵ３２の動作システム間のインタフェースに使用
されるＢＩＯＳを含む。ＲＯＭ３８に記憶された命令
は、ＢＩＯＳの実行時間を減少させるためにＲＡＭ３６
に複写可能とされる。
【００１１】この発明は、図３のシステムブロック図に
特に関連して以下に示され、この発明による装置及び方
法は、プレイナ基板の他のハードウェア構造と共に使用
されることも考えられることが以下の記載の最初に理解
されよう。例えば、システムプロセッサは、インテルの
８０４８６マイクロプロセッサである。
特に関連して以下に示され、この発明による装置及び方
法は、プレイナ基板の他のハードウェア構造と共に使用
されることも考えられることが以下の記載の最初に理解
されよう。例えば、システムプロセッサは、インテルの
８０４８６マイクロプロセッサである。
【００１２】図３に戻って、ＣＰＵ局所バス３４（デー
タ、アドレス及び制御要素からなる）は、また、数値ま
たは数理コプロセッサ３９及びスモールコンピュータシ
ステムインタフェース（ＳＣＳＩ）コントローラ４０を
ＣＰＵ３２に結合する。コンピュータの設計及びオペレ
ーションの技術分野における当業者に知られているよう
に、ＳＣＳＩコントローラ４０は、リードオンリーメモ
リ（ＲＯＭ）４１、ＲＡＭ４２並びに図の右側に示され
るＩ／Ｏ接続により容易とされるような種々のタイプの
好適な外部装置に接続または接続可能とされる。ＳＣＳ
Ｉコントローラ４０は、固定または取り外し可能媒体電
磁記憶装置（ハード及びフロッピディスクドライブとし
て知られる）、電気光学、テープ及び他の記憶装置のよ
うな制御記憶メモリ装置の記憶コントローラとして機能
する。
タ、アドレス及び制御要素からなる）は、また、数値ま
たは数理コプロセッサ３９及びスモールコンピュータシ
ステムインタフェース（ＳＣＳＩ）コントローラ４０を
ＣＰＵ３２に結合する。コンピュータの設計及びオペレ
ーションの技術分野における当業者に知られているよう
に、ＳＣＳＩコントローラ４０は、リードオンリーメモ
リ（ＲＯＭ）４１、ＲＡＭ４２並びに図の右側に示され
るＩ／Ｏ接続により容易とされるような種々のタイプの
好適な外部装置に接続または接続可能とされる。ＳＣＳ
Ｉコントローラ４０は、固定または取り外し可能媒体電
磁記憶装置（ハード及びフロッピディスクドライブとし
て知られる）、電気光学、テープ及び他の記憶装置のよ
うな制御記憶メモリ装置の記憶コントローラとして機能
する。
【００１３】バスインタフェースコントローラ（ＢＩ
Ｃ）３５は、ＣＰＵ局所バス３４とＩ／Ｏバス４４を結
合させ、機能のうちのプロトコルトランスレータ、メモ
リコントローラ及びＤＭＡコントローラ等として機能す
る。バス４４の手段により、ＢＩＣ３５は、Ｉ／Ｏ装置
やメモリ（図示せず）にさらに接続されるマイクロチャ
ネルアダプタカード４５を収納するための複数のＩ／Ｏ
スロットを有するマイクロチャネルバスのような任意選
択機能バスに結合される。Ｉ／Ｏバス４４は、アドレ
ス、データ及び制御要素を含む。Ｉ／Ｏバス４４は、マ
イクロチャネル仕様以外のバス仕様の構成とされる。
Ｃ）３５は、ＣＰＵ局所バス３４とＩ／Ｏバス４４を結
合させ、機能のうちのプロトコルトランスレータ、メモ
リコントローラ及びＤＭＡコントローラ等として機能す
る。バス４４の手段により、ＢＩＣ３５は、Ｉ／Ｏ装置
やメモリ（図示せず）にさらに接続されるマイクロチャ
ネルアダプタカード４５を収納するための複数のＩ／Ｏ
スロットを有するマイクロチャネルバスのような任意選
択機能バスに結合される。Ｉ／Ｏバス４４は、アドレ
ス、データ及び制御要素を含む。Ｉ／Ｏバス４４は、マ
イクロチャネル仕様以外のバス仕様の構成とされる。
【００１４】Ｉ／Ｏバス４４には、キャラクタベース情
報（４８で示される）を記憶するための、また、グラフ
ィックまたはイメージベース情報（４９で示される）を
記憶するためのビデオＲＡＭ（ＶＲＡＭ）に付随される
映像信号プロセッサ４６のような種々のＩ／Ｏ要素が結
合される。プロセッサ４６と交換される映像信号は、デ
ィジタル−アナログコンバータ（ＤＡＣ）５０を介して
モニタや他の表示装置に供給される。自然画入力／出力
としてここに参照されるものと直接的にＶＳＰ４６を結
合するための準備がされ、それは、映像記録器／再生
器、カメラ等の形態をとる。Ｉ／Ｏバス４４は、また、
ディジタルシグナルプロセッサ（ＤＳＰ）５１に結合さ
れる。ＤＳＰ５１は、ＤＳＰ５１及びこのような処理に
含まれるデータによる信号処理のためのソフトウェア命
令を記憶することが可能な付随する命令ＲＡＭ５２及び
データＲＡＭ５４を有する。ＤＳＰ５１は、オーディオ
コントローラ５５の装備によるオーディオ入力及び出力
のプロセシングと、アナログインタフェースコントロー
ラ５６の装備による他の信号の処理を提供する。最後
に、入力及び出力がフロッピディスクドライブ、プリン
タまたはプロッタ１４、キーボード１２、マウスまたは
ポインティングデバイス（図示せず）を含む従来の周辺
装置と交換されることにより、また、シリアルポート手
段により、Ｉ／Ｏバス４４は、電気的消去／プログラム
可能リードオンリメモリ（ＥＥＰＲＯＭ）５９に付随す
るＩ／Ｏコントローラ５８に結合される。
報（４８で示される）を記憶するための、また、グラフ
ィックまたはイメージベース情報（４９で示される）を
記憶するためのビデオＲＡＭ（ＶＲＡＭ）に付随される
映像信号プロセッサ４６のような種々のＩ／Ｏ要素が結
合される。プロセッサ４６と交換される映像信号は、デ
ィジタル−アナログコンバータ（ＤＡＣ）５０を介して
モニタや他の表示装置に供給される。自然画入力／出力
としてここに参照されるものと直接的にＶＳＰ４６を結
合するための準備がされ、それは、映像記録器／再生
器、カメラ等の形態をとる。Ｉ／Ｏバス４４は、また、
ディジタルシグナルプロセッサ（ＤＳＰ）５１に結合さ
れる。ＤＳＰ５１は、ＤＳＰ５１及びこのような処理に
含まれるデータによる信号処理のためのソフトウェア命
令を記憶することが可能な付随する命令ＲＡＭ５２及び
データＲＡＭ５４を有する。ＤＳＰ５１は、オーディオ
コントローラ５５の装備によるオーディオ入力及び出力
のプロセシングと、アナログインタフェースコントロー
ラ５６の装備による他の信号の処理を提供する。最後
に、入力及び出力がフロッピディスクドライブ、プリン
タまたはプロッタ１４、キーボード１２、マウスまたは
ポインティングデバイス（図示せず）を含む従来の周辺
装置と交換されることにより、また、シリアルポート手
段により、Ｉ／Ｏバス４４は、電気的消去／プログラム
可能リードオンリメモリ（ＥＥＰＲＯＭ）５９に付随す
るＩ／Ｏコントローラ５８に結合される。
【００１５】パーソナルコンピュータ１０に与えられた
機能説明のより詳細に戻る前に、マルチプルマスタまた
はバスマスタとして知られるパーソナルコンピュータに
よるサポートを最初に考慮することが適切である。ここ
に使用されるように、「マスタ」は、バスに関する制
御、並びにバス上のドライブアドレス、データ及び制御
信号を得るために設計されたプロセッサまたは回路であ
る。このような機能を有することにより、マスタ装置
は、システムメモリ及び他の装置間で情報を転送するこ
とが可能になる。
機能説明のより詳細に戻る前に、マルチプルマスタまた
はバスマスタとして知られるパーソナルコンピュータに
よるサポートを最初に考慮することが適切である。ここ
に使用されるように、「マスタ」は、バスに関する制
御、並びにバス上のドライブアドレス、データ及び制御
信号を得るために設計されたプロセッサまたは回路であ
る。このような機能を有することにより、マスタ装置
は、システムメモリ及び他の装置間で情報を転送するこ
とが可能になる。
【００１６】マスタを３つのタイプに分類することが提
案されている。つまり、システムマスタ（通常はＣＰ
Ｕ）、ＤＭＡコントローラ及びバスマスタである。シス
テムマスタは、システム構成を制御及び処理する。通
常、システムには省略マスタがある。省略マスタは、他
のマスタがバスを必要としない時にそれを所有する。Ｄ
ＭＡマスタは、ＤＭＡスレーブ及びメモリスレーブ間で
のデータを転送し、バスを調停せずにアービタであるＤ
ＭＡスレーブにサービスする特殊なタイプのマスタであ
る。ここに使用されるように、バスマスタは、バスの使
用を調停し、Ｉ／Ｏスレーブまたはメモリスレーブに情
報を転送することをサポートする。
案されている。つまり、システムマスタ（通常はＣＰ
Ｕ）、ＤＭＡコントローラ及びバスマスタである。シス
テムマスタは、システム構成を制御及び処理する。通
常、システムには省略マスタがある。省略マスタは、他
のマスタがバスを必要としない時にそれを所有する。Ｄ
ＭＡマスタは、ＤＭＡスレーブ及びメモリスレーブ間で
のデータを転送し、バスを調停せずにアービタであるＤ
ＭＡスレーブにサービスする特殊なタイプのマスタであ
る。ここに使用されるように、バスマスタは、バスの使
用を調停し、Ｉ／Ｏスレーブまたはメモリスレーブに情
報を転送することをサポートする。
【００１７】バスマスタは、必ずしもプロセッサを必要
としないので、何をもって装置を「バスマスタ」とする
かは紛らわしいおそれがある。また、他のバスマスタに
よりアクセスされる時に、バスマスタは、スレーブとし
て応答するために要求される。バスマスタは、調停を介
してバスの制御を得る能力及び規定されたバスサイクル
の実行の制御により区別される。一般的に、３種類のバ
スマスタがある。すなわち、全機能、特定機能コントロ
ーラ及びプログラム可能特定機能コントローラである。
これらの基本的な差異は、柔軟性、機能性及びコストで
ある。全機能バスマスタは、最も柔軟性及び機能性を有
すると共にコストが高い。典型的に、全機能バスマスタ
は、それ自体のプログラム可能ＣＰＵを有し、オペレー
ティングシステムソフトウェアを含む全てのシステム資
源を制御することができる。特定機能コントローラは、
最も柔軟性及び機能性に欠け、コストもかからない。典
型的に、特定機能コントローラは、特定機能を実行する
ためのＣＰＵではなくてロジック回路を使用し、他のマ
スタからの支援を殆どまたは全く必要としない。プログ
ラム可能特定機能コントローラは、他の２つの間の領域
に存在する。特定機能及びプログラム可能特定機能コン
トローラ間の基本的な差異は、機能性及び／またはバス
マスタの実行特性を変更するための能力である。このよ
うな変更は、プロセシングユニットの使用またはセット
可能なレジスタによって達成可能である。
としないので、何をもって装置を「バスマスタ」とする
かは紛らわしいおそれがある。また、他のバスマスタに
よりアクセスされる時に、バスマスタは、スレーブとし
て応答するために要求される。バスマスタは、調停を介
してバスの制御を得る能力及び規定されたバスサイクル
の実行の制御により区別される。一般的に、３種類のバ
スマスタがある。すなわち、全機能、特定機能コントロ
ーラ及びプログラム可能特定機能コントローラである。
これらの基本的な差異は、柔軟性、機能性及びコストで
ある。全機能バスマスタは、最も柔軟性及び機能性を有
すると共にコストが高い。典型的に、全機能バスマスタ
は、それ自体のプログラム可能ＣＰＵを有し、オペレー
ティングシステムソフトウェアを含む全てのシステム資
源を制御することができる。特定機能コントローラは、
最も柔軟性及び機能性に欠け、コストもかからない。典
型的に、特定機能コントローラは、特定機能を実行する
ためのＣＰＵではなくてロジック回路を使用し、他のマ
スタからの支援を殆どまたは全く必要としない。プログ
ラム可能特定機能コントローラは、他の２つの間の領域
に存在する。特定機能及びプログラム可能特定機能コン
トローラ間の基本的な差異は、機能性及び／またはバス
マスタの実行特性を変更するための能力である。このよ
うな変更は、プロセシングユニットの使用またはセット
可能なレジスタによって達成可能である。
【００１８】ここに与えられる定義では、ＣＰＵ３２、
ＭＣＰＵ３９及びＳＣＳＩコントローラ４０は、局所バ
ス３４に対して、または局所バス３４上に直接的に結合
されたマスタとして全て機能する。一方、マイクロチャ
ネルスロットにマウントされたＩ／Ｏコントローラ５
８、ＤＳＰ５１、ＶＳＰ４６及びアクセサリボード４５
がＩ／Ｏバス４４に対して、または、Ｉ／Ｏバス４４上
に直接的に結合されたマスタとして全て機能する。
ＭＣＰＵ３９及びＳＣＳＩコントローラ４０は、局所バ
ス３４に対して、または局所バス３４上に直接的に結合
されたマスタとして全て機能する。一方、マイクロチャ
ネルスロットにマウントされたＩ／Ｏコントローラ５
８、ＤＳＰ５１、ＶＳＰ４６及びアクセサリボード４５
がＩ／Ｏバス４４に対して、または、Ｉ／Ｏバス４４上
に直接的に結合されたマスタとして全て機能する。
【００１９】この発明によれば、Ｘ８６ＲＥＳＥＴまた
はＣＰＵ ＲＥＳＥＴ信号としてここに知られている信
号は、ＲＥＳＥＴまたはＨＯＴＲＥＳＥＴに対応してＢ
ＩＣ３５により生成され、また、ＢＩＣ３５が局所プロ
セッサバス３４及びＩ／Ｏバス４４の制御を得た後のみ
に生成される。バスインタフェースコントローラ３５
は、ＣＰＵマイクロプロセッサ３２のリセットを開始す
るためのリセット信号の受信を認識し、また、そのよう
なアクセスを潜在的に要求する何れかの装置により局所
プロセッサバス３４及びＩ／Ｏバス４４に対するアクセ
スをバスインタフェースコントローラが禁止するまで、
マイクロプロセッサへのＲＥＳＥＴ信号の引き渡しを遅
延する。ＢＩＣ３５は、バス（ＡＲＢＵＳ０，１，２，
３；ＰＲＥＰＥＭＰＴ＃；及びＢＵＲＳＴ＃）の或る信
号の交換によって、Ｉ／Ｏバス４４のための中央調停制
御ポイント（ＣＡＣＰ）として機能し、また、局所プロ
セッサバス３４（ＡＲＢＵＳ０，１，２，３；ＰＲＥＥ
ＭＰＴ＃；ＢＵＲＳＴ＃；ＢＲＱ１＃からＢＲＱｎ＃；
ＢＧＴ１＃からＢＧＴｎ＃；ＣＡＣＰ ＨＯＬＤ；ＣＡ
ＣＰ ＨＬＤＡ；ＣＰＵ ＨＯＬＤ；及びＣＰＵ ＨＬ
ＤＡ）に直接的に結合されたＣＡＣＰ、Ｉ／Ｏバス４４
及びマスタでの或る信号の交換によって、局所バス調停
制御ポイント（ＬＢＡＣＰ）として機能する。これらの
信号のうちの或るものが図４及び図５に示され、そこで
は、この発明によるパーソナルコンピュータ１０のため
の一例である動作シーケンスが示される。図４及び図５
の各図において、時間の通過は、ラインＣＬＫ２上のク
ロックサイクルにより示される。
はＣＰＵ ＲＥＳＥＴ信号としてここに知られている信
号は、ＲＥＳＥＴまたはＨＯＴＲＥＳＥＴに対応してＢ
ＩＣ３５により生成され、また、ＢＩＣ３５が局所プロ
セッサバス３４及びＩ／Ｏバス４４の制御を得た後のみ
に生成される。バスインタフェースコントローラ３５
は、ＣＰＵマイクロプロセッサ３２のリセットを開始す
るためのリセット信号の受信を認識し、また、そのよう
なアクセスを潜在的に要求する何れかの装置により局所
プロセッサバス３４及びＩ／Ｏバス４４に対するアクセ
スをバスインタフェースコントローラが禁止するまで、
マイクロプロセッサへのＲＥＳＥＴ信号の引き渡しを遅
延する。ＢＩＣ３５は、バス（ＡＲＢＵＳ０，１，２，
３；ＰＲＥＰＥＭＰＴ＃；及びＢＵＲＳＴ＃）の或る信
号の交換によって、Ｉ／Ｏバス４４のための中央調停制
御ポイント（ＣＡＣＰ）として機能し、また、局所プロ
セッサバス３４（ＡＲＢＵＳ０，１，２，３；ＰＲＥＥ
ＭＰＴ＃；ＢＵＲＳＴ＃；ＢＲＱ１＃からＢＲＱｎ＃；
ＢＧＴ１＃からＢＧＴｎ＃；ＣＡＣＰ ＨＯＬＤ；ＣＡ
ＣＰ ＨＬＤＡ；ＣＰＵ ＨＯＬＤ；及びＣＰＵ ＨＬ
ＤＡ）に直接的に結合されたＣＡＣＰ、Ｉ／Ｏバス４４
及びマスタでの或る信号の交換によって、局所バス調停
制御ポイント（ＬＢＡＣＰ）として機能する。これらの
信号のうちの或るものが図４及び図５に示され、そこで
は、この発明によるパーソナルコンピュータ１０のため
の一例である動作シーケンスが示される。図４及び図５
の各図において、時間の通過は、ラインＣＬＫ２上のク
ロックサイクルにより示される。
【００２０】図４のシーケンスにおいて、省略マスタが
Ｉ／Ｏバス４４を制御する間に、ＨＯＴＲＥＳＥＴが要
求される（１に示される第１の位置）と共にペンディン
グされる。その場合、ＢＩＣ３５は、（２）に示される
第２の位置でＣＰＵ ＨＯＬＤ信号をアクティブにす
る。プロセッサは、その後、第３の位置（３）でアクノ
リッジ信号ＣＰＵ ＨＬＤＡの発行によりバスを手放
し、ペンディングＲＥＳＥＴ要求をサービスするために
ＢＩＣ３５を準備する。ＣＰＵ ＲＥＳＥＴは、ＢＩＣ
３５によりアクティブとされ、リセットの手順は、ＣＬ
Ｋ２（第４及び第５の位置である４及び５間に示され
る）の４０サイクルの間でアクティブとされる。リセッ
トの手順が完了する時に、バスマスタ要求がペンディン
グでないならば、システムは初期状態に達し、ＢＩＣ３
５は、ＣＰＵ ＨＯＬＤをインアクティブにする。
Ｉ／Ｏバス４４を制御する間に、ＨＯＴＲＥＳＥＴが要
求される（１に示される第１の位置）と共にペンディン
グされる。その場合、ＢＩＣ３５は、（２）に示される
第２の位置でＣＰＵ ＨＯＬＤ信号をアクティブにす
る。プロセッサは、その後、第３の位置（３）でアクノ
リッジ信号ＣＰＵ ＨＬＤＡの発行によりバスを手放
し、ペンディングＲＥＳＥＴ要求をサービスするために
ＢＩＣ３５を準備する。ＣＰＵ ＲＥＳＥＴは、ＢＩＣ
３５によりアクティブとされ、リセットの手順は、ＣＬ
Ｋ２（第４及び第５の位置である４及び５間に示され
る）の４０サイクルの間でアクティブとされる。リセッ
トの手順が完了する時に、バスマスタ要求がペンディン
グでないならば、システムは初期状態に達し、ＢＩＣ３
５は、ＣＰＵ ＨＯＬＤをインアクティブにする。
【００２１】図５のシーケンスは、調停サイクル間のＨ
ＯＴＲＥＳＥＴ信号の受信を示す。第１の位置（１）で
示されるように、ＡＲＢ／ＧＮＴ＃がハイまたはアクテ
ィブの間に、ＨＯＴＲＥＳＥＴは、システムにより要求
される。ＣＰＵ ＨＯＬＤは、その後、第２の位置（２）
でアクティブとされ、プロセッサは、その後、第３の位
置（３）でバスを手放す。ＣＰＵ ＲＥＳＥＴは、それ
から、ＣＬＫ２（第４及び第５の位置である４及び５
間）の４０サイクルでＢＩＣ３５によりアクティブとさ
れる。内部の初期化後に、プロセッサは、第６の位置
（６）でホールド状態となる。その後、バスに入力／出
力マスタ要求を与えるために、第７の位置（７）におい
て、ＢＩＣ３５のＣＡＣＰ機能はフリーとされる。
ＯＴＲＥＳＥＴ信号の受信を示す。第１の位置（１）で
示されるように、ＡＲＢ／ＧＮＴ＃がハイまたはアクテ
ィブの間に、ＨＯＴＲＥＳＥＴは、システムにより要求
される。ＣＰＵ ＨＯＬＤは、その後、第２の位置（２）
でアクティブとされ、プロセッサは、その後、第３の位
置（３）でバスを手放す。ＣＰＵ ＲＥＳＥＴは、それ
から、ＣＬＫ２（第４及び第５の位置である４及び５
間）の４０サイクルでＢＩＣ３５によりアクティブとさ
れる。内部の初期化後に、プロセッサは、第６の位置
（６）でホールド状態となる。その後、バスに入力／出
力マスタ要求を与えるために、第７の位置（７）におい
て、ＢＩＣ３５のＣＡＣＰ機能はフリーとされる。
【００２２】
【発明の効果】本願発明により、通常のプロセシングを
中断させる可能性のあるようなＲＥＳＥＴ信号が受信さ
れようとも、順序的なプロセシングを継続できる。
中断させる可能性のあるようなＲＥＳＥＴ信号が受信さ
れようとも、順序的なプロセシングを継続できる。
【図１】この発明を具体化するパーソナルコンピュータ
の斜視図である。
の斜視図である。
【図２】シャーシ、カバー及びプレイナ板を含むと共に
これらの要素間の特定の関係を示す図１のパーソナルコ
ンピュータの特定要素の分解斜視図である。
これらの要素間の特定の関係を示す図１のパーソナルコ
ンピュータの特定要素の分解斜視図である。
【図３】図１及び図２のパーソナルコンピュータの特定
要素の略図である。
要素の略図である。
【図４】この発明によるリセット信号が発生される時
の、図３のパーソナルコンピュタを示すタイミングチャ
ートである。
の、図３のパーソナルコンピュタを示すタイミングチャ
ートである。
【図５】この発明によるリセット信号が発生される時
の、図３のパーソナルコンピュタを示すタイミングチャ
ートである。
の、図３のパーソナルコンピュタを示すタイミングチャ
ートである。
３４ 高速ＣＰＵ局所バス ３５ バスインタフェースコントローラ ４４ Ｉ／Ｏバス ５８ Ｉ／Ｏコントローラ
フロントページの続き (72)発明者 ルイス・アントニオ・ヘルナンデス アメリカ合衆国、フロリダ州ボカラトン、 ピーオーボツクス 2103 (72)発明者 エリツク・マテイセン アメリカ合衆国、フロリダ州ボカラトン、 ノースウエスト セブンスストリート 800 (72)発明者 デニス・リー・ミユラー アメリカ合衆国、フロリダ州デルレイビー チ、サウスリツジロード 2531 (72)発明者 ジヨナサン・ヘンリー・レイモンド アメリカ合衆国、ヴアーモント州エセツク スジヤンクシヨン、ピーオーボツクス 5394 (72)発明者 エスマイル・タシヤコリ アメリカ合衆国、フロリダ州デルレイビー チ、サウスウエスト トウエンテイセカン ドアヴエニユー 2935 ナンバー102
Claims (6)
- 【請求項１】 高速局所プロセッサデータバスと、 入力／出力データバスと、 上記局所プロセッサデータバスに直接的に結合されたリ
セット可能なマイクロプロセッサと、 上記局所プロセッサデータバス及び上記入力／出力デー
タバス間の通信を提供するために、上記局所プロセッサ
データバス及び上記入力／出力データバスに直接的に結
合されたバスインタフェースコントローラとからなり、 上記バスインタフェースコントローラは、上記局所プロ
セッサデータバスに対するアクセスのために、上記リセ
ット可能なマイクロプロセッサと、上記局所プロセッサ
データバスに直接的に結合された他のマスタ装置との間
の調停を提供すると共に、上記入力／出力データバスに
対するアクセスのために、上記局所プロセッサデータバ
スと、上記入力／出力データバスに直接的に結合された
装置との間の調停を提供し、さらに、上記バスインタフ
ェースコントローラが装置の何れか及び上記マイクロプ
ロセッサによって上記局所プロセッサデータバス及び上
記入力／出力データバスに対するアクセスを禁止するま
で、上記インタフェースコントローラは、上記マイクロ
プロセッサのリセットを開始するためのリセット信号の
受信を認識し、上記マイクロプロセッサに対するリセッ
ト信号の引き渡しを遅延させることを特徴とするパーソ
ナルコンピュータシステム。 - 【請求項２】 上記バスインタフェースコントローラ
は、上記入力／出力データバス及び上記局所プロセッサ
データバスの制御を獲得することにより、リセット信号
の受信に応答するようになされた請求項１記載のパーソ
ナルコンピュータシステム。 - 【請求項３】 高速データバスと、 入力／出力データバスと、 上記高速データバスに結合されたリセット可能なマイク
ロプロセッサと、 データの揮発的記憶のための上記高速データバスに結合
された揮発性メモリと、 データの不揮発的記憶のための記憶メモリ装置と、 上記高速データバスと、上記記憶メモリ装置との通信を
規定するために、上記記憶メモリ装置に結合された記憶
装置コントローラと、 上記高速データバスと上記高速データバス及び上記入力
／出力データバスとの間の通信を提供するために、上記
入力／出力データバスに結合されたバスインタフェース
コントローラとからなり、 上記バスインタフェースコントローラは、上記高速デー
タバスにアクセスするために、上記リセット可能なマイ
クロプロセッサと、上記記憶装置コントローラとの間の
調停を提供すると共に、上記入力／出力データバスに対
するアクセスのために、上記高速データバスと、上記入
力／出力データバスに直接的に結合された装置との間の
調停を提供し、さらに、上記バスインタフェースコント
ローラは、装置の何れか、上記マイクロプロセッサ及び
上記記憶装置コントローラによって、上記高速データバ
ス及び上記入力／出力バスにアクセスすることを禁止す
るまで、上記バスインタフェースコントローラは、上記
マイクロプロセッサのリセットを開始するためのリセッ
ト信号の受信を認識し、上記マイクロプロセッサに対す
るリセット信号の引き渡しを遅延させることを特徴とす
るパーソナルコンピュータシステム。 - 【請求項４】 上記バスインタフェースコントローラ
は、上記入力／出力バス及び上記高速データバスの制御
を獲得することにより、リセット信号の受信に応答する
ようになされた請求項３記載のパーソナルコンピュータ
システム。 - 【請求項５】 高速データバスと、 上記高速データバスに直接的に結合されたマイクロプロ
セッサと、 上記高速データバスに直接的に結合された数値コプロセ
ッサと、 データの揮発的記憶のために、上記高速データバスに直
接的に結合された揮発性メモリと、 データの不揮発的記憶のための記憶メモリ装置と、 上記高速データバスと上記記憶メモリ装置に直接的に結
合され、上記記憶メモリ装置との通信を規定するための
記憶装置コントローラと、 入力／出力データバスと、 上記入力／出力データバスに直接的に結合された入力／
出力コントローラと、 上記入力／出力データバスに直接的に結合されたディジ
タル信号プロセッサと、 上記入力／出力データバスに直接的に結合された映像信
号プロセッサと、 上記高速データバスと、上記高速データバス及び上記入
力／出力データバス間の通信を提供するために、上記入
力／出力データバスとに結合されたバスインタフェース
コントローラとからなり、 上記バスインタフェースコントローラは、上記高速デー
タバスに対するアクセスのために、上記マイクロプロセ
ッサと、上記数値コプロセッサと、上記高速データバス
に直接的に結合された上記記憶装置コントローラとの間
を調停を提供すると共に、上記入力／出力データバスに
対するアクセスのために、上記入力／出力データバス
と、上記高速データバスとに直接的に結合された、上記
入力／出力コントローラ、上記ディジタル信号プロセッ
サ及び上記映像信号プロセッサとの間の調停を提供し、
さらに、上記バスインタフェースコントローラが上記マ
イクロプロセッサ、上記数値コプロセッサ、上記記憶装
置コントローラ、上記入力／出力コントローラ、上記デ
ィジタル信号プロセッサ及び上記映像信号プロセッサの
いずれかによって、上記局所プロセッサバス及び上記入
力／出力バスに対するアクセスを禁止するまで、上記バ
スインタフェースコントローラは、上記マイクロプロセ
ッサのリセットを開始するためのリセット信号の受信を
認識すると共に、上記マイクロプロセッサに対するリセ
ット信号の引き渡しを遅延させることを特徴とするパー
ソナルコンピュータシステム。 - 【請求項６】 上記バスインタフェースコントローラ
は、上記入力／出力バス及び上記高速データバスの制御
を獲得することにより、リセット信号の受信に応答する
ような請求項５記載のパーソナルコンピュータシステ
ム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US70649091A | 1991-05-28 | 1991-05-28 | |
| US706490 | 1991-05-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05134784A true JPH05134784A (ja) | 1993-06-01 |
| JPH0752379B2 JPH0752379B2 (ja) | 1995-06-05 |
Family
ID=24837825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4076515A Expired - Lifetime JPH0752379B2 (ja) | 1991-05-28 | 1992-03-31 | パーソナルコンピュータシステム |
Country Status (18)
| Country | Link |
|---|---|
| US (1) | US5630078A (ja) |
| EP (1) | EP0518502B1 (ja) |
| JP (1) | JPH0752379B2 (ja) |
| KR (1) | KR950005214B1 (ja) |
| CN (1) | CN1030944C (ja) |
| AT (1) | ATE182697T1 (ja) |
| AU (1) | AU661842B2 (ja) |
| BR (1) | BR9201917A (ja) |
| CA (1) | CA2064163C (ja) |
| DE (1) | DE69229656T2 (ja) |
| EC (1) | ECSP920837A (ja) |
| FI (1) | FI922349A (ja) |
| MX (1) | MX9202495A (ja) |
| MY (1) | MY110949A (ja) |
| NO (1) | NO922090L (ja) |
| SG (1) | SG43727A1 (ja) |
| TW (1) | TW234178B (ja) |
| UY (1) | UY23414A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6219754B1 (en) | 1995-06-07 | 2001-04-17 | Advanced Micro Devices Inc. | Processor with decompressed video bus |
| US7562265B2 (en) * | 2004-03-23 | 2009-07-14 | International Business Machines Corporation | Method, apparatus and program storage device for providing self-quiesced logic to handle an error recovery instruction |
| KR100731208B1 (ko) | 2004-12-24 | 2007-06-20 | 한국항공우주연구원 | 로컬 버스를 이용한 통신 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0289154A (ja) * | 1988-09-26 | 1990-03-29 | Toshiba Corp | 情報処理システム |
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| US5007014A (en) * | 1984-01-11 | 1991-04-09 | Sharp Kabushiki Kaisha | Reset circuit for electronic apparatus |
| JPS62106524A (ja) * | 1985-11-01 | 1987-05-18 | Clarion Co Ltd | 車載用の機器のマイクロコンピユ−タリセツト回路 |
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-
1991
- 1991-06-10 TW TW080104569A patent/TW234178B/zh active
-
1992
- 1992-03-26 CA CA002064163A patent/CA2064163C/en not_active Expired - Fee Related
- 1992-03-31 JP JP4076515A patent/JPH0752379B2/ja not_active Expired - Lifetime
- 1992-04-28 KR KR1019920007144A patent/KR950005214B1/ko not_active IP Right Cessation
- 1992-04-28 CN CN92103103A patent/CN1030944C/zh not_active Expired - Fee Related
- 1992-04-28 AU AU15196/92A patent/AU661842B2/en not_active Ceased
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- 1992-05-19 EP EP92304506A patent/EP0518502B1/en not_active Expired - Lifetime
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- 1992-05-19 SG SG1996000244A patent/SG43727A1/en unknown
- 1992-05-19 UY UY23414A patent/UY23414A1/es unknown
- 1992-05-21 BR BR929201917A patent/BR9201917A/pt not_active Application Discontinuation
- 1992-05-22 FI FI922349A patent/FI922349A/fi unknown
- 1992-05-26 NO NO92922090A patent/NO922090L/no unknown
- 1992-05-27 MX MX9202495A patent/MX9202495A/es not_active IP Right Cessation
- 1992-05-27 EC EC1992000837A patent/ECSP920837A/es unknown
-
1994
- 1994-06-20 US US08/262,397 patent/US5630078A/en not_active Expired - Fee Related
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|---|---|---|---|---|
| JPH0289154A (ja) * | 1988-09-26 | 1990-03-29 | Toshiba Corp | 情報処理システム |
Also Published As
| Publication number | Publication date |
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| CN1067125A (zh) | 1992-12-16 |
| FI922349A (fi) | 1992-11-29 |
| SG43727A1 (en) | 1997-11-14 |
| MX9202495A (es) | 1992-11-01 |
| JPH0752379B2 (ja) | 1995-06-05 |
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