JPH0513364A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPH0513364A JPH0513364A JP16455691A JP16455691A JPH0513364A JP H0513364 A JPH0513364 A JP H0513364A JP 16455691 A JP16455691 A JP 16455691A JP 16455691 A JP16455691 A JP 16455691A JP H0513364 A JPH0513364 A JP H0513364A
- Authority
- JP
- Japan
- Prior art keywords
- film
- electrode wiring
- polysi
- underlying
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】 (修正有)
【目的】 半導体素子における電極配線部の形成に当た
って、下地のポリシリコンが反応してWSi2 になって
低抵抗の高融点金属電極配線が実現しにくいため下地の
ポリSiと反応しないW膜を形成し低抵抗の電極配線を
得る方法を提供する。 【構成】 IC基板21上に絶縁膜22を形成し、その
上に形成したポリシリコン23上にβ−W膜24を形成
し、その後その膜をアニールしてα−W膜25に変換す
るようにした。
って、下地のポリシリコンが反応してWSi2 になって
低抵抗の高融点金属電極配線が実現しにくいため下地の
ポリSiと反応しないW膜を形成し低抵抗の電極配線を
得る方法を提供する。 【構成】 IC基板21上に絶縁膜22を形成し、その
上に形成したポリシリコン23上にβ−W膜24を形成
し、その後その膜をアニールしてα−W膜25に変換す
るようにした。
Description
【0001】
【産業上の利用分野】本発明は、半導体素子の電極配線
部の形成に関するものである。
部の形成に関するものである。
【0002】
【従来の技術】半導体素子において電極配線構造は従来
図2に示すように形成されている。まず、図2(a)に
示すように、IC基板1上に絶縁膜2(例えばBPS
G)をCVD法で形成する。その後、PolySi(ポ
リシリコン)3をCVD法にて形成した後、WSix膜
4をスパッタ法にて形成する。そしてホトリソグラフィ
(以下ホトリソと省略)、エッチングによりパターニン
グした後、図2(b)のように、第2の層間絶縁膜5を
CVD法にて形成し、フローのためのアニールを行う。
図2に示すように形成されている。まず、図2(a)に
示すように、IC基板1上に絶縁膜2(例えばBPS
G)をCVD法で形成する。その後、PolySi(ポ
リシリコン)3をCVD法にて形成した後、WSix膜
4をスパッタ法にて形成する。そしてホトリソグラフィ
(以下ホトリソと省略)、エッチングによりパターニン
グした後、図2(b)のように、第2の層間絶縁膜5を
CVD法にて形成し、フローのためのアニールを行う。
【0003】これにより平坦化と上記PolySiとW
SixがWポリサイド膜3,4となる。その後所定の場
所にコンタクト孔6を開孔し、Al合金膜7で導通をと
る。しかしながら、半導体素子の高集積化に伴ない電極
配線の抵抗も大きく影響するようになってきているた
め、高融点金属を用いる技術が開発されている。
SixがWポリサイド膜3,4となる。その後所定の場
所にコンタクト孔6を開孔し、Al合金膜7で導通をと
る。しかしながら、半導体素子の高集積化に伴ない電極
配線の抵抗も大きく影響するようになってきているた
め、高融点金属を用いる技術が開発されている。
【0004】Wはその中でも最も有望な材料の1つであ
る。
る。
【0005】図3にその例を示す。IC基板11上に、
先程と同様に絶縁膜12を形成した後PolySi膜1
3を密着層として形成し、その上にW膜14をCVD法
もしくはスパッタ法で形成する。そして、ホトリソ、エ
ッチングを行う。
先程と同様に絶縁膜12を形成した後PolySi膜1
3を密着層として形成し、その上にW膜14をCVD法
もしくはスパッタ法で形成する。そして、ホトリソ、エ
ッチングを行う。
【0006】これによりWの電極配線が形成される。
【0007】
【発明が解決しようとする課題】しかしながら、以上述
べた方法を用いると密着層となるPolySiとWが後
工程の熱処理によって反応し、WSi2 となり電極配線
としての抵抗は上昇してしまい、W電極配線ではなくな
ってしまう。また、W単層で形成するとWは下地のSi
O2 と密着性が悪いためにハガレが生じ、電極配線形成
は困難であり、技術的に満足できるものは得られなかっ
た。
べた方法を用いると密着層となるPolySiとWが後
工程の熱処理によって反応し、WSi2 となり電極配線
としての抵抗は上昇してしまい、W電極配線ではなくな
ってしまう。また、W単層で形成するとWは下地のSi
O2 と密着性が悪いためにハガレが生じ、電極配線形成
は困難であり、技術的に満足できるものは得られなかっ
た。
【0008】この発明は以上述べた下地PolySiと
Wが反応してWSi2 になるため、抵抗の低い高融点金
属電極配線の形成が困難という問題点を除去するため、
下地PolySiと反応しないW膜を形成し、抵抗の低
い高融点金属配線を持つ半導体素子を提供することを目
的とする。
Wが反応してWSi2 になるため、抵抗の低い高融点金
属電極配線の形成が困難という問題点を除去するため、
下地PolySiと反応しないW膜を形成し、抵抗の低
い高融点金属配線を持つ半導体素子を提供することを目
的とする。
【0009】
【課題を解決するための手段】この発明は前述の目的達
成のため、半導体素子の電極配線形成において、Pol
ySi上にβ−W膜を形成し、後の熱処理によってα−
W膜に変えるようにしたものである。
成のため、半導体素子の電極配線形成において、Pol
ySi上にβ−W膜を形成し、後の熱処理によってα−
W膜に変えるようにしたものである。
【0010】
【作用】前述のように本発明では、下地Siと反応しに
くいβ−W膜を電極配線に使用し、アニールすることで
α−W膜にしたので、抵抗の高いWSi2 は形成されな
い。
くいβ−W膜を電極配線に使用し、アニールすることで
α−W膜にしたので、抵抗の高いWSi2 は形成されな
い。
【0011】
【実施例】図1に本発明の実施例の工程断面図を示す。
【0012】まず、図2の従来例と同様にIC基板21
上に絶縁膜22(例えばBPSG)をCVD法にて60
00Å形成する。その後密着層となるPolySi膜2
3をCVD法にて1000Å形成する。その後イオン注
入法によりリンを40KeV、1×101 6 ions/
cm2 打ち込む。
上に絶縁膜22(例えばBPSG)をCVD法にて60
00Å形成する。その後密着層となるPolySi膜2
3をCVD法にて1000Å形成する。その後イオン注
入法によりリンを40KeV、1×101 6 ions/
cm2 打ち込む。
【0013】その後β−W膜24をCVD法にて150
0Å形成する。β−W膜24の形成条件は、温度270
〜300℃, 圧力0.2〜0.3Torr, SiH4 /
WF6 流量比を1.0とする。(図1(a))そして、
ホトリソ、エッチングによって電極配線のパターニング
を行う。
0Å形成する。β−W膜24の形成条件は、温度270
〜300℃, 圧力0.2〜0.3Torr, SiH4 /
WF6 流量比を1.0とする。(図1(a))そして、
ホトリソ、エッチングによって電極配線のパターニング
を行う。
【0014】その後、N2 雰囲気中で900℃、30秒
のランプアニールを行い、β−W膜24をα−W膜25
に変える。β−Wは準安定相な膜であり、900℃程度
の熱処理で安定であるα−Wに結晶相が変わる。通常我
々がWと記しているものはα−Wである。α−Wに変る
ことにより、抵抗も低い高融点配線が得られる。また9
00℃の熱処理を行ってもβ−Wはα−Wに変わるだけ
であり、Wと下地PolySi膜23と反応してWSi
2 にはならない。(図1(b))WSi2 にはならない
理由として、β−WがO2 を吸蔵し易いことが挙げられ
る。ホトリソ工程などでβ−W膜が大気中にさらされる
と、β−Wは大気中のO2 を膜中に吸蔵する。吸蔵され
たO2 はアニール時にβ−Wとポリシリコンの界面にす
早く拡散し酸化物をつくる。この酸化物の存在により、
Wと下地PolySi膜との反応が妨げられていると考
えられる。
のランプアニールを行い、β−W膜24をα−W膜25
に変える。β−Wは準安定相な膜であり、900℃程度
の熱処理で安定であるα−Wに結晶相が変わる。通常我
々がWと記しているものはα−Wである。α−Wに変る
ことにより、抵抗も低い高融点配線が得られる。また9
00℃の熱処理を行ってもβ−Wはα−Wに変わるだけ
であり、Wと下地PolySi膜23と反応してWSi
2 にはならない。(図1(b))WSi2 にはならない
理由として、β−WがO2 を吸蔵し易いことが挙げられ
る。ホトリソ工程などでβ−W膜が大気中にさらされる
と、β−Wは大気中のO2 を膜中に吸蔵する。吸蔵され
たO2 はアニール時にβ−Wとポリシリコンの界面にす
早く拡散し酸化物をつくる。この酸化物の存在により、
Wと下地PolySi膜との反応が妨げられていると考
えられる。
【0015】
【発明の効果】以上詳細に説明したようにこの発明によ
れば、下地Siと反応しにくいβ−W膜を電極配線に使
用し、アニールすることでα−W膜にしたので、抵抗の
高いWSi2 は形成されず、抵抗の低い電極配線を持つ
半導体素子の実現が可能となる。
れば、下地Siと反応しにくいβ−W膜を電極配線に使
用し、アニールすることでα−W膜にしたので、抵抗の
高いWSi2 は形成されず、抵抗の低い電極配線を持つ
半導体素子の実現が可能となる。
【図面の簡単な説明】
【図1】本発明の実施例の工程断面図
【図2】従来例(その1)の工程断面図
【図3】従来例(その2)
21 IC基板 22 絶縁膜 23 PolySi膜 24 β−W膜 25 α−W膜
Claims (1)
- 【特許請求の範囲】 【請求項1】 (a)基板上に絶縁膜を形成する工程
と、 (b)前記絶縁膜上に多結晶シリコンを形成する工程
と、 (c)前記多結晶シリコン上にβ−W膜を形成する工程
と、 (d)前記β−W膜をアニールしてα−W膜に変換する
工程とを有することを特徴とする半導体素子の製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16455691A JPH0513364A (ja) | 1991-07-04 | 1991-07-04 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16455691A JPH0513364A (ja) | 1991-07-04 | 1991-07-04 | 半導体素子の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0513364A true JPH0513364A (ja) | 1993-01-22 |
Family
ID=15795410
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16455691A Pending JPH0513364A (ja) | 1991-07-04 | 1991-07-04 | 半導体素子の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0513364A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008132847A1 (ja) * | 2007-04-24 | 2008-11-06 | Panasonic Corporation | 圧電デバイスおよびその製造方法 |
JP2009253008A (ja) * | 2008-04-07 | 2009-10-29 | Panasonic Corp | 圧電デバイスの製造方法 |
-
1991
- 1991-07-04 JP JP16455691A patent/JPH0513364A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008132847A1 (ja) * | 2007-04-24 | 2008-11-06 | Panasonic Corporation | 圧電デバイスおよびその製造方法 |
US8044557B2 (en) | 2007-04-24 | 2011-10-25 | Panasonic Corporation | Piezoelectric device and its manufacturing method |
JP2009253008A (ja) * | 2008-04-07 | 2009-10-29 | Panasonic Corp | 圧電デバイスの製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4510670A (en) | Method for the manufacture of integrated MOS-field effect transistor circuits silicon gate technology having diffusion zones coated with silicide as low-impedance printed conductors | |
JPS6173370A (ja) | 半導体装置及びその製造方法 | |
JPH0736403B2 (ja) | 耐火金属の付着方法 | |
JPS62101049A (ja) | シリサイド層の形成方法 | |
JPH11145474A (ja) | 半導体装置のゲート電極形成方法 | |
JPH10284717A (ja) | 半導体デバイスの製造方法 | |
JPH06204170A (ja) | 半導体装置およびその製造方法 | |
JPH0513364A (ja) | 半導体素子の製造方法 | |
JPS6312152A (ja) | 半導体装置およびその製造方法 | |
JPS59200418A (ja) | 半導体装置の製造方法 | |
JPS63120419A (ja) | 半導体装置の製造方法 | |
JP2932484B2 (ja) | 高融点金属多層膜形成法 | |
JP3085745B2 (ja) | 半導体装置の製造方法 | |
KR20040001861A (ko) | 금속게이트전극 및 그 제조 방법 | |
JPH10214833A (ja) | 半導体装置用配線構造及びその製造方法 | |
JP3295108B2 (ja) | 半導体装置の製造方法 | |
JP3095452B2 (ja) | 半導体素子の製造方法 | |
JPH09148328A (ja) | 半導体装置の製造方法 | |
JPH041497B2 (ja) | ||
JPH05129226A (ja) | 半導体装置の製造方法 | |
JPH09129880A (ja) | 半導体装置のゲート電極の形成方法 | |
JPH05129227A (ja) | 半導体装置の製造方法 | |
JPH02130920A (ja) | 半導体装置の製造方法 | |
JPH05136398A (ja) | 半導体装置の製造方法 | |
JPH02114641A (ja) | 半導体装置の製造方法 |