JPH05130173A - Check signal monitor processing system - Google Patents

Abstract

PURPOSE:To monitor a check signal with less hardware quantity. CONSTITUTION:The combination of a 1st pattern signal and a 2nd pattern signal having the same signal length is used for a check signal or a check pattern signal comprising the repetition of the combination is used for the check signal and a sender side equipment sends a period signal representing a check pattern signal transmission period. Then a receiver is provided with a delay means delaying the transferred check pattern signal by the signal length and a detection means 21 receiving a check pattern signal delayed by the delay means 20 and a check pattern signal not delayed and detecting whether or not the input value is in the specified relation during the transfer of the period signal to discriminate the transfer state of the check signal according to the result of detection of the detection means 21.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、他の処理装置から転送
されてくる検査信号を監視するための検査信号監視処理
方式に関し、特に、転送されてくる検査信号を少ないハ
ードウェア量でもって監視できるようにする検査信号監
視処理方式に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a test signal monitoring processing system for monitoring a test signal transferred from another processing device, and more particularly to monitoring a transferred test signal with a small amount of hardware. The present invention relates to an inspection signal monitoring processing method that enables the inspection signal.

【０００２】データ処理装置内に備えられる２つの処理
回路や、データ伝送を実行する２つの伝送装置等のよう
な２つの処理装置の間では、一方の処理装置が通信路を
介して検査信号を送出し、他方の処理装置がこの転送さ
れてくる検査信号を監視していく構成を採ることで、処
理装置や通信路の障害発生を監視していく構成を採って
いる。このような構成を採る場合、装置の小型化を実現
するためにも、少ないハードウェア量でもって検査信号
を監視できるようにしていく必要がある。Between two processing devices such as two processing circuits provided in the data processing device and two transmission devices for performing data transmission, one processing device transmits an inspection signal via a communication path. By adopting a configuration in which the processing signal is sent out and the other processing device monitors this transferred inspection signal, a configuration is adopted in which a failure occurrence in the processing device or the communication path is monitored. When adopting such a configuration, it is necessary to monitor the inspection signal with a small amount of hardware in order to realize the downsizing of the device.

【０００３】[0003]

【従来の技術】図７に、送信側の処理装置から転送され
てくる検査信号を監視するための回路構成の従来技術を
図示する。図中、３１は受信すべき検査信号情報を格納
するＲＯＭ、３２は検査信号の挿入タイミングを表示す
るタイミングパルスに応答してＲＯＭ３１から受信すべ
き検査信号情報を読み出す同期回路、３３は送信側の処
理装置から転送されてくる転送信号とＲＯＭ３１から読
み出される検査信号情報との排他的論理和値を算出出力
するＥＯＲ回路、３４はタイミングパルスとＥＯＲ回路
３３の出力値との論理積値を算出出力するＡＮＤ回路、
３５はＡＮＤ回路３４の出力値をラッチするフリップフ
ロップ回路である。2. Description of the Related Art FIG. 7 shows a prior art of a circuit configuration for monitoring an inspection signal transferred from a processing device on the transmission side. In the figure, 31 is a ROM for storing the inspection signal information to be received, 32 is a synchronous circuit for reading out the inspection signal information to be received from the ROM 31 in response to a timing pulse indicating the insertion timing of the inspection signal, and 33 is a transmitter side. An EOR circuit that calculates and outputs an exclusive OR value of the transfer signal transferred from the processing device and the inspection signal information read from the ROM 31, and 34 calculates and outputs a logical product value of the timing pulse and the output value of the EOR circuit 33. AND circuit,
Reference numeral 35 is a flip-flop circuit that latches the output value of the AND circuit 34.

【０００４】このように構成される従来の回路では、送
信側の処理装置からタイミングパルスが転送されてくる
と、同期回路３２が、このタイミングパルスに応答して
ＲＯＭ３１から受信すべき検査信号情報を順次読み出
し、ＥＯＲ回路３３が、送信側の処理装置から転送され
てくる転送信号に含まれる検査信号と、ＲＯＭ３１から
読み出される検査信号情報とのビット対応の排他的論理
和値を算出して、双方のビットが一致するときにはロー
レベル値、一致しないときにはハイレベル値を出力して
いく。そして、このＥＯＲ回路３３の出力を受けて、Ａ
ＮＤ回路３４は、タイミングパルスの転送中に、ＥＯＲ
回路３３がハイレベル値を出力するときにはハイレベル
値を出力し、このハイレベル値出力を受けて、フリップ
フロップ回路３５は、タイミングパルスの転送中に、Ｅ
ＯＲ回路３３がハイレベル値を出力することがあるとき
にはそのハイレベル値をラッチしていくことで、送信側
の処理装置から検査信号が正常に転送されてこないこと
を表示するよう処理していくことになる。In the conventional circuit thus constructed, when the timing pulse is transferred from the processing device on the transmitting side, the synchronizing circuit 32 responds to the timing pulse and outputs the inspection signal information to be received from the ROM 31. Sequential reading is performed, and the EOR circuit 33 calculates an exclusive OR value corresponding to bits of the inspection signal included in the transfer signal transferred from the processing device on the transmission side and the inspection signal information read from the ROM 31, The low level value is output when the bits of No. match, and the high level value is output when the bits do not match. Then, receiving the output of the EOR circuit 33, A
The ND circuit 34 receives the EOR signal during the transfer of the timing pulse.
When the circuit 33 outputs a high-level value, it outputs a high-level value, and upon receiving this high-level value output, the flip-flop circuit 35 outputs E during the transfer of the timing pulse.
When the OR circuit 33 may output a high level value, the high level value is latched to perform processing so as to display that the inspection signal is not normally transferred from the processing device on the transmission side. It will be.

【０００５】[0005]

【発明が解決しようとする課題】このような従来技術で
は、確かに、検査信号が正常に転送されてきたか否かを
正確に監視できるものの、ハードウェア量の大きなＲＯ
Ｍ３１と同期回路３２とを要求されることになることか
ら、回路全体のハードウェア量が大きくなるという問題
点があった。そして、ＲＯＭ３１を要求されることにな
ることから、回路の消費電力が大きくなるという問題点
もあったのである。In such a conventional technique, although it is possible to accurately monitor whether or not the inspection signal has been normally transferred, the RO having a large amount of hardware is required.
Since the M31 and the synchronization circuit 32 are required, there is a problem that the hardware amount of the entire circuit becomes large. Moreover, since the ROM 31 is required, the power consumption of the circuit also increases.

【０００６】本発明はかかる事情に鑑みてなされたもの
であって、他の処理装置から転送されてくる検査信号を
少ないハードウェア量でもって監視できるようにする新
たな検査信号監視処理方式の提供を目的とするものであ
る。The present invention has been made in view of the above circumstances, and provides a new inspection signal monitoring processing system that enables monitoring of an inspection signal transferred from another processing device with a small amount of hardware. The purpose is.

【０００７】[0007]

【課題を解決するための手段】図１に本発明の原理構成
を図示する。図中、１は転送データを送信する送信側処
理装置、２は送信側処理装置１から転送されてくる転送
データを受信する受信側処理装置である。FIG. 1 illustrates the principle configuration of the present invention. In the figure, 1 is a transmitting side processing device for transmitting transfer data, and 2 is a receiving side processing device for receiving transfer data transferred from the transmitting side processing device 1.

【０００８】送信側処理装置１は、転送データを送信す
る転送データ送信手段１０と、転送データ送信手段１０
に展開されて、転送データに検査信号を挿入する検査信
号送信手段１１と、転送データ送信手段１０に展開され
て、検査信号送信手段１１の送信する検査信号の送信期
間を示す期間信号を送信する期間信号送信手段１２とを
備える。この検査信号送信手段１１は、同一信号長を持
つ第１のパターン信号と第２のパターン信号との組み合
わせからなる検査パターン信号、あるいはこの検査パタ
ーン信号の繰り返しからなる検査パターン信号を送信す
るもので、この検査パターン信号は、シリアルデータ形
式の場合もあり、パラレルデータ形式（転送データその
ものがパラレル形式をとる場合と、シリアル転送されて
くる検査パターン信号をパラレル形式に変換していく場
合とがある）の場合もある。The transmitting side processing device 1 includes a transfer data transmitting means 10 for transmitting transfer data and a transfer data transmitting means 10
The test signal transmitting means 11 which is expanded to the test data transmitting means 11 for inserting the test signal into the transfer data and the transfer data transmitting means 10 which transmits the period signal indicating the transmission period of the test signal transmitted by the test signal transmitting means 11. The period signal transmitting means 12 is provided. The inspection signal transmitting means 11 transmits an inspection pattern signal formed of a combination of a first pattern signal and a second pattern signal having the same signal length, or an inspection pattern signal formed by repeating the inspection pattern signal. The inspection pattern signal may be in the serial data format, and may be in the parallel data format (the transfer data itself may be in the parallel format or the serially transferred inspection pattern signal may be converted into the parallel format). ) In some cases.

【０００９】受信側処理装置２は、転送されてくる検査
パターン信号を第１及び第２のパターン信号の信号長分
遅延させる１つ又は複数の遅延手段２０と、遅延手段２
０により遅延される検査パターン信号と、遅延手段２０
により遅延されない検査パターン信号とを入力として、
期間信号送信手段１２の送信する期間信号が転送されて
いる間これらの入力値が規定の関係にあるか否かを検出
する検出手段２１と、検出手段２１の検出結果を表示す
ることで検査パターン信号の転送の正常／異常を表示す
る表示手段２２とを備える。The receiving side processing unit 2 delays the transferred inspection pattern signal by one or a plurality of delay means 20 for delaying the signal length of the first and second pattern signals, and the delay means 2.
Inspection pattern signal delayed by 0, and delay means 20
Input the inspection pattern signal that is not delayed by
The inspection pattern is displayed by displaying the detection means 21 for detecting whether or not these input values have a prescribed relationship while the period signal transmitted by the period signal transmission means 12 is being transferred, and the detection result of the detection means 21. The display means 22 for displaying the normality / abnormality of the signal transfer.

【００１０】受信側処理装置２は、更に、検出手段２１
の検出対象となる検査パターン信号の信号レベル値を変
更する１つ又は複数の変更手段２３を備えることがあ
る。この変更手段２３の配設位置は特に規定されるもの
ではない。また、パラレルデータ形式の検査パターン信
号を対応の信号レベル値に変換することで検出手段２１
の検出対象となる検査パターン信号を生成する１つ又は
複数の変換手段２４を備えることがある。この変換手段
２４の配設位置もまた特に規定されるものではない。The receiving side processing device 2 further includes a detecting means 21.
There may be provided one or a plurality of changing means 23 for changing the signal level value of the inspection pattern signal to be detected. The arrangement position of the changing means 23 is not particularly specified. Further, by converting the parallel pattern data inspection pattern signal into a corresponding signal level value, the detecting means 21 is obtained.
May be provided with one or a plurality of converting means 24 for generating an inspection pattern signal to be detected. The arrangement position of the converting means 24 is also not particularly specified.

【００１１】[0011]

【作用】本発明では、検査信号送信手段１１は、同一信
号長を持つ第１のパターン信号と第２のパターン信号と
の組み合わせからなる検査パターン信号、あるいはこの
検査パターン信号の繰り返しからなる検査パターン信号
という一定の規則性を持つ検査パターン信号を生成して
転送していく。例えば、シリアルデータ形式の検査パタ
ーン信号で説明するならば、第１のパターン信号が信号
長“３”の“１１１”、第２のパターン信号が信号長
“３”の“０００”で、繰り返し回数が１回である“１
１１０００”という検査パターン信号とか、第１のパタ
ーン信号が信号長“１”の“１”、第２のパターン信号
が信号長“１”の“０”で、繰り返し回数が３回である
“１０１０１０”という検査パターン信号を生成し、ま
た、パラレルデータ形式の検査パターン信号で説明する
ならば、図２（ａ）に示すような信号長が“３”で繰り
返し回数が１回の検査パターン信号とか、図２（ｂ）に
示すような信号長が“１”で繰り返し回数が３回の検査
パターン信号を生成して転送していくのである。According to the present invention, the inspection signal transmitting means 11 has the inspection pattern signal formed by the combination of the first pattern signal and the second pattern signal having the same signal length, or the inspection pattern formed by repeating the inspection pattern signal. An inspection pattern signal having a certain regularity called a signal is generated and transferred. For example, in the case of the inspection pattern signal in the serial data format, the first pattern signal is “111” with the signal length “3”, the second pattern signal is “000” with the signal length “3”, and the number of repetitions is Is once "1
An inspection pattern signal of 11000, a first pattern signal of "1" having a signal length of "1", a second pattern signal of "0" having a signal length of "1", and the number of repetitions is "101010". If an inspection pattern signal "" is generated and explained in the case of a parallel data type inspection pattern signal, an inspection pattern signal having a signal length of "3" and a repetition number of 1 as shown in FIG. As shown in FIG. 2B, a test pattern signal having a signal length of "1" and a repetition count of 3 is generated and transferred.

【００１２】この検査パターン信号の転送を受けて、受
信側処理装置２の遅延手段２０は、転送されてくる検査
パターン信号を第１及び第２のパターン信号の信号長分
遅延させ、検出手段２１は、遅延手段２０により遅延さ
れる検査パターン信号と、遅延手段２０により遅延され
ない検査パターン信号とを入力として、期間信号送信手
段１２の送信する期間信号が転送されている間これらの
入力値の対応関係をチェックしていくことで、転送され
てくる検査パターン信号の第１のパターン信号と第２の
パターン信号との信号レベル値の対応関係が、規定され
たものとなっているか否かをチェックしていく。例え
ば、上述の検査パターン信号の例で説明するならば、
“１１１０００”という検査パターン信号である場合に
は、転送されてくる検査パターン信号の第１のパターン
信号と第２のパターン信号との信号レベル値の対応関係
が“１１１”と“０００”となっているか否かをチェッ
クし、“１０１０１０”という検査パターン信号である
場合には、転送されてくる検査パターン信号の第１のパ
ターン信号と第２のパターン信号との信号レベル値の対
応関係が“１”と“０”となっているか否かをチェック
していくのである。In response to the transfer of the inspection pattern signal, the delay means 20 of the receiving side processing device 2 delays the transferred inspection pattern signal by the signal length of the first and second pattern signals, and the detecting means 21. Corresponds to the input values of the inspection pattern signal delayed by the delay unit 20 and the inspection pattern signal not delayed by the delay unit 20 while the period signal transmitted by the period signal transmitting unit 12 is being transferred. By checking the relationship, it is checked whether or not the correspondence relationship between the signal level values of the first pattern signal and the second pattern signal of the transferred inspection pattern signal is regulated. I will do it. For example, in the case of the example of the inspection pattern signal described above,
When the inspection pattern signal is “111000”, the correspondence relationship between the signal level values of the first pattern signal and the second pattern signal of the transferred inspection pattern signal is “111” and “000”. If the inspection pattern signal is "101010", the correspondence relationship between the signal level values of the first pattern signal and the second pattern signal of the transferred inspection pattern signal is " It is checked whether or not it is "1" and "0".

【００１３】そして、表示手段２２は、この検出手段２
１のチェック処理に従って、転送されてくる検査パター
ン信号の第１のパターン信号と第２のパターン信号との
信号レベル値の対応関係が規定のものとなっている場合
には、検査パターン信号の正常転送を表示し、規定のも
のとなっていない場合には、検査パターン信号の異常転
送を表示する。The display means 22 is the detection means 2
According to the check processing of No. 1, if the correspondence relationship between the signal level values of the first pattern signal and the second pattern signal of the transferred inspection pattern signal is stipulated, the inspection pattern signal is normal. The transfer is displayed, and if not specified, the abnormal transfer of the inspection pattern signal is displayed.

【００１４】この検査パターン信号の監視処理にあっ
て、変更手段２３を備える構成を採ると、第１のパター
ン信号と第２のパターン信号との信号レベル値の対応関
係が簡略なものに変更されるので、検出手段２１の回路
構成を簡単なもので実現できるようになる。また、変換
手段２４を備える構成を採ると、パラレルデータ形式の
検査パターン信号をシリアルデータ形式のものに変換で
きるので、遅延手段２０、検出手段２１及び変更手段２
３の回路構成を簡単なもので実現できるようになる。In the inspection pattern signal monitoring process, if the configuration including the changing means 23 is adopted, the correspondence between the signal level values of the first pattern signal and the second pattern signal is changed to a simple one. Therefore, the circuit configuration of the detecting means 21 can be realized with a simple structure. Further, by adopting the configuration including the conversion means 24, the inspection pattern signal in the parallel data format can be converted into the serial data format, so that the delay means 20, the detection means 21 and the changing means 2 are provided.
The circuit configuration of 3 can be realized with a simple configuration.

【００１５】このように、本発明によれば、従来技術の
必要とした図７のＲＯＭ３１や同期回路３２を用いず
に、送信側処理装置１の転送してくる検査信号を監視で
きるようになることから、少ないハードウェア量でもっ
てこの検査信号を監視できるようになるのである。As described above, according to the present invention, it is possible to monitor the inspection signal transferred from the transmitting side processing device 1 without using the ROM 31 and the synchronizing circuit 32 of FIG. Therefore, the inspection signal can be monitored with a small amount of hardware.

【００１６】[0016]

【実施例】以下、実施例に従って本発明を詳細に説明す
る。図３に、受信側処理装置２の備える検査パターン信
号監視のための回路構成の一実施例を図示する。この実
施例では、検査パターン信号としてシリアルデータ形式
の“１０１０１０…１０”を用いることを想定してい
る。EXAMPLES The present invention will be described in detail below with reference to examples. FIG. 3 illustrates an embodiment of a circuit configuration for monitoring the inspection pattern signal provided in the reception side processing device 2. In this embodiment, it is assumed that serial data format "101010 ... 10" is used as the inspection pattern signal.

【００１７】図中、２０ａは図１で説明した遅延手段２
０に相当する第１のフリップフロップ回路であって、送
信側処理装置１から転送されてくる転送信号を１クロッ
ク信号分遅延するもの、２３ａは図１で説明した変更手
段２３に相当するインバータ回路であって、送信側処理
装置１から転送されてくる転送信号のビット値を反転す
るもの、２１ａは図１で説明した検出手段２１に相当す
る比較回路であって、第１のフリップフロップ２０ａの
出力値と、インバータ回路２３ａの出力値とを入力とし
て、その２つの入力値の排他的論理和値を算出して出力
するＥＯＲ回路２１１と、ＥＯＲ回路２１１の出力値
と、送信側処理装置１から転送されてくる検査パターン
信号の挿入タイミングを表示するタイミングパルスとを
入力として、その２つの入力値の論理積値を算出して出
力するＡＮＤ回路２１２とから構成されるもの、２２ａ
は図１で説明した表示手段２２に相当する第２のフリッ
プフロップ回路であって、クロック信号に同期してＡＮ
Ｄ回路２１２の出力値をラッチするものである。In the figure, 20a is the delay means 2 described in FIG.
A first flip-flop circuit corresponding to 0, which delays a transfer signal transferred from the transmission side processing device 1 by one clock signal, and 23a is an inverter circuit corresponding to the changing unit 23 described in FIG. In addition, the bit value of the transfer signal transferred from the transmission side processing device 1 is inverted, 21a is a comparison circuit corresponding to the detecting means 21 described in FIG. 1, and is a comparison circuit of the first flip-flop 20a. The output value and the output value of the inverter circuit 23a are input, an EOR circuit 211 that calculates and outputs an exclusive OR value of the two input values, an output value of the EOR circuit 211, and the transmission side processing device 1 An AND circuit 2 that receives a timing pulse indicating the insertion timing of the inspection pattern signal transferred from the input and calculates and outputs a logical product value of the two input values Those composed of 2 Prefecture, 22a
Is a second flip-flop circuit corresponding to the display means 22 described in FIG. 1, and is an AN in synchronization with a clock signal.
The output value of the D circuit 212 is latched.

【００１８】次に、図４に示すタイムチャートを参照し
つつ、このように構成される図２の実施例の動作処理に
ついて説明する。ここで、図中の「ｓ」は、転送信号の
信号ラインを表し、「ｊ₁ 」は、インバータ回路２３ａ
の出力ラインを表し、「ｊ₂ 」は、第１のフリップフロ
ップ回路２０ａの出力ラインを表し、「ｊ₃ 」は、ＥＯ
Ｒ回路２１１の出力ラインを表し、「ｊ₄ 」は、タイミ
ングパルスの信号ラインを表し、「ｊ₅ 」は、ＡＮＤ回
路２１２の出力ラインを表し、「ｊ₆ 」は、第２のフリ
ップフロップ回路２２ａの出力ラインを表しており、ま
た、この「ｊ₄ 」に示すように、送信側処理装置１から
転送されてくるタイミングパルスは、検査パターン信号
が転送されてくる間“１”を表示することになる。Next, with reference to the time chart shown in FIG. 4, the operation processing of the embodiment of FIG. 2 thus constructed will be described. Here, "s" in the figure represents the signal line of the transfer signal, "j _1", the inverter circuit 23a
Represents the output lines, "j _2" represents the output line of the first flip-flop circuit 20a, "j _3" is EO
The output line of the R circuit 211, “j ₄ ” represents the signal line of the timing pulse, “j ₅ ” represents the output line of the AND circuit 212, and “j ₆ ” represents the second flip-flop circuit. 22a, the timing pulse transferred from the transmitting side processing device 1 indicates "1" while the inspection pattern signal is transferred, as indicated by "j ₄ ". It will be.

【００１９】送信側処理装置１から転送信号が転送され
てくると、第１のフリップフロップ回路２０ａは、この
転送されてくる転送信号を１クロック信号分遅延させつ
つＥＯＲ回路２１１に入力し、インバータ回路２３ａ
は、この転送されてくる転送信号をそのビット値を反転
させつつＥＯＲ回路２１１に入力していく。このように
して、送信側処理装置１から“１０１０１０…１０”の
検査パターン信号が正常に転送されてくるときには、図
４のｊ₁ とｊ₂ に示すように、ＥＯＲ回路２１１には共
に“０”か共に“１”の入力値が入力されていくことに
なるので、ＥＯＲ回路２１１は、図４のｊ₃ に示すよう
に“０”を出力し、この出力を受けて、ＡＮＤ回路２１
２は、図４のｊ₅に示すように“０”を出力し続けてい
くので、第２のフリップフロップ回路２２ａは、図４の
ｊ₆ に示すように“０”を出力し続けることで検査パタ
ーン信号の正常転送を表示していく。When the transfer signal is transferred from the transmission side processing device 1, the first flip-flop circuit 20a inputs the transferred transfer signal to the EOR circuit 211 while delaying it by one clock signal, and the inverter Circuit 23a
Inputs the transferred transfer signal into the EOR circuit 211 while inverting the bit value. In this way, when the inspection pattern signal of "101010 ... 10" is normally transferred from the transmission side processing device 1, as shown by j ₁ and j ₂ in FIG. Since both input values of "1" are input, the EOR circuit 211 outputs "0" as indicated by j ₃ in FIG. 4, and the AND circuit 21 receives this output.
2 continues to output “0” as indicated by j ₅ in FIG. 4, so that the second flip-flop circuit 22a continues to output “0” as indicated by j ₆ in FIG. The normal transfer of the inspection pattern signal is displayed.

【００２０】一方、図４中の「＊」に示すように、何ら
かの障害発生により、送信側処理装置１から転送されて
くる検査パターン信号が“１０”の繰り返しでなくなる
と、図４のｊ₁ とｊ₂ に示すように、ＥＯＲ回路２１１
に入力される入力値の組み合わせが“１”と“０”とに
なるので、ＥＯＲ回路２１１は、図４のｊ₃ に示すよう
に“１”を出力し、この出力を受けて、ＡＮＤ回路２１
２は、図４のｊ₅ に示すように“１”を出力し、この出
力を受けて、第２のフリップフロップ回路２２ａは、図
４のｊ₆ に示すように“１”を出力することで検査パタ
ーン信号の異常転送を表示していく。On the other hand, as shown by "*" in FIG. 4, if the inspection pattern signal transferred from the transmitting side processing device 1 is not repeated "10" due to some failure, j _{1 in} FIG. And j ₂ as shown in FIG.
Since the combination of the input values to be input is "1" and "0", EOR circuit 211 outputs "1" as shown in the j ₃ in FIG. 4, receives this output, the AND circuit 21
2 outputs "1" as shown in the j ₅ in FIG. 4, receives the output, the second flip-flop circuit 22a, it outputs "1" as shown in the j ₆ in FIG. 4 The abnormal transfer of the inspection pattern signal is displayed with.

【００２１】このようにして、受信側処理装置２の側で
ＲＯＭにより検査パターン信号を記録する構成を採らな
くても、検査パターン信号を検出していくことを実現で
きるのである。In this way, it is possible to realize the detection of the inspection pattern signal even if the receiving side processing device 2 does not have to record the inspection pattern signal by the ROM.

【００２２】図５に、受信側処理装置２の備える検査パ
ターン信号監視のための回路構成の他の実施例を図示す
る。この実施例では、検査パターン信号としてパラレル
データ形式の“１０１０”と“０１０１”との対の繰り
返しからなるものを用いることを想定している。FIG. 5 shows another embodiment of the circuit configuration for monitoring the inspection pattern signal provided in the receiving side processing unit 2. In this embodiment, it is assumed that the inspection pattern signal is formed by repeating a pair of parallel data formats "1010" and "0101".

【００２３】図中、２３ｂは図１で説明した変更手段２
３に相当する第１の変更回路であって、送信側処理装置
１から転送されてくる転送信号を入力として、第１及び
第３ビットのビット値をそのまま出力し、第２及び第４
ビットのビット値を反転出力するもの、２３ｃは図１で
説明した変更手段２３に相当する第２の変更回路であっ
て、送信側処理装置１から転送されてくる転送信号を入
力として、第１及び第３ビットのビット値を反転出力
し、第２及び第４ビットのビット値をそのまま出力する
もの、２４ｂは図１で説明した変換手段２４に相当する
第１のＮＡＮＤ回路であって、第１の変更回路２３ｂの
４つの出力値の否定論理積値を算出して出力するもの、
２４ｃは図１で説明した変換手段２４に相当する第２の
ＮＡＮＤ回路であって、第２の変更回路２３ｃの４つの
出力値の否定論理積値を算出して出力するもの、２０ｂ
は図１で説明した遅延手段２０に相当する第１のフリッ
プフロップ回路であって、第１のＮＡＮＤ回路２４ｂの
出力値を１クロック信号分遅延するもの、２０ｃは図１
で説明した遅延手段２０に相当する第２のフリップフロ
ップ回路であって、第２のＮＡＮＤ回路２４ｃの出力値
を１クロック信号分遅延するものである。In the figure, 23b is the changing means 2 described in FIG.
3 is a first modification circuit corresponding to No. 3, which receives the transfer signal transferred from the transmission side processing device 1 as an input and outputs the bit values of the first and third bits as they are, and the second and fourth
An inversion output of the bit value of the bit, 23c is a second change circuit corresponding to the change means 23 described in FIG. 1, and receives the transfer signal transferred from the transmission side processing device 1 as an input And the bit value of the third bit is inverted and output, and the bit values of the second and fourth bits are output as they are. 24b is a first NAND circuit corresponding to the conversion means 24 described in FIG. For calculating and outputting a NAND value of the four output values of the change circuit 23b of 1,
Reference numeral 24c designates a second NAND circuit corresponding to the conversion means 24 described in FIG. 1, which calculates and outputs a negative logical product value of the four output values of the second change circuit 23c, 20b.
1 is a first flip-flop circuit corresponding to the delay means 20 described in FIG. 1, which delays the output value of the first NAND circuit 24b by one clock signal, and 20c is shown in FIG.
It is a second flip-flop circuit corresponding to the delay means 20 described in the above, and it delays the output value of the second NAND circuit 24c by one clock signal.

【００２４】２１ｂは図１で説明した検出手段２１に相
当する比較回路であって、第１のフリップフロップ回路
２０ｂの出力値と、第２のＮＡＮＤ回路２４ｃの出力値
とを入力として、その２つの入力値の論理和値を算出し
て出力する第１のＯＲ回路２１３と、第２のフリップフ
ロップ回路２０ｃの出力値と、第１のＮＡＮＤ回路２４
ｂの出力値とを入力として、その２つの入力値の論理和
値を算出して出力する第２のＯＲ回路２１４と、第１の
ＯＲ回路２１３の出力値と、第２のＯＲ回路２１４の出
力値と、送信側処理装置１から転送されてくる検査パタ
ーン信号の挿入タイミングを表示するタイミングパルス
とを入力として、その３つの入力値の論理積値を算出し
て出力するＡＮＤ回路２１５とから構成されるもの、２
２ｂは図１で説明した表示手段２２に相当する第３のフ
リップフロップ回路であって、クロック信号に同期して
ＡＮＤ回路２１５の出力値をラッチするものである。Reference numeral 21b is a comparator circuit corresponding to the detecting means 21 described in FIG. 1, and receives the output value of the first flip-flop circuit 20b and the output value of the second NAND circuit 24c as its inputs, The first OR circuit 213 that calculates and outputs the logical sum of two input values, the output value of the second flip-flop circuit 20c, and the first NAND circuit 24
The output value of b is input, the second OR circuit 214 which calculates and outputs the logical sum value of the two input values, the output value of the first OR circuit 213, and the second OR circuit 214 From an AND circuit 215 which receives an output value and a timing pulse for displaying the insertion timing of the inspection pattern signal transferred from the transmission side processing device 1 and calculates and outputs a logical product value of the three input values. What is composed, 2
Reference numeral 2b is a third flip-flop circuit corresponding to the display means 22 described in FIG. 1 and latches the output value of the AND circuit 215 in synchronization with the clock signal.

【００２５】次に、図６に示すタイムチャートを参照し
つつ、このように構成される図５の実施例の動作処理に
ついて説明する。ここで、図中の「ｓ₁ 」は、転送信号
の第１ビットの信号ラインを表し、「ｓ₂ 」は、転送信
号の第２ビットの信号ラインを表し、「ｓ₃ 」は、転送
信号の第３ビットの信号ラインを表し、「ｓ₄ 」は、転
送信号の第４ビットの信号ラインを表し、「ｋ₁ 」は、
第１のＮＡＮＤ回路２４ｂの出力ラインを表し、
「ｋ₂ 」は、第１のフリップフロップ回路２０ｂの出力
ラインを表し、「ｋ₃ 」は、第２のＮＡＮＤ回路２４ｃ
の出力ラインを表し、「ｋ₄ 」は、第２のフリップフロ
ップ回路２０ｃの出力ラインを表し、「ｋ₅ 」は、第１
のＯＲ回路２１３の出力ラインを表し、「ｋ₆ 」は、第
２のＯＲ回路２１４の出力ラインを表し、「ｋ₇」は、
タイミングパルスの信号ラインを表し、「ｋ₈ 」は、Ａ
ＮＤ回路２１５の出力を表し、「ｋ₉ 」は第３のフリッ
プフロップ回路２２ｂの出力ラインを表しており、ま
た、この「ｋ₇ 」に示すように、送信側処理装置１から
転送されてくるタイミングパルスは、検査パターン信号
が転送されてくる間“１”を表示することになる。Next, referring to the time chart shown in FIG. 6, the operation processing of the embodiment of FIG. Here, “s ₁ ” in the figure represents the signal line of the first bit of the transfer signal, “s ₂ ” represents the signal line of the second bit of the transfer signal, and “s ₃ ” represents the transfer signal. Of the transfer signal, "s ₄ " represents the signal line of the 4th bit of the transfer signal, and "k ₁ " represents
Represents an output line of the first NAND circuit 24b,
“K ₂ ” represents the output line of the first flip-flop circuit 20b, and “k ₃ ” represents the second NAND circuit 24c.
It represents the output line, "k _4" represents the output line of the second flip-flop circuit 20c, "k _5" is first
Of the OR circuit 213, “k ₆ ” represents the output line of the second OR circuit 214, and “k ₇ ” represents
It represents the signal line of the timing pulse, and “k ₈ ” is A
The output of the ND circuit 215 is represented, “k ₉ ” represents the output line of the third flip-flop circuit 22b, and as indicated by this “k ₇ ”, it is transferred from the transmission side processing device 1. The timing pulse indicates "1" while the inspection pattern signal is transferred.

【００２６】第１の変更回路２３ｂは、送信側処理装置
１から検査パターン信号の“１０１０”というパラレル
データ（以下、パラレルデータＡと称する）が転送され
てくると“１１１１”を出力し、検査パターン信号の
“０１０１”というパラレルデータ（以下、パラレルデ
ータＢと称する）が転送されてくると“００００”を出
力し、この第１の変更回路２３ｂの変更処理を受けて、
第１のＮＡＮＤ回路２４ｂは、図６のｋ₁ に示すよう
に、パラレルデータＡが転送されてくるときに“０”を
出力し、パラレルデータＢが転送されてくるときに
“１”を出力していく。一方、第２の変更回路２３ｃ
は、送信側処理装置１から検査パターン信号のパラレル
データＡが転送されてくると“００００”を出力し、検
査パターン信号のパラレルデータＢが転送されてくると
“１１１１”を出力し、この第２の変更回路２３ｃの変
更処理を受けて、第２のＮＡＮＤ回路２４ｃは、図６の
ｋ₃ に示すように、パラレルデータＡが転送されてくる
ときに“１”を出力し、パラレルデータＢが転送されて
くるときに“０”を出力していく。The first changing circuit 23b outputs "1111" when the parallel data "1010" of the inspection pattern signal (hereinafter referred to as parallel data A) is transferred from the transmitting side processing apparatus 1, and outputs "1111". When parallel data "0101" (hereinafter referred to as parallel data B) of the pattern signal is transferred, "0000" is output, and in response to the change processing of the first change circuit 23b,
The first NAND circuit 24b, as shown in k ₁ in FIG. 6, and outputs "0" when the parallel data A is transferred, outputs "1" when the parallel data B is transferred I will do it. On the other hand, the second change circuit 23c
Outputs "0000" when the parallel data A of the inspection pattern signal is transferred from the transmission side processing device 1, and outputs "1111" when the parallel data B of the inspection pattern signal is transferred. in response to changing process of the second change circuit 23c, a second NAND circuit 24c, as shown in the k ₃ in FIG. 6, and outputs "1" when the parallel data a is transferred parallel data B When it is transferred, it outputs "0".

【００２７】このようにして、送信側処理装置１からパ
ラレルデータＡとパラレルデータＢとの繰り返しからな
る検査パターン信号が転送されてくると、第１のＮＡＮ
Ｄ回路２４ｂは、「０→１→０→１…」という出力モー
ドで出力値を出力し、第２のＮＡＮＤ回路２４ｃは、こ
の反転値となる「１→０→１→０…」という出力モード
で出力値を出力していく。そして、この第１のＮＡＮＤ
回路２４ｂの出力処理を受けて、第１のフリップフロッ
プ回路２０ｂは、図６のｋ₂ に示すように、１クロック
信号分の遅延処理を実行していくことで、第２のＮＡＮ
Ｄ回路２４ｃの出力モードと同一の「１→０→１→０
…」という出力モードで出力値を出力し、一方、この第
２のＮＡＮＤ回路２４ｃの出力処理を受けて、第２のフ
リップフロップ回路２０ｃは、図６のｋ₄ に示すよう
に、１クロック信号分の遅延処理を実行していくこと
で、第１のＮＡＮＤ回路２４ｂの出力モードと同一の
「０→１→０→１…」という出力モードで出力値を出力
していく。In this way, when the inspection pattern signal formed by repeating the parallel data A and the parallel data B is transferred from the transmission side processing device 1, the first NAN is transmitted.
The D circuit 24b outputs the output value in the output mode of "0 → 1 → 0 → 1 ...", and the second NAND circuit 24c outputs the output "1 → 0 → 1 → 0 ..." Which is the inverted value. The output value is output in the mode. And this first NAND
In response to the output processing of the circuit 24b, the first flip-flop circuit 20b executes delay processing for one clock signal as shown by k ₂ in FIG.
Same as the output mode of the D circuit 24c, "1 → 0 → 1 → 0"
Outputs an output value in the output mode of ... ", whereas, in response to the output processing of the second NAND circuit 24c, the second flip-flop circuit 20c, as shown in k ₄ in FIG. 6, one clock signal By executing the delay processing for a minute, the output value is output in the output mode “0 → 1 → 0 → 1 ...” Same as the output mode of the first NAND circuit 24b.

【００２８】第１のＯＲ回路２１３は、この第２のＮＡ
ＮＤ回路２４ｃと第１のフリップフロップ回路２０ｂの
出力処理を受けて、図６のｋ₅ に示すように、「１→０
→１→０…」という出力モードで出力値を出力し、一
方、第２のＯＲ回路２１４は、この第１のＮＡＮＤ回路
２４ｂと第２のフリップフロップ回路２０ｃの出力処理
を受けて、図６ｋ₆ に示すように、この反転値となる
「０→１→０→１…」という出力モードで出力値を出力
していく。このようにして、送信側処理装置１からパラ
レルデータＡとパラレルデータＢとの繰り返しからなる
検査パターン信号が正常に転送されてくるときには、Ａ
ＮＤ回路２１５には“０”の入力値が入力されていくこ
とになるので、ＡＮＤ回路２１５は、図６のｋ₈ に示す
ように“０”を出力し続け、この出力を受けて、第３の
フリップフロップ回路２２ｂは、図６のｋ₉ に示すよう
に“０”を出力し続けることで検査パターン信号の正常
転送を表示していく。The first OR circuit 213 uses the second NA.
In response to the output processing of the ND circuit 24c and the first flip-flop circuit 20b, as indicated by k ₅ in FIG.
The output value is output in the output mode of “→ 1 → 0 ...”, while the second OR circuit 214 receives the output processing of the first NAND circuit 24b and the second flip-flop circuit 20c, and the output value of FIG. _As shown in ₆ , the output value is output in the output mode of "0 → 1 → 0 → 1 ..." Which is the inverted value. In this way, when the inspection pattern signal composed of the repetition of the parallel data A and the parallel data B is normally transferred from the transmission side processing device 1,
Since the input value of “0” is input to the ND circuit 215, the AND circuit 215 continues to output “0” as indicated by k ₈ in FIG. 3 of the flip-flop circuit 22b, will display the normal transfer of the test pattern signal by continuing to output "0" as shown in k ₉ in FIG.

【００２９】一方、図６中の「＊」に示すように、何ら
かの障害発生により、送信側処理装置１から転送されて
くる検査パターン信号がパラレルデータＡとパラレルデ
ータＢとの繰り返しでなくなると、図６に示すように、
ＡＮＤ回路２１５に入力される入力値がすべて“１”と
なるので、ＡＮＤ回路２１５は、図６のｋ₈ に示すよう
に“１”を出力し、この出力を受けて、第３のフリップ
フロップ回路２２ｂは、図６のｋ₉ に示すように“１”
を出力することで検査パターン信号の異常転送を表示し
ていく。On the other hand, as shown by "*" in FIG. 6, if the inspection pattern signal transferred from the transmission side processing device 1 is not a repetition of the parallel data A and the parallel data B due to occurrence of some trouble, As shown in FIG.
The input value input to the AND circuit 215 becomes all "1", the AND circuit 215 outputs "1" as shown in the k ₈ in FIG. 6, in response to this output, the third flip-flop The circuit 22b is "1" as shown by k ₉ in FIG.
Is output to display the abnormal transfer of the inspection pattern signal.

【００３０】このようにして、受信側処理装置２の側で
ＲＯＭにより検査パターン信号を記録する構成を採らな
くても、検査パターン信号を検出していくことを実現で
きるのである。そして、この図５の実施例では、パラレ
ルデータＢの方が先となるパラレルデータＢとパラレル
データＡとの繰り返しからなる検査パターン信号につい
てもそのまま検査パターン信号の転送の正常／異常を検
出できるのである。In this way, it is possible to realize the detection of the inspection pattern signal without the need for the receiving side processing device 2 to record the inspection pattern signal by the ROM. In the embodiment of FIG. 5, the normal / abnormal transfer of the inspection pattern signal can be detected as it is with respect to the inspection pattern signal formed by the repetition of the parallel data B and the parallel data A which precedes the parallel data B. is there.

【００３１】図示実施例について説明したが、本発明は
これに限定されるものではない。例えば、実施例では、
図１で説明した第１及び第２のパターン信号の信号長が
いずれも“１”である検査パターン信号で説明したが、
これに限られるものではないのである。Although the illustrated embodiment has been described, the present invention is not limited to this. For example, in the example,
The inspection pattern signal in which the signal lengths of the first and second pattern signals described in FIG. 1 are both “1” has been described.
It is not limited to this.

【００３２】[0032]

【発明の効果】以上説明したように、本発明によれば、
従来技術の必要としたＲＯＭや同期回路を用いずに、送
信側処理装置の転送してくる障害監視用の検査信号を監
視できるようになることから、少ないハードウェア量で
もってこの検査信号を監視できるようになる。As described above, according to the present invention,
Since it becomes possible to monitor the inspection signal for failure monitoring transferred from the processing device on the transmission side without using the ROM and the synchronization circuit required by the conventional technology, this inspection signal can be monitored with a small amount of hardware. become able to.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の原理構成図である。FIG. 1 is a principle configuration diagram of the present invention.

【図２】検査パターン信号の説明図である。FIG. 2 is an explanatory diagram of an inspection pattern signal.

【図３】本発明の一実施例である。FIG. 3 is an example of the present invention.

【図４】図３の実施例のタイムチャートである。FIG. 4 is a time chart of the embodiment of FIG.

【図５】本発明の他の実施例である。FIG. 5 is another embodiment of the present invention.

【図６】図５の実施例のタイムチャートである。FIG. 6 is a time chart of the embodiment of FIG.

【図７】従来技術の説明図である。FIG. 7 is an explanatory diagram of a conventional technique.

【符号の説明】[Explanation of symbols]

１ 送信側処理装置 ２ 受信側処理装置 １０ 転送データ送信手段 １１ 検査信号送信手段 １２ 期間信号送信手段 ２０ 遅延手段 ２１ 検出手段 ２２ 表示手段 ２３ 変更手段 ２４ 変換手段 DESCRIPTION OF SYMBOLS 1 transmitting side processing apparatus 2 receiving side processing apparatus 10 transfer data transmitting means 11 inspection signal transmitting means 12 period signal transmitting means 20 delaying means 21 detecting means 22 display means 23 changing means 24 converting means

フロントページの続き (72)発明者 余越 紀之 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 寒川 重厚 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内Front page continuation (72) Inventor Noriyuki Yogoshi 1015 Kamiodanaka, Nakahara-ku, Kawasaki-shi, Kanagawa, Fujitsu Limited (72) Inventor Shigeta Samukawa 1015, Kamedotachu, Nakahara-ku, Kawasaki, Kanagawa Prefecture, Fujitsu Limited

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】 ２つの処理装置と、これらの処理装置の
間を接続する通信路とからなり、一方の処理装置が規定
の検査信号を通信路に送出し、他方の処理装置が通信路
を介してこの検査信号が転送されてくるか否かをチェッ
クしていくことで障害検出を実行する構成を採るシステ
ムにおいて、 上記検査信号として、同一信号長を持つ第１のパターン
信号と第２のパターン信号との組み合わせからなる検査
パターン信号、あるいは該検査パターン信号の繰り返し
からなる検査パターン信号を用いるとともに、 送信側となる処理装置が、上記検査パターン信号の送信
期間を示す期間信号を送出する構成を採り、 かつ、受信側となる処理装置が、転送されてくる上記検
査パターン信号を上記信号長分遅延させる１つ又は複数
の遅延手段(20)と、該遅延手段(20)により遅延される上
記検査パターン信号と、該遅延手段(20)により遅延され
ない上記検査パターン信号とを入力として、上記期間信
号が転送されている間これらの入力値が規定の関係にあ
るか否かを検出する検出手段(21)とを備えて、該検出手
段(21)の検出結果に従って検査パターン信号の転送の正
常／異常を判断していくよう処理することを、 特徴とする検査信号監視処理方式。1. A processor comprising two processing devices and a communication path connecting these processing devices, wherein one processing device sends a prescribed inspection signal to the communication path and the other processing device connects the communication path. In a system adopting a configuration in which failure detection is performed by checking whether or not this inspection signal is transferred via, a first pattern signal and a second pattern signal having the same signal length are used as the inspection signal. A configuration in which an inspection pattern signal that is a combination with a pattern signal or an inspection pattern signal that is a repetition of the inspection pattern signal is used, and the processing device that is the transmission side sends a period signal that indicates the transmission period of the inspection pattern signal. The processing device on the receiving side adopts one or more delay means (20) for delaying the transferred inspection pattern signal by the signal length, and the delay means (20). The inspection pattern signal delayed by the means (20) and the inspection pattern signal not delayed by the delay means (20) are input, and these input values are in a prescribed relationship while the period signal is being transferred. And a detection means (21) for detecting whether or not there is any, and processing is performed so as to judge whether the transfer of the inspection pattern signal is normal / abnormal according to the detection result of the detection means (21). Inspection signal monitoring processing method. 【請求項２】 請求項１記載の検査信号監視処理方式に
おいて、 受信側となる処理装置が、検出手段(21)の検出対象とな
る検査パターン信号の信号レベル値を変更する１つ又は
複数の変更手段(23)を備えることを、 特徴とする検査信号監視処理方式。2. The inspection signal monitoring processing method according to claim 1, wherein the processing device on the receiving side changes the signal level value of the inspection pattern signal to be detected by the detection means (21). An inspection signal monitoring processing method characterized by comprising a changing means (23). 【請求項３】 請求項１又は２記載の検査信号監視処理
方式において、 受信側となる処理装置が、パラレルデータ形式の検査パ
ターン信号を対応の信号レベル値に変換することで検出
手段(21)の検出対象となる検査パターン信号を生成する
１つ又は複数の変換手段(24)を備えることを、 特徴とする検査信号監視処理方式。3. The inspection signal monitoring processing method according to claim 1, wherein the processing device on the receiving side converts the inspection pattern signal in the parallel data format into a corresponding signal level value, thereby detecting means (21). An inspection signal monitoring processing method characterized by comprising one or a plurality of conversion means (24) for generating an inspection pattern signal to be detected.