JPH05129842A - Ｆｅｔミキサ - Google Patents
ＦｅｔミキサInfo
- Publication number
- JPH05129842A JPH05129842A JP32003791A JP32003791A JPH05129842A JP H05129842 A JPH05129842 A JP H05129842A JP 32003791 A JP32003791 A JP 32003791A JP 32003791 A JP32003791 A JP 32003791A JP H05129842 A JPH05129842 A JP H05129842A
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- JP
- Japan
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- fet
- gate
- source
- mixer
- inductor
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- Pending
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Abstract
(57)【要約】
【目的】ドレイン注入型ＦＥＴミキサにおいて、電源数
の低減を図る。 【構成】ミキシング用デプレッション型ＦＥＴのゲート
を直流的に接地し、ソースを抵抗と、高周波的に短絡状
態と見なせるキャパシタとの並列回路によって接地し、
ソース端に接地面に対して正の電位を印加することによ
って実効的にゲートを最適状態にバイアスする。
の低減を図る。 【構成】ミキシング用デプレッション型ＦＥＴのゲート
を直流的に接地し、ソースを抵抗と、高周波的に短絡状
態と見なせるキャパシタとの並列回路によって接地し、
ソース端に接地面に対して正の電位を印加することによ
って実効的にゲートを最適状態にバイアスする。
Description
【０００１】
【産業上の利用分野】本発明は、移動体通信、衛星通信
等の、主としてマイクロ波帯の通信で用いられるＦＥＴ
ミキサに関するものである。
等の、主としてマイクロ波帯の通信で用いられるＦＥＴ
ミキサに関するものである。
【０００２】
【従来の技術】マイクロ波帯ミキサに用いられる周波数
変換素子としては、ＧａＡｓショットキダイオードが一
般的であったが、近年ＦＥＴを周波数変換素子とするミ
キサの開発が盛んに行われている。これは主として、ダ
イオードミキサが常に変換損失を伴うのに対して、ＦＥ
Ｔは能動素子であるため変換利得が期待できる点、及び
ダイオードに比べＦＥＴのゲート、ドレイン、ソースの
各端子間のアイソレーションが優れているため、インピ
ーダンス整合回路等の周辺回路の簡素化、設計自由度の
向上が可能となる点にあるといえる。
変換素子としては、ＧａＡｓショットキダイオードが一
般的であったが、近年ＦＥＴを周波数変換素子とするミ
キサの開発が盛んに行われている。これは主として、ダ
イオードミキサが常に変換損失を伴うのに対して、ＦＥ
Ｔは能動素子であるため変換利得が期待できる点、及び
ダイオードに比べＦＥＴのゲート、ドレイン、ソースの
各端子間のアイソレーションが優れているため、インピ
ーダンス整合回路等の周辺回路の簡素化、設計自由度の
向上が可能となる点にあるといえる。
【０００３】ＦＥＴミキサは、局部発振信号（以後ＬＯ
信号と称す）をＦＥＴのどの端子から入力するかによっ
て幾つかの形式があるが、その一つとして、ＬＯ信号を
ＦＥＴのドレインから入力し、信号をゲートから入力
し、周波数変換信号をドレインから出力する、いわゆる
ドレイン注入型ＦＥＴミキサがある。
信号と称す）をＦＥＴのどの端子から入力するかによっ
て幾つかの形式があるが、その一つとして、ＬＯ信号を
ＦＥＴのドレインから入力し、信号をゲートから入力
し、周波数変換信号をドレインから出力する、いわゆる
ドレイン注入型ＦＥＴミキサがある。
【０００４】図４に、ドレイン注入型ＦＥＴミキサの回
路構成の従来例を示す。図４において、１１はミキシン
グ用ＦＥＴであり、Ｇ、Ｄ、Ｓはそれぞれゲート、ドレ
イン、ソースを示す。１２は信号入力端子、１３はゲー
トバイアス印加端子、１４はＬＯ信号入力端子、１５は
周波数変換信号出力端子である。
路構成の従来例を示す。図４において、１１はミキシン
グ用ＦＥＴであり、Ｇ、Ｄ、Ｓはそれぞれゲート、ドレ
イン、ソースを示す。１２は信号入力端子、１３はゲー
トバイアス印加端子、１４はＬＯ信号入力端子、１５は
周波数変換信号出力端子である。
【０００５】キャパシタＣ１５、Ｃ１６、Ｃ１７及びイ
ンダクタＬ５で入力信号に対するインピーダンス整合回
路を構成し、キャパシタＣ１８、Ｃ１９及びインダクタ
Ｌ６で周波数変換信号に対するインピーダンス整合回路
を構成し、キャパシタＣ２０、Ｃ２１でＬＯ信号に対す
るインピーダンス整合回路を構成している。
ンダクタＬ５で入力信号に対するインピーダンス整合回
路を構成し、キャパシタＣ１８、Ｃ１９及びインダクタ
Ｌ６で周波数変換信号に対するインピーダンス整合回路
を構成し、キャパシタＣ２０、Ｃ２１でＬＯ信号に対す
るインピーダンス整合回路を構成している。
【０００６】本回路構成では、ＦＥＴのドレイン−ソー
ス間にバイアスが印加されておらず、ドレインが直流的
に開放状態にあるが、このような状態でもミキサとして
良好な特性を示すことは１９９１年度電子情報通信学会
春季全国大会講演論文集Ｃ−４５にも示されているよう
に実験的に検証されている。
ス間にバイアスが印加されておらず、ドレインが直流的
に開放状態にあるが、このような状態でもミキサとして
良好な特性を示すことは１９９１年度電子情報通信学会
春季全国大会講演論文集Ｃ−４５にも示されているよう
に実験的に検証されている。
【０００７】また、類似の構成として、ソース及びドレ
インが直流的に接地状態になっている場合もある。ま
た、ミキサ性能を向上させるため特開昭６３−２４６７
６４に示すように、ゲート−ソース間電位（図４中Ａ点
と接地間の電位）がＦＥＴのピンチオフ電圧付近になる
よう端子１３にバイアス電圧を印加する。
インが直流的に接地状態になっている場合もある。ま
た、ミキサ性能を向上させるため特開昭６３−２４６７
６４に示すように、ゲート−ソース間電位（図４中Ａ点
と接地間の電位）がＦＥＴのピンチオフ電圧付近になる
よう端子１３にバイアス電圧を印加する。
【０００８】
【発明が解決しようとする課題】ミキサは、受信器や送
信器を構成する回路の一部として用いられるが、回路の
小型化、簡素化のためには上記送受信器に供給する電源
の個数を低減することが重要な点のひとつである。ＦＥ
Ｔがエンハンスメント型であれば、ゲートにはソースに
対して正のバイアスを印加して動作させることができる
ので、ミキサの前後にＦＥＴ増幅器が接続されている場
合には、該増幅用ＦＥＴのソースに対して正にバイアス
されるドレインバイアスを抵抗分割することによって、
ミキサ用ＦＥＴのゲートに所望の正のバイアスを印加で
き、電源数の低減が可能である。
信器を構成する回路の一部として用いられるが、回路の
小型化、簡素化のためには上記送受信器に供給する電源
の個数を低減することが重要な点のひとつである。ＦＥ
Ｔがエンハンスメント型であれば、ゲートにはソースに
対して正のバイアスを印加して動作させることができる
ので、ミキサの前後にＦＥＴ増幅器が接続されている場
合には、該増幅用ＦＥＴのソースに対して正にバイアス
されるドレインバイアスを抵抗分割することによって、
ミキサ用ＦＥＴのゲートに所望の正のバイアスを印加で
き、電源数の低減が可能である。
【０００９】しかしながら、ＦＥＴがデプレッション型
の場合、上記従来例に示されるミキサでは以下のような
問題点があった。ミキサ用ＦＥＴのゲートはソースに対
して負にバイアスされるが、上記のような抵抗分割で
は、ミキサ用ＦＥＴのゲート−ソース間に負のバイアス
を印加することができない。
の場合、上記従来例に示されるミキサでは以下のような
問題点があった。ミキサ用ＦＥＴのゲートはソースに対
して負にバイアスされるが、上記のような抵抗分割で
は、ミキサ用ＦＥＴのゲート−ソース間に負のバイアス
を印加することができない。
【００１０】また、ミキサの前段、或いは後段には増幅
器が配置される場合が多いが、例えばソース接地型のＦ
ＥＴ増幅器の場合、ソースを抵抗Ｒを介して接地し、ド
レイン−ソース間に流れる直流電流による抵抗Ｒでの電
圧降下を利用して、ゲートがソースに対して実効的に負
にバイアスされた状態を実現するいわゆる自己バイアス
法によって、ゲートに印加する外部電源を不要にするこ
ともできる。
器が配置される場合が多いが、例えばソース接地型のＦ
ＥＴ増幅器の場合、ソースを抵抗Ｒを介して接地し、ド
レイン−ソース間に流れる直流電流による抵抗Ｒでの電
圧降下を利用して、ゲートがソースに対して実効的に負
にバイアスされた状態を実現するいわゆる自己バイアス
法によって、ゲートに印加する外部電源を不要にするこ
ともできる。
【００１１】しかしながら、上記従来例に示されるミキ
サでは、ＦＥＴのドレイン−ソース間に直流電流が流れ
ないため自己バイアス法は適用できない。従って、ゲー
トバイアス印加用の外部電源が別に必要となり電源の個
数が増える。本発明は、上記の点に鑑みなされたもので
あり、上記従来の問題点を除去した新規なＦＥＴミキサ
を提供することを目的としている。
サでは、ＦＥＴのドレイン−ソース間に直流電流が流れ
ないため自己バイアス法は適用できない。従って、ゲー
トバイアス印加用の外部電源が別に必要となり電源の個
数が増える。本発明は、上記の点に鑑みなされたもので
あり、上記従来の問題点を除去した新規なＦＥＴミキサ
を提供することを目的としている。
【００１２】
【課題を解決するための手段】本発明は上記の問題を解
決するため、ＦＥＴのゲートに周波数がｆ１の入力信号
を印加すると共に、ドレインに周波数がｆ２の局部発振
信号を印加し、該ドレインから周波数がｆ３の周波数変
換信号を出力するドレイン注入型ＦＥＴミキサにおい
て、上記ＦＥＴをデプレッション型で構成し、該ＦＥＴ
のソースをキャパシタと抵抗（無限大の抵抗も含む）の
並列回路で接地し、該並列回路中のキャパシタの容量を
上記各周波数ｆ１、ｆ２、ｆ３に対して十分短絡状態と
見なせる値に設定し、且つ上記ＦＥＴのゲートを導体
（抵抗も含む）によって直流的に接地すると共に、上記
並列回路のソース端に、接地面に対して正の直流電位を
印加する手段を設け、上記ＦＥＴのソースに対するゲー
トの電位を所望の値に設定するように構成する。
決するため、ＦＥＴのゲートに周波数がｆ１の入力信号
を印加すると共に、ドレインに周波数がｆ２の局部発振
信号を印加し、該ドレインから周波数がｆ３の周波数変
換信号を出力するドレイン注入型ＦＥＴミキサにおい
て、上記ＦＥＴをデプレッション型で構成し、該ＦＥＴ
のソースをキャパシタと抵抗（無限大の抵抗も含む）の
並列回路で接地し、該並列回路中のキャパシタの容量を
上記各周波数ｆ１、ｆ２、ｆ３に対して十分短絡状態と
見なせる値に設定し、且つ上記ＦＥＴのゲートを導体
（抵抗も含む）によって直流的に接地すると共に、上記
並列回路のソース端に、接地面に対して正の直流電位を
印加する手段を設け、上記ＦＥＴのソースに対するゲー
トの電位を所望の値に設定するように構成する。
【００１３】
【作用】上記の構成によれば、ＦＥＴのソースは上記並
列回路中のキャパシタによって周波数ｆ１、ｆ２、ｆ３
に対しては十分短絡状態になっているので、高周波的に
は前記従来例に示されるソース接地の状態と等価とな
る。しかし、ゲートが導体によって接地されているの
で、直流的にはＦＥＴのソース端に付加された、接地面
に対して正の電位によって、ＦＥＴのゲートはソースに
対して負にバイアスされる。
列回路中のキャパシタによって周波数ｆ１、ｆ２、ｆ３
に対しては十分短絡状態になっているので、高周波的に
は前記従来例に示されるソース接地の状態と等価とな
る。しかし、ゲートが導体によって接地されているの
で、直流的にはＦＥＴのソース端に付加された、接地面
に対して正の電位によって、ＦＥＴのゲートはソースに
対して負にバイアスされる。
【００１４】この電位は、ミキサの前後にＦＥＴ増幅器
が接続されている場合には該ＦＥＴのドレインバイアス
用の電源（接地面に対して正の電位を供給する）から抵
抗分割によって得ることができるので、ミキサ用ＦＥＴ
のゲートバイアス印加用の独立な電源が不要となり、電
源数の低減が可能となる。
が接続されている場合には該ＦＥＴのドレインバイアス
用の電源（接地面に対して正の電位を供給する）から抵
抗分割によって得ることができるので、ミキサ用ＦＥＴ
のゲートバイアス印加用の独立な電源が不要となり、電
源数の低減が可能となる。
【００１５】ここで電位分割抵抗として、前記並列回路
中の抵抗が用いられてもよいし、外部回路のみで抵抗分
割してもよい（この場合は前記並列回路中の抵抗は無限
大、つまり無くてもよい）。最適ゲートバイアスは、抵
抗分割比を所望の値に設定することによって得られる。
また、共有する電源は、上記のようにＦＥＴのドレイン
バイアス用とは限らず、該ミキサを含むシステムの中に
接地面に対して正の電位を供給する電源であればよい。
中の抵抗が用いられてもよいし、外部回路のみで抵抗分
割してもよい（この場合は前記並列回路中の抵抗は無限
大、つまり無くてもよい）。最適ゲートバイアスは、抵
抗分割比を所望の値に設定することによって得られる。
また、共有する電源は、上記のようにＦＥＴのドレイン
バイアス用とは限らず、該ミキサを含むシステムの中に
接地面に対して正の電位を供給する電源であればよい。
【００１６】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図１は、本発明の第１の実施例を示すものであ
る。図１中、１はデプレッション型のミキシング用ＦＥ
Ｔであり、Ｇ、Ｄ、Ｓはそれぞれゲート、ドレイン、ソ
ースを示す。２は周波数がｆ１の信号の入力端子、４は
周波数がｆ２のＬＯ信号の入力端子、５は周波数がｆ３
の周波数変換信号の出力端子である。
する。図１は、本発明の第１の実施例を示すものであ
る。図１中、１はデプレッション型のミキシング用ＦＥ
Ｔであり、Ｇ、Ｄ、Ｓはそれぞれゲート、ドレイン、ソ
ースを示す。２は周波数がｆ１の信号の入力端子、４は
周波数がｆ２のＬＯ信号の入力端子、５は周波数がｆ３
の周波数変換信号の出力端子である。
【００１７】Ｒ１、Ｃ３はＦＥＴのソースと接地面の間
に並列接続された抵抗とキャパシタであり、上記のソー
スには接地面に対して正の電位を印加するバイアス印加
端子３が設けられる。上記並列回路中のキャパシタＣ３
は上記各周波数ｆ１、ｆ２、ｆ３に対して十分短絡状態
と見なせる容量に設定する。キャパシタＣ１、Ｃ２及び
インダクタＬ１で入力信号に対するインピーダンス整合
回路が構成されるが、該整合回路中のインダクタＬ１に
よってゲートが接地される。
に並列接続された抵抗とキャパシタであり、上記のソー
スには接地面に対して正の電位を印加するバイアス印加
端子３が設けられる。上記並列回路中のキャパシタＣ３
は上記各周波数ｆ１、ｆ２、ｆ３に対して十分短絡状態
と見なせる容量に設定する。キャパシタＣ１、Ｃ２及び
インダクタＬ１で入力信号に対するインピーダンス整合
回路が構成されるが、該整合回路中のインダクタＬ１に
よってゲートが接地される。
【００１８】また、キャパシタＣ４、Ｃ５及びインダク
タＬ２で周波数変換信号に対するインピーダンス整合回
路が構成され、キャパシタＣ６、Ｃ７でＬＯ信号に対す
るインピーダンス整合回路が構成される。ゲートがイン
ダクタＬ１によって直流的に接地されているので、バイ
アス印加端子３に、接地面に対して正の電位を印加する
と、ソースに対してゲートを実効的に負にバイアスで
き、前述のごとく上記ＦＥＴミキサを適性バイアス状態
で動作させることができる。
タＬ２で周波数変換信号に対するインピーダンス整合回
路が構成され、キャパシタＣ６、Ｃ７でＬＯ信号に対す
るインピーダンス整合回路が構成される。ゲートがイン
ダクタＬ１によって直流的に接地されているので、バイ
アス印加端子３に、接地面に対して正の電位を印加する
と、ソースに対してゲートを実効的に負にバイアスで
き、前述のごとく上記ＦＥＴミキサを適性バイアス状態
で動作させることができる。
【００１９】バイアス印加端子３に印加する電位は、例
えば図２に示されているように、ミキサを含むシステム
中の接地面に対して正の電位を持つ正電源Ｐから抵抗Ｒ
１とＲａによる抵抗分割によって容易に得ることができ
るので、ミキサに対して新たに電源を付加する必要がな
くなり、電源数の低減が可能となる。なお、図２におい
て図１と同一符号を付している部分は同一機能を有し、
その動作説明は省略する。本発明はミキサを含むシステ
ム中に、接地面に対して正の電位を供給する電源しか存
在しない場合に特に効果を発揮する。
えば図２に示されているように、ミキサを含むシステム
中の接地面に対して正の電位を持つ正電源Ｐから抵抗Ｒ
１とＲａによる抵抗分割によって容易に得ることができ
るので、ミキサに対して新たに電源を付加する必要がな
くなり、電源数の低減が可能となる。なお、図２におい
て図１と同一符号を付している部分は同一機能を有し、
その動作説明は省略する。本発明はミキサを含むシステ
ム中に、接地面に対して正の電位を供給する電源しか存
在しない場合に特に効果を発揮する。
【００２０】図３は、本発明の第２の実施例を示すもの
である。図３において、ＦＥＴのドレイン側及びソース
側の回路は図１と全く同一であるので説明は省略する。
図３において、キャパシタＣ８、Ｃ９、Ｃ１０、インダ
クタＬ３及び抵抗Ｒ２で入力信号に対するインピーダン
ス整合回路が構成されるが、インダクタのような導体で
はなく、抵抗Ｒ２によってゲートが接地されている点が
図１と異なる。
である。図３において、ＦＥＴのドレイン側及びソース
側の回路は図１と全く同一であるので説明は省略する。
図３において、キャパシタＣ８、Ｃ９、Ｃ１０、インダ
クタＬ３及び抵抗Ｒ２で入力信号に対するインピーダン
ス整合回路が構成されるが、インダクタのような導体で
はなく、抵抗Ｒ２によってゲートが接地されている点が
図１と異なる。
【００２１】抵抗Ｒ２はゲートを接地面と同電位にする
ことが第１の目的であるので、入力信号に対するインピ
ーダンス整合回路の特性にほとんど影響を与えないよう
な大きな抵抗値を有していてもよい。つまり、抵抗Ｒ２
は入力信号に対するインピーダンス整合回路の一部でな
くてもよいので、第１の実施例よりも回路設計の自由度
が高い。
ことが第１の目的であるので、入力信号に対するインピ
ーダンス整合回路の特性にほとんど影響を与えないよう
な大きな抵抗値を有していてもよい。つまり、抵抗Ｒ２
は入力信号に対するインピーダンス整合回路の一部でな
くてもよいので、第１の実施例よりも回路設計の自由度
が高い。
【００２２】
【発明の効果】本発明は以上のような構成であるので、
専用の電源を必要としないＦＥＴミキサを提供すること
ができ、ＦＥＴミキサを用いたシステムの電源数の低減
が可能となる。
専用の電源を必要としないＦＥＴミキサを提供すること
ができ、ＦＥＴミキサを用いたシステムの電源数の低減
が可能となる。
【図１】 本発明の一実施例の回路図。
【図２】 本発明の他の実施例の回路図。
【図３】 本発明の更に他の実施例の回路図。
【図４】 従来例の回路図。
１ ミキシング用ＦＥＴ Ｃ３ キャパシタ Ｒ１、Ｒ２ 抵抗 Ｌ１ インダクタ Ｐ 正電源
Claims (1)
- 【請求項１】ＦＥＴのゲートに周波数がｆ１の入力信号
を印加すると共に、ドレインに周波数がｆ２の局部発振
信号を印加し、該ドレインから周波数がｆ３の周波数変
換信号を出力するドレイン注入型ＦＥＴミキサにおい
て、上記ＦＥＴをデプレッション型で構成し、該ＦＥＴ
のソースをキャパシタと抵抗（無限大の抵抗も含む）の
並列回路で接地し、該並列回路中のキャパシタの容量を
上記各周波数ｆ１、ｆ２、ｆ３に対して十分短絡状態と
見なせる値に設定し、且つ上記ＦＥＴのゲートを導体
（抵抗も含む）によって直流的に接地すると共に、上記
並列回路のソース端に、接地面に対して正の直流電位を
印加する手段を設け、上記ＦＥＴのソースに対するゲー
トの電位を所望の値に設定するようにしたことを特徴と
するＦＥＴミキサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32003791A JPH05129842A (ja) | 1991-11-06 | 1991-11-06 | Ｆｅｔミキサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32003791A JPH05129842A (ja) | 1991-11-06 | 1991-11-06 | Ｆｅｔミキサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05129842A true JPH05129842A (ja) | 1993-05-25 |
Family
ID=18117045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32003791A Pending JPH05129842A (ja) | 1991-11-06 | 1991-11-06 | Ｆｅｔミキサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05129842A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002023714A1 (fr) * | 2000-09-13 | 2002-03-21 | Matsushita Electric Industrial Co., Ltd. | Melangeur resistif |
| KR100407841B1 (ko) * | 1996-04-17 | 2004-04-08 | 와트킨스-존슨 컴파니 | 불평형전계효과트랜지스터믹서 |
-
1991
- 1991-11-06 JP JP32003791A patent/JPH05129842A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100407841B1 (ko) * | 1996-04-17 | 2004-04-08 | 와트킨스-존슨 컴파니 | 불평형전계효과트랜지스터믹서 |
| WO2002023714A1 (fr) * | 2000-09-13 | 2002-03-21 | Matsushita Electric Industrial Co., Ltd. | Melangeur resistif |
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