JPH05129842A - Fetミキサ - Google Patents
FetミキサInfo
- Publication number
- JPH05129842A JPH05129842A JP32003791A JP32003791A JPH05129842A JP H05129842 A JPH05129842 A JP H05129842A JP 32003791 A JP32003791 A JP 32003791A JP 32003791 A JP32003791 A JP 32003791A JP H05129842 A JPH05129842 A JP H05129842A
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- Japan
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- fet
- gate
- source
- mixer
- inductor
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- Pending
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Abstract
(57)【要約】
【目的】ドレイン注入型FETミキサにおいて、電源数
の低減を図る。 【構成】ミキシング用デプレッション型FETのゲート
を直流的に接地し、ソースを抵抗と、高周波的に短絡状
態と見なせるキャパシタとの並列回路によって接地し、
ソース端に接地面に対して正の電位を印加することによ
って実効的にゲートを最適状態にバイアスする。
の低減を図る。 【構成】ミキシング用デプレッション型FETのゲート
を直流的に接地し、ソースを抵抗と、高周波的に短絡状
態と見なせるキャパシタとの並列回路によって接地し、
ソース端に接地面に対して正の電位を印加することによ
って実効的にゲートを最適状態にバイアスする。
Description
【0001】
【産業上の利用分野】本発明は、移動体通信、衛星通信
等の、主としてマイクロ波帯の通信で用いられるFET
ミキサに関するものである。
等の、主としてマイクロ波帯の通信で用いられるFET
ミキサに関するものである。
【0002】
【従来の技術】マイクロ波帯ミキサに用いられる周波数
変換素子としては、GaAsショットキダイオードが一
般的であったが、近年FETを周波数変換素子とするミ
キサの開発が盛んに行われている。これは主として、ダ
イオードミキサが常に変換損失を伴うのに対して、FE
Tは能動素子であるため変換利得が期待できる点、及び
ダイオードに比べFETのゲート、ドレイン、ソースの
各端子間のアイソレーションが優れているため、インピ
ーダンス整合回路等の周辺回路の簡素化、設計自由度の
向上が可能となる点にあるといえる。
変換素子としては、GaAsショットキダイオードが一
般的であったが、近年FETを周波数変換素子とするミ
キサの開発が盛んに行われている。これは主として、ダ
イオードミキサが常に変換損失を伴うのに対して、FE
Tは能動素子であるため変換利得が期待できる点、及び
ダイオードに比べFETのゲート、ドレイン、ソースの
各端子間のアイソレーションが優れているため、インピ
ーダンス整合回路等の周辺回路の簡素化、設計自由度の
向上が可能となる点にあるといえる。
【0003】FETミキサは、局部発振信号(以後LO
信号と称す)をFETのどの端子から入力するかによっ
て幾つかの形式があるが、その一つとして、LO信号を
FETのドレインから入力し、信号をゲートから入力
し、周波数変換信号をドレインから出力する、いわゆる
ドレイン注入型FETミキサがある。
信号と称す)をFETのどの端子から入力するかによっ
て幾つかの形式があるが、その一つとして、LO信号を
FETのドレインから入力し、信号をゲートから入力
し、周波数変換信号をドレインから出力する、いわゆる
ドレイン注入型FETミキサがある。
【0004】図4に、ドレイン注入型FETミキサの回
路構成の従来例を示す。図4において、11はミキシン
グ用FETであり、G、D、Sはそれぞれゲート、ドレ
イン、ソースを示す。12は信号入力端子、13はゲー
トバイアス印加端子、14はLO信号入力端子、15は
周波数変換信号出力端子である。
路構成の従来例を示す。図4において、11はミキシン
グ用FETであり、G、D、Sはそれぞれゲート、ドレ
イン、ソースを示す。12は信号入力端子、13はゲー
トバイアス印加端子、14はLO信号入力端子、15は
周波数変換信号出力端子である。
【0005】キャパシタC15、C16、C17及びイ
ンダクタL5で入力信号に対するインピーダンス整合回
路を構成し、キャパシタC18、C19及びインダクタ
L6で周波数変換信号に対するインピーダンス整合回路
を構成し、キャパシタC20、C21でLO信号に対す
るインピーダンス整合回路を構成している。
ンダクタL5で入力信号に対するインピーダンス整合回
路を構成し、キャパシタC18、C19及びインダクタ
L6で周波数変換信号に対するインピーダンス整合回路
を構成し、キャパシタC20、C21でLO信号に対す
るインピーダンス整合回路を構成している。
【0006】本回路構成では、FETのドレイン−ソー
ス間にバイアスが印加されておらず、ドレインが直流的
に開放状態にあるが、このような状態でもミキサとして
良好な特性を示すことは1991年度電子情報通信学会
春季全国大会講演論文集C−45にも示されているよう
に実験的に検証されている。
ス間にバイアスが印加されておらず、ドレインが直流的
に開放状態にあるが、このような状態でもミキサとして
良好な特性を示すことは1991年度電子情報通信学会
春季全国大会講演論文集C−45にも示されているよう
に実験的に検証されている。
【0007】また、類似の構成として、ソース及びドレ
インが直流的に接地状態になっている場合もある。ま
た、ミキサ性能を向上させるため特開昭63−2467
64に示すように、ゲート−ソース間電位(図4中A点
と接地間の電位)がFETのピンチオフ電圧付近になる
よう端子13にバイアス電圧を印加する。
インが直流的に接地状態になっている場合もある。ま
た、ミキサ性能を向上させるため特開昭63−2467
64に示すように、ゲート−ソース間電位(図4中A点
と接地間の電位)がFETのピンチオフ電圧付近になる
よう端子13にバイアス電圧を印加する。
【0008】
【発明が解決しようとする課題】ミキサは、受信器や送
信器を構成する回路の一部として用いられるが、回路の
小型化、簡素化のためには上記送受信器に供給する電源
の個数を低減することが重要な点のひとつである。FE
Tがエンハンスメント型であれば、ゲートにはソースに
対して正のバイアスを印加して動作させることができる
ので、ミキサの前後にFET増幅器が接続されている場
合には、該増幅用FETのソースに対して正にバイアス
されるドレインバイアスを抵抗分割することによって、
ミキサ用FETのゲートに所望の正のバイアスを印加で
き、電源数の低減が可能である。
信器を構成する回路の一部として用いられるが、回路の
小型化、簡素化のためには上記送受信器に供給する電源
の個数を低減することが重要な点のひとつである。FE
Tがエンハンスメント型であれば、ゲートにはソースに
対して正のバイアスを印加して動作させることができる
ので、ミキサの前後にFET増幅器が接続されている場
合には、該増幅用FETのソースに対して正にバイアス
されるドレインバイアスを抵抗分割することによって、
ミキサ用FETのゲートに所望の正のバイアスを印加で
き、電源数の低減が可能である。
【0009】しかしながら、FETがデプレッション型
の場合、上記従来例に示されるミキサでは以下のような
問題点があった。ミキサ用FETのゲートはソースに対
して負にバイアスされるが、上記のような抵抗分割で
は、ミキサ用FETのゲート−ソース間に負のバイアス
を印加することができない。
の場合、上記従来例に示されるミキサでは以下のような
問題点があった。ミキサ用FETのゲートはソースに対
して負にバイアスされるが、上記のような抵抗分割で
は、ミキサ用FETのゲート−ソース間に負のバイアス
を印加することができない。
【0010】また、ミキサの前段、或いは後段には増幅
器が配置される場合が多いが、例えばソース接地型のF
ET増幅器の場合、ソースを抵抗Rを介して接地し、ド
レイン−ソース間に流れる直流電流による抵抗Rでの電
圧降下を利用して、ゲートがソースに対して実効的に負
にバイアスされた状態を実現するいわゆる自己バイアス
法によって、ゲートに印加する外部電源を不要にするこ
ともできる。
器が配置される場合が多いが、例えばソース接地型のF
ET増幅器の場合、ソースを抵抗Rを介して接地し、ド
レイン−ソース間に流れる直流電流による抵抗Rでの電
圧降下を利用して、ゲートがソースに対して実効的に負
にバイアスされた状態を実現するいわゆる自己バイアス
法によって、ゲートに印加する外部電源を不要にするこ
ともできる。
【0011】しかしながら、上記従来例に示されるミキ
サでは、FETのドレイン−ソース間に直流電流が流れ
ないため自己バイアス法は適用できない。従って、ゲー
トバイアス印加用の外部電源が別に必要となり電源の個
数が増える。本発明は、上記の点に鑑みなされたもので
あり、上記従来の問題点を除去した新規なFETミキサ
を提供することを目的としている。
サでは、FETのドレイン−ソース間に直流電流が流れ
ないため自己バイアス法は適用できない。従って、ゲー
トバイアス印加用の外部電源が別に必要となり電源の個
数が増える。本発明は、上記の点に鑑みなされたもので
あり、上記従来の問題点を除去した新規なFETミキサ
を提供することを目的としている。
【0012】
【課題を解決するための手段】本発明は上記の問題を解
決するため、FETのゲートに周波数がf1の入力信号
を印加すると共に、ドレインに周波数がf2の局部発振
信号を印加し、該ドレインから周波数がf3の周波数変
換信号を出力するドレイン注入型FETミキサにおい
て、上記FETをデプレッション型で構成し、該FET
のソースをキャパシタと抵抗(無限大の抵抗も含む)の
並列回路で接地し、該並列回路中のキャパシタの容量を
上記各周波数f1、f2、f3に対して十分短絡状態と
見なせる値に設定し、且つ上記FETのゲートを導体
(抵抗も含む)によって直流的に接地すると共に、上記
並列回路のソース端に、接地面に対して正の直流電位を
印加する手段を設け、上記FETのソースに対するゲー
トの電位を所望の値に設定するように構成する。
決するため、FETのゲートに周波数がf1の入力信号
を印加すると共に、ドレインに周波数がf2の局部発振
信号を印加し、該ドレインから周波数がf3の周波数変
換信号を出力するドレイン注入型FETミキサにおい
て、上記FETをデプレッション型で構成し、該FET
のソースをキャパシタと抵抗(無限大の抵抗も含む)の
並列回路で接地し、該並列回路中のキャパシタの容量を
上記各周波数f1、f2、f3に対して十分短絡状態と
見なせる値に設定し、且つ上記FETのゲートを導体
(抵抗も含む)によって直流的に接地すると共に、上記
並列回路のソース端に、接地面に対して正の直流電位を
印加する手段を設け、上記FETのソースに対するゲー
トの電位を所望の値に設定するように構成する。
【0013】
【作用】上記の構成によれば、FETのソースは上記並
列回路中のキャパシタによって周波数f1、f2、f3
に対しては十分短絡状態になっているので、高周波的に
は前記従来例に示されるソース接地の状態と等価とな
る。しかし、ゲートが導体によって接地されているの
で、直流的にはFETのソース端に付加された、接地面
に対して正の電位によって、FETのゲートはソースに
対して負にバイアスされる。
列回路中のキャパシタによって周波数f1、f2、f3
に対しては十分短絡状態になっているので、高周波的に
は前記従来例に示されるソース接地の状態と等価とな
る。しかし、ゲートが導体によって接地されているの
で、直流的にはFETのソース端に付加された、接地面
に対して正の電位によって、FETのゲートはソースに
対して負にバイアスされる。
【0014】この電位は、ミキサの前後にFET増幅器
が接続されている場合には該FETのドレインバイアス
用の電源(接地面に対して正の電位を供給する)から抵
抗分割によって得ることができるので、ミキサ用FET
のゲートバイアス印加用の独立な電源が不要となり、電
源数の低減が可能となる。
が接続されている場合には該FETのドレインバイアス
用の電源(接地面に対して正の電位を供給する)から抵
抗分割によって得ることができるので、ミキサ用FET
のゲートバイアス印加用の独立な電源が不要となり、電
源数の低減が可能となる。
【0015】ここで電位分割抵抗として、前記並列回路
中の抵抗が用いられてもよいし、外部回路のみで抵抗分
割してもよい(この場合は前記並列回路中の抵抗は無限
大、つまり無くてもよい)。最適ゲートバイアスは、抵
抗分割比を所望の値に設定することによって得られる。
また、共有する電源は、上記のようにFETのドレイン
バイアス用とは限らず、該ミキサを含むシステムの中に
接地面に対して正の電位を供給する電源であればよい。
中の抵抗が用いられてもよいし、外部回路のみで抵抗分
割してもよい(この場合は前記並列回路中の抵抗は無限
大、つまり無くてもよい)。最適ゲートバイアスは、抵
抗分割比を所望の値に設定することによって得られる。
また、共有する電源は、上記のようにFETのドレイン
バイアス用とは限らず、該ミキサを含むシステムの中に
接地面に対して正の電位を供給する電源であればよい。
【0016】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図1は、本発明の第1の実施例を示すものであ
る。図1中、1はデプレッション型のミキシング用FE
Tであり、G、D、Sはそれぞれゲート、ドレイン、ソ
ースを示す。2は周波数がf1の信号の入力端子、4は
周波数がf2のLO信号の入力端子、5は周波数がf3
の周波数変換信号の出力端子である。
する。図1は、本発明の第1の実施例を示すものであ
る。図1中、1はデプレッション型のミキシング用FE
Tであり、G、D、Sはそれぞれゲート、ドレイン、ソ
ースを示す。2は周波数がf1の信号の入力端子、4は
周波数がf2のLO信号の入力端子、5は周波数がf3
の周波数変換信号の出力端子である。
【0017】R1、C3はFETのソースと接地面の間
に並列接続された抵抗とキャパシタであり、上記のソー
スには接地面に対して正の電位を印加するバイアス印加
端子3が設けられる。上記並列回路中のキャパシタC3
は上記各周波数f1、f2、f3に対して十分短絡状態
と見なせる容量に設定する。キャパシタC1、C2及び
インダクタL1で入力信号に対するインピーダンス整合
回路が構成されるが、該整合回路中のインダクタL1に
よってゲートが接地される。
に並列接続された抵抗とキャパシタであり、上記のソー
スには接地面に対して正の電位を印加するバイアス印加
端子3が設けられる。上記並列回路中のキャパシタC3
は上記各周波数f1、f2、f3に対して十分短絡状態
と見なせる容量に設定する。キャパシタC1、C2及び
インダクタL1で入力信号に対するインピーダンス整合
回路が構成されるが、該整合回路中のインダクタL1に
よってゲートが接地される。
【0018】また、キャパシタC4、C5及びインダク
タL2で周波数変換信号に対するインピーダンス整合回
路が構成され、キャパシタC6、C7でLO信号に対す
るインピーダンス整合回路が構成される。ゲートがイン
ダクタL1によって直流的に接地されているので、バイ
アス印加端子3に、接地面に対して正の電位を印加する
と、ソースに対してゲートを実効的に負にバイアスで
き、前述のごとく上記FETミキサを適性バイアス状態
で動作させることができる。
タL2で周波数変換信号に対するインピーダンス整合回
路が構成され、キャパシタC6、C7でLO信号に対す
るインピーダンス整合回路が構成される。ゲートがイン
ダクタL1によって直流的に接地されているので、バイ
アス印加端子3に、接地面に対して正の電位を印加する
と、ソースに対してゲートを実効的に負にバイアスで
き、前述のごとく上記FETミキサを適性バイアス状態
で動作させることができる。
【0019】バイアス印加端子3に印加する電位は、例
えば図2に示されているように、ミキサを含むシステム
中の接地面に対して正の電位を持つ正電源Pから抵抗R
1とRaによる抵抗分割によって容易に得ることができ
るので、ミキサに対して新たに電源を付加する必要がな
くなり、電源数の低減が可能となる。なお、図2におい
て図1と同一符号を付している部分は同一機能を有し、
その動作説明は省略する。本発明はミキサを含むシステ
ム中に、接地面に対して正の電位を供給する電源しか存
在しない場合に特に効果を発揮する。
えば図2に示されているように、ミキサを含むシステム
中の接地面に対して正の電位を持つ正電源Pから抵抗R
1とRaによる抵抗分割によって容易に得ることができ
るので、ミキサに対して新たに電源を付加する必要がな
くなり、電源数の低減が可能となる。なお、図2におい
て図1と同一符号を付している部分は同一機能を有し、
その動作説明は省略する。本発明はミキサを含むシステ
ム中に、接地面に対して正の電位を供給する電源しか存
在しない場合に特に効果を発揮する。
【0020】図3は、本発明の第2の実施例を示すもの
である。図3において、FETのドレイン側及びソース
側の回路は図1と全く同一であるので説明は省略する。
図3において、キャパシタC8、C9、C10、インダ
クタL3及び抵抗R2で入力信号に対するインピーダン
ス整合回路が構成されるが、インダクタのような導体で
はなく、抵抗R2によってゲートが接地されている点が
図1と異なる。
である。図3において、FETのドレイン側及びソース
側の回路は図1と全く同一であるので説明は省略する。
図3において、キャパシタC8、C9、C10、インダ
クタL3及び抵抗R2で入力信号に対するインピーダン
ス整合回路が構成されるが、インダクタのような導体で
はなく、抵抗R2によってゲートが接地されている点が
図1と異なる。
【0021】抵抗R2はゲートを接地面と同電位にする
ことが第1の目的であるので、入力信号に対するインピ
ーダンス整合回路の特性にほとんど影響を与えないよう
な大きな抵抗値を有していてもよい。つまり、抵抗R2
は入力信号に対するインピーダンス整合回路の一部でな
くてもよいので、第1の実施例よりも回路設計の自由度
が高い。
ことが第1の目的であるので、入力信号に対するインピ
ーダンス整合回路の特性にほとんど影響を与えないよう
な大きな抵抗値を有していてもよい。つまり、抵抗R2
は入力信号に対するインピーダンス整合回路の一部でな
くてもよいので、第1の実施例よりも回路設計の自由度
が高い。
【0022】
【発明の効果】本発明は以上のような構成であるので、
専用の電源を必要としないFETミキサを提供すること
ができ、FETミキサを用いたシステムの電源数の低減
が可能となる。
専用の電源を必要としないFETミキサを提供すること
ができ、FETミキサを用いたシステムの電源数の低減
が可能となる。
【図1】 本発明の一実施例の回路図。
【図2】 本発明の他の実施例の回路図。
【図3】 本発明の更に他の実施例の回路図。
【図4】 従来例の回路図。
1 ミキシング用FET C3 キャパシタ R1、R2 抵抗 L1 インダクタ P 正電源
Claims (1)
- 【請求項1】FETのゲートに周波数がf1の入力信号
を印加すると共に、ドレインに周波数がf2の局部発振
信号を印加し、該ドレインから周波数がf3の周波数変
換信号を出力するドレイン注入型FETミキサにおい
て、上記FETをデプレッション型で構成し、該FET
のソースをキャパシタと抵抗(無限大の抵抗も含む)の
並列回路で接地し、該並列回路中のキャパシタの容量を
上記各周波数f1、f2、f3に対して十分短絡状態と
見なせる値に設定し、且つ上記FETのゲートを導体
(抵抗も含む)によって直流的に接地すると共に、上記
並列回路のソース端に、接地面に対して正の直流電位を
印加する手段を設け、上記FETのソースに対するゲー
トの電位を所望の値に設定するようにしたことを特徴と
するFETミキサ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32003791A JPH05129842A (ja) | 1991-11-06 | 1991-11-06 | Fetミキサ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32003791A JPH05129842A (ja) | 1991-11-06 | 1991-11-06 | Fetミキサ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05129842A true JPH05129842A (ja) | 1993-05-25 |
Family
ID=18117045
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32003791A Pending JPH05129842A (ja) | 1991-11-06 | 1991-11-06 | Fetミキサ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05129842A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2002023714A1 (fr) * | 2000-09-13 | 2002-03-21 | Matsushita Electric Industrial Co., Ltd. | Melangeur resistif |
KR100407841B1 (ko) * | 1996-04-17 | 2004-04-08 | 와트킨스-존슨 컴파니 | 불평형전계효과트랜지스터믹서 |
-
1991
- 1991-11-06 JP JP32003791A patent/JPH05129842A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100407841B1 (ko) * | 1996-04-17 | 2004-04-08 | 와트킨스-존슨 컴파니 | 불평형전계효과트랜지스터믹서 |
WO2002023714A1 (fr) * | 2000-09-13 | 2002-03-21 | Matsushita Electric Industrial Co., Ltd. | Melangeur resistif |
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