JPH05129423A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH05129423A JPH05129423A JP3284998A JP28499891A JPH05129423A JP H05129423 A JPH05129423 A JP H05129423A JP 3284998 A JP3284998 A JP 3284998A JP 28499891 A JP28499891 A JP 28499891A JP H05129423 A JPH05129423 A JP H05129423A
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Abstract
(57)【要約】
【目的】 高速な素子を備えており、しかも結晶面の方
向の統一された半導体装置の提供を目的としている。 【構成】 シリコン基板２１、２２表面に素子形成領域
５１、５２、５５を形成し、これらの間に絶縁層である
素子分離領域９を形成する。その後、エッチングによっ
て、基板背面に背面凹部８を形成する。この背面凹部８
は素子分離領域９に達するよう形成され、かつ素子形成
領域５１、５２、５５が露出するように形成される。こ
れによってＰＮ接合を回避することができ、高速な素子
を備えた半導体装置を得ることができる。又、各素子は
シリコン層２２内に形成された後、背面凹部８によって
絶縁される為、結晶面の方向（いわゆる面方位）の統一
された半導体装置を得ることができる。
向の統一された半導体装置の提供を目的としている。 【構成】 シリコン基板２１、２２表面に素子形成領域
５１、５２、５５を形成し、これらの間に絶縁層である
素子分離領域９を形成する。その後、エッチングによっ
て、基板背面に背面凹部８を形成する。この背面凹部８
は素子分離領域９に達するよう形成され、かつ素子形成
領域５１、５２、５５が露出するように形成される。こ
れによってＰＮ接合を回避することができ、高速な素子
を備えた半導体装置を得ることができる。又、各素子は
シリコン層２２内に形成された後、背面凹部８によって
絶縁される為、結晶面の方向（いわゆる面方位）の統一
された半導体装置を得ることができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及び半導体装
置の製造方法に関し、特に高速な素子を備えており、し
かも結晶面の方向の統一された半導体装置を提供する技
術に関する。
置の製造方法に関し、特に高速な素子を備えており、し
かも結晶面の方向の統一された半導体装置を提供する技
術に関する。
【０００２】
【従来の技術】半導体集積回路においては、シリコン基
板の上にエピタキシャル成長層を成長させて、このエピ
タキシャル成長層に回路を形成するのが一般的である。
つまり、例えばＮ型のシリコン基板を成長させて、その
上にＰ型のエピタキシャル成長層を成長させ、ここに所
定の回路を形成する。
板の上にエピタキシャル成長層を成長させて、このエピ
タキシャル成長層に回路を形成するのが一般的である。
つまり、例えばＮ型のシリコン基板を成長させて、その
上にＰ型のエピタキシャル成長層を成長させ、ここに所
定の回路を形成する。
【０００３】ところで、このような構造においては、シ
リコン基板とエピタキシャル成長層とが一体的に形成さ
れている為、この両者の境界においてＰＮ接合が生じて
しまう。このＰＮ接合によってコンデンサとしての機能
が発生し、ここで寄生容量を有することになる。そし
て、このＰＮ接合部の寄生容量は素子の動作速度を低下
させてしまう。
リコン基板とエピタキシャル成長層とが一体的に形成さ
れている為、この両者の境界においてＰＮ接合が生じて
しまう。このＰＮ接合によってコンデンサとしての機能
が発生し、ここで寄生容量を有することになる。そし
て、このＰＮ接合部の寄生容量は素子の動作速度を低下
させてしまう。
【０００４】この問題を解決するために、近年、シリコ
ン基板上の絶縁層の上にさらにシリコン単結晶層を形成
すること（ＳＯＩ(Semiconductor on Insulator)技術）
が望まれている。すなわち、シリコン基板とシリコン単
結晶層との間に絶縁層を介在させることにより、両者を
絶縁し、ＰＮ接合を回避しようとするものである。この
ＳＯＩ技術の具体例を以下に示す。
ン基板上の絶縁層の上にさらにシリコン単結晶層を形成
すること（ＳＯＩ(Semiconductor on Insulator)技術）
が望まれている。すなわち、シリコン基板とシリコン単
結晶層との間に絶縁層を介在させることにより、両者を
絶縁し、ＰＮ接合を回避しようとするものである。この
ＳＯＩ技術の具体例を以下に示す。
【０００５】まず、図６Ａ、Ｂに、ＥＬＯ（Epitaxial
Lateral Overgrowth）法による従来のＳＯＩ技術を示す
（Lateral Epitaxial Overgrowth of Silicon on SiO
2 : D.D.Rathman et. al. : JOURNAL OF ELECTRO-CHEMI
CAL SOCIETY SOLID-STATE SCIENCE AND TECHNOLOGY、19
82年10月号、2303頁）。このＥＬＯ法においては、半導
体基板２の上面に絶縁層としてシリコン酸化膜４１を成
長させ、次いでフォトレジストを用いてシリコン酸化膜
４１をエッチングしシードウインドウ６１を開ける（図
６Ａ参照）。
Lateral Overgrowth）法による従来のＳＯＩ技術を示す
（Lateral Epitaxial Overgrowth of Silicon on SiO
2 : D.D.Rathman et. al. : JOURNAL OF ELECTRO-CHEMI
CAL SOCIETY SOLID-STATE SCIENCE AND TECHNOLOGY、19
82年10月号、2303頁）。このＥＬＯ法においては、半導
体基板２の上面に絶縁層としてシリコン酸化膜４１を成
長させ、次いでフォトレジストを用いてシリコン酸化膜
４１をエッチングしシードウインドウ６１を開ける（図
６Ａ参照）。
【０００６】その後、このシードウインドウ６１を通じ
て、まず縦方向にシリコンのエピタキシャル成長を行
い、続いて横方向のエピタキシャル成長を行う。こうし
て、図６Ｂに示すように、絶縁層であるシリコン酸化膜
４１の上にエピタキシャル層８１を形成する（図６Ｂ参
照）。シリコン酸化膜４１の介在により、エピタキシャ
ル層８１とシリコン基板２とのＰＮ接合面をシードウイ
ンドウ６１の大きさにまで小さくすることができる。そ
して、これに対応してＰＮ接合により生じる寄生容量を
小さくすることができ、素子動作の高速化を図ることが
できる。
て、まず縦方向にシリコンのエピタキシャル成長を行
い、続いて横方向のエピタキシャル成長を行う。こうし
て、図６Ｂに示すように、絶縁層であるシリコン酸化膜
４１の上にエピタキシャル層８１を形成する（図６Ｂ参
照）。シリコン酸化膜４１の介在により、エピタキシャ
ル層８１とシリコン基板２とのＰＮ接合面をシードウイ
ンドウ６１の大きさにまで小さくすることができる。そ
して、これに対応してＰＮ接合により生じる寄生容量を
小さくすることができ、素子動作の高速化を図ることが
できる。
【０００７】また、ＳＯＩ技術の他の従来例として、図
６Ｃ、Ｄに示すＳＥＮＴＡＸＹ法と呼ばれる方法もある
（米原隆大他、新しいSOI-Selective Nucleation Epita
xy、1987年(秋季)第48回応用物理学会学術講演予稿集、
19pーQー15、583頁）。この方法は、まず半導体基板２の
上面に絶縁層としてシリコン酸化膜４２を成長させ、こ
のシリコン酸化膜４２の上に結晶成長の複数のシリコン
核８２を付着させる（図６Ｃ）。つまり、絶縁層である
シリコン酸化膜４２上に、別個独立のシリコン核８２を
人工的に置く。
６Ｃ、Ｄに示すＳＥＮＴＡＸＹ法と呼ばれる方法もある
（米原隆大他、新しいSOI-Selective Nucleation Epita
xy、1987年(秋季)第48回応用物理学会学術講演予稿集、
19pーQー15、583頁）。この方法は、まず半導体基板２の
上面に絶縁層としてシリコン酸化膜４２を成長させ、こ
のシリコン酸化膜４２の上に結晶成長の複数のシリコン
核８２を付着させる（図６Ｃ）。つまり、絶縁層である
シリコン酸化膜４２上に、別個独立のシリコン核８２を
人工的に置く。
【０００８】その後、これらのシリコン核８２をエピタ
キシャル成長させる（図６Ｄ）。この方法によればシリ
コン基板２とエピタキシャル層８３とをシリコン酸化膜
４２によって完全に絶縁することができる為、ＰＮ接合
を回避して寄生容量の発生を防止することができる。
尚、核として、微小面積のシリコン窒化膜を形成して用
いる方法や、ＦＩＢ(Focused Ion Beam)法によって核形
成を行う方法等が検討されている。
キシャル成長させる（図６Ｄ）。この方法によればシリ
コン基板２とエピタキシャル層８３とをシリコン酸化膜
４２によって完全に絶縁することができる為、ＰＮ接合
を回避して寄生容量の発生を防止することができる。
尚、核として、微小面積のシリコン窒化膜を形成して用
いる方法や、ＦＩＢ(Focused Ion Beam)法によって核形
成を行う方法等が検討されている。
【０００９】
【発明が解決しようとする課題】上記のような従来のＳ
ＯＩ技術には、次のような問題があった。まず図６Ａ、
Ｂに示すＥＬＯ法においては、エピタキシャル層８１と
シリコン基板２とのＰＮ接合はシードウインドウ６１の
部分のみであり、確かに接合部は小さくなっている（図
６Ｂ参照）。しかし、完全に接合部がなくなるものでは
なく、この範囲においては寄生容量が発生し、素子の高
速化が阻害される。
ＯＩ技術には、次のような問題があった。まず図６Ａ、
Ｂに示すＥＬＯ法においては、エピタキシャル層８１と
シリコン基板２とのＰＮ接合はシードウインドウ６１の
部分のみであり、確かに接合部は小さくなっている（図
６Ｂ参照）。しかし、完全に接合部がなくなるものでは
なく、この範囲においては寄生容量が発生し、素子の高
速化が阻害される。
【００１０】一方、図６Ｃ、Ｄに示すＳＥＮＴＡＸＹ法
によれば、エピタキシャル層８３とシリコン基板２とが
完全に絶縁されたものを得ることができ、上記のような
問題はない（図６Ｄ参照）。しかしながら、このＳＥＮ
ＴＡＸＹ法では、シリコン基板２とは別個独立のシリコ
ン核８２を人工的にシリコン酸化膜上に付着させ、その
後、これらシリコン核８２をエピタキシャル成長させて
いる。
によれば、エピタキシャル層８３とシリコン基板２とが
完全に絶縁されたものを得ることができ、上記のような
問題はない（図６Ｄ参照）。しかしながら、このＳＥＮ
ＴＡＸＹ法では、シリコン基板２とは別個独立のシリコ
ン核８２を人工的にシリコン酸化膜上に付着させ、その
後、これらシリコン核８２をエピタキシャル成長させて
いる。
【００１１】この為、シリコン基板２とエピタキシャル
層８３との一体性が失われ、結晶面の方向（いわゆる面
方位）が不統一となる。すなわち、図６Ａ、Ｂに示すＥ
ＬＯ法では、シリコン基板２を直接成長させてエピタキ
シャル層を形成している為、統一された面方位を得るこ
とができるが、図６Ｃ、ＤのＳＥＮＴＡＸＹ法では異な
る面方位が形成されてしまう。エピタキシャル層の面方
位が異なると、酸化レート、イオン拡散速度等の特性が
異なることとなって、所望の特性を有する素子を均一に
形成できないという問題を生じる。
層８３との一体性が失われ、結晶面の方向（いわゆる面
方位）が不統一となる。すなわち、図６Ａ、Ｂに示すＥ
ＬＯ法では、シリコン基板２を直接成長させてエピタキ
シャル層を形成している為、統一された面方位を得るこ
とができるが、図６Ｃ、ＤのＳＥＮＴＡＸＹ法では異な
る面方位が形成されてしまう。エピタキシャル層の面方
位が異なると、酸化レート、イオン拡散速度等の特性が
異なることとなって、所望の特性を有する素子を均一に
形成できないという問題を生じる。
【００１２】そこで本発明は、高速な素子を備えてお
り、しかも結晶面の方向の統一された半導体装置を提供
することを目的としている。
り、しかも結晶面の方向の統一された半導体装置を提供
することを目的としている。
【００１３】
【課題を解決するための手段】請求項１に係る半導体装
置は、半導体基板の基板表面に形成された素子形成領
域、半導体基板の基板表面に形成されており、素子形成
領域と接して位置する表面絶縁層、半導体基板の基板背
面に形成されてた背面凹部であって、前記表面絶縁層に
達し、かつ前記素子形成領域が露出するよう形成された
背面凹部、を備えたことを特徴としている。
置は、半導体基板の基板表面に形成された素子形成領
域、半導体基板の基板表面に形成されており、素子形成
領域と接して位置する表面絶縁層、半導体基板の基板背
面に形成されてた背面凹部であって、前記表面絶縁層に
達し、かつ前記素子形成領域が露出するよう形成された
背面凹部、を備えたことを特徴としている。
【００１４】請求項２に係る半導体装置の製造方法は、
半導体基板の基板表面に素子形成領域を形成する工程、
素子形成領域と接するよう、半導体基板の基板表面に表
面絶縁層を形成する工程、前記表面絶縁層に達し、かつ
前記素子形成領域が露出するよう、半導体基板の基板表
面に背面凹部を形成する工程、を備えたことを特徴とし
ている。
半導体基板の基板表面に素子形成領域を形成する工程、
素子形成領域と接するよう、半導体基板の基板表面に表
面絶縁層を形成する工程、前記表面絶縁層に達し、かつ
前記素子形成領域が露出するよう、半導体基板の基板表
面に背面凹部を形成する工程、を備えたことを特徴とし
ている。
【００１５】請求項３に係る半導体装置は、請求項１の
半導体装置において、素子形成領域には中間絶縁層が位
置して、当該素子形成領域を第一の素子形成領域と第二
の素子形成領域とに分離し、中間絶縁層は前記背面凹部
から露出している、ことを特徴としている。
半導体装置において、素子形成領域には中間絶縁層が位
置して、当該素子形成領域を第一の素子形成領域と第二
の素子形成領域とに分離し、中間絶縁層は前記背面凹部
から露出している、ことを特徴としている。
【００１６】
【作用】請求項１に係る半導体装置、及び請求項２に係
る半導体装置の製造方法においては、背面凹部は、表面
絶縁層に達しかつ素子形成領域が露出するように形成さ
れる。
る半導体装置の製造方法においては、背面凹部は、表面
絶縁層に達しかつ素子形成領域が露出するように形成さ
れる。
【００１７】従って、半導体基板と素子形成領域とを完
全に絶縁することができる。又、素子形成領域は半導体
基板の基板表面に一体として形成された後、背面凹部に
よって絶縁される為、素子形成領域と半導体基板との同
質性を確保することができる。更に、半導体基板の基板
背面に形成するのは背面凹部であり、半導体基板全体を
薄く形成するものではない為、半導体基板の強度性を確
保することができる。請求項３に係る半導体装置におい
ては、素子形成領域には中間絶縁層が位置しており、素
子形成領域を第一の素子形成領域と第二の素子形成領域
とに分離している。そして、この中間絶縁層は背面凹部
から露出している。従って、互いに独立した第一の素子
形成領域と第二の素子形成領域とを得ることができる。
全に絶縁することができる。又、素子形成領域は半導体
基板の基板表面に一体として形成された後、背面凹部に
よって絶縁される為、素子形成領域と半導体基板との同
質性を確保することができる。更に、半導体基板の基板
背面に形成するのは背面凹部であり、半導体基板全体を
薄く形成するものではない為、半導体基板の強度性を確
保することができる。請求項３に係る半導体装置におい
ては、素子形成領域には中間絶縁層が位置しており、素
子形成領域を第一の素子形成領域と第二の素子形成領域
とに分離している。そして、この中間絶縁層は背面凹部
から露出している。従って、互いに独立した第一の素子
形成領域と第二の素子形成領域とを得ることができる。
【００１８】
【実施例】本発明に係る半導体装置、及びその製造方法
の一実施例を説明する。図１は半導体装置の一例を示す
断面図であり、図２、図３、図４及び図５は図１の半導
体装置の製造方法の詳細を示している。
の一実施例を説明する。図１は半導体装置の一例を示す
断面図であり、図２、図３、図４及び図５は図１の半導
体装置の製造方法の詳細を示している。
【００１９】まず、図２Ａに示すようにｎ+シリコン基
板２１の上に、ｎ-シリコン層２２を成長させる。その
後、このシリコン基板を高温の酸素雰囲気中にさらし、
シリコン酸化膜４を成長させる。そして、ｎ-シリコン
層２２中にＰ型領域を形成する為、写真蝕刻法（フォト
レジスト）を用いてシリコン酸化膜４上にパターンを形
成する（図１Ｂ）。すなわち、シリコン酸化膜４上のフ
ォトレジスト１０によって、Ｐ型形成用開口部１１を形
成する。
板２１の上に、ｎ-シリコン層２２を成長させる。その
後、このシリコン基板を高温の酸素雰囲気中にさらし、
シリコン酸化膜４を成長させる。そして、ｎ-シリコン
層２２中にＰ型領域を形成する為、写真蝕刻法（フォト
レジスト）を用いてシリコン酸化膜４上にパターンを形
成する（図１Ｂ）。すなわち、シリコン酸化膜４上のフ
ォトレジスト１０によって、Ｐ型形成用開口部１１を形
成する。
【００２０】次に、Ｐ型形成用開口部１１を通じ、ボロ
ン拡散等によりｎ-シリコン層２２をＰ型化する。つま
り、シリコン酸化膜４上のフォトレジスト１０をマスク
として、イオン注入法により、ホウ素をｎ-シリコン層
２２内に打込む。この際、ホウ素はフォトレジスト１０
で阻止され、Ｐ型形成用開口部１１の部分にのみ打込ま
れる。ホウ素を打込んだ後、フォトレジスト１０を取り
除き、ホウ素を熱拡散させてＰ型の領域である第一の素
子形成領域５１、第二の素子形成領域５２を形成する。
この状態を示すものが図１Ｃである。
ン拡散等によりｎ-シリコン層２２をＰ型化する。つま
り、シリコン酸化膜４上のフォトレジスト１０をマスク
として、イオン注入法により、ホウ素をｎ-シリコン層
２２内に打込む。この際、ホウ素はフォトレジスト１０
で阻止され、Ｐ型形成用開口部１１の部分にのみ打込ま
れる。ホウ素を打込んだ後、フォトレジスト１０を取り
除き、ホウ素を熱拡散させてＰ型の領域である第一の素
子形成領域５１、第二の素子形成領域５２を形成する。
この状態を示すものが図１Ｃである。
【００２１】このようにして第一の素子形成領域５１、
第二の素子形成領域５２を形成した後、ローコス法によ
り表面絶縁層としての素子分離領域を形成する。この素
子分離領域の形成方法を以下に説明する。まず、シリコ
ン酸化膜４上にシリコン窒化膜１５を形成し、更にフォ
トレジスト３０によってエッチング用開口部３１を形成
して素子分離領域のパターンニングを行う（図３Ａ）。
そして、エッチング用開口部３１を通じて、この部分の
シリコン窒化膜１５をエッチング（化学腐食）で取り除
き（図３Ｂ）、その後フォトレジスト３０を除去する
（図４Ａ）。
第二の素子形成領域５２を形成した後、ローコス法によ
り表面絶縁層としての素子分離領域を形成する。この素
子分離領域の形成方法を以下に説明する。まず、シリコ
ン酸化膜４上にシリコン窒化膜１５を形成し、更にフォ
トレジスト３０によってエッチング用開口部３１を形成
して素子分離領域のパターンニングを行う（図３Ａ）。
そして、エッチング用開口部３１を通じて、この部分の
シリコン窒化膜１５をエッチング（化学腐食）で取り除
き（図３Ｂ）、その後フォトレジスト３０を除去する
（図４Ａ）。
【００２２】そして、図４Ａに示す状態で高温加熱を行
いシリコン酸化膜４を拡大させる。ここでシリコン窒化
膜１５は酸化されにくい性質を有している。すなわち、
シリコン窒化膜１５直下のシリコン酸化膜４はそのまま
の状態で、シリコン窒化膜１５によってパターンニング
された部分のシリコン酸化膜４が厚く形成されることに
なる。図４Ｂはこの状態を示している。尚、シリコン酸
化膜４が厚く形成された部分が、表面絶縁層である素子
分離領域９である。
いシリコン酸化膜４を拡大させる。ここでシリコン窒化
膜１５は酸化されにくい性質を有している。すなわち、
シリコン窒化膜１５直下のシリコン酸化膜４はそのまま
の状態で、シリコン窒化膜１５によってパターンニング
された部分のシリコン酸化膜４が厚く形成されることに
なる。図４Ｂはこの状態を示している。尚、シリコン酸
化膜４が厚く形成された部分が、表面絶縁層である素子
分離領域９である。
【００２３】以上のようにして素子分離領域９を形成し
た後、シリコン窒化膜１５とシリコン窒化膜１５直下の
シリコン酸化膜４とをエッチングにより除去する。そし
て、このエッチングによって除去された箇所に、図５Ａ
に示すゲート電極７を形成する。このゲート電極７は、
エッチングにより除去したシリコン酸化膜４の部分に新
たなシリコン酸化膜を形成し、更にポリシリコン膜を成
長させた後、フォトレジストによりエッチングを行って
形成する。
た後、シリコン窒化膜１５とシリコン窒化膜１５直下の
シリコン酸化膜４とをエッチングにより除去する。そし
て、このエッチングによって除去された箇所に、図５Ａ
に示すゲート電極７を形成する。このゲート電極７は、
エッチングにより除去したシリコン酸化膜４の部分に新
たなシリコン酸化膜を形成し、更にポリシリコン膜を成
長させた後、フォトレジストによりエッチングを行って
形成する。
【００２４】次に、第一の素子形成領域５１や第二の素
子形成領域５２、その他所定の箇所に素子を形成する工
程を行う。素子形成はイオン注入により行い、Ｎ型領域
にはホウ素を、Ｐ型領域にはヒ素をそれぞれ打込み、そ
の後、拡散させてＰ型素子及びＮ型素子を形成する。す
なわち、第一の素子形成領域５１や第二の素子形成領域
５２はＰ型領域として構成されている為、ここにはヒ素
が打込まれ、拡散されてＮ型素子７１が形成される。こ
れに対して、Ｎ型領域にはホウ素が打込まれてＰ型素子
７２が形成される。尚、Ｐ型素子７２近傍は素子形成領
域５５として位置する。
子形成領域５２、その他所定の箇所に素子を形成する工
程を行う。素子形成はイオン注入により行い、Ｎ型領域
にはホウ素を、Ｐ型領域にはヒ素をそれぞれ打込み、そ
の後、拡散させてＰ型素子及びＮ型素子を形成する。す
なわち、第一の素子形成領域５１や第二の素子形成領域
５２はＰ型領域として構成されている為、ここにはヒ素
が打込まれ、拡散されてＮ型素子７１が形成される。こ
れに対して、Ｎ型領域にはホウ素が打込まれてＰ型素子
７２が形成される。尚、Ｐ型素子７２近傍は素子形成領
域５５として位置する。
【００２５】こうしてシリコン基板を図５Ｂに示す状態
に加工した後、基板背面２Ｘ（図５Ｂ）にエッチングを
施し背面凹部８を形成して図１に示す半導体装置を得
る。背面凹部８は、図１に示すように素子分離領域９に
達するように形成され、かつ第一の素子形成領域５１、
第二の素子形成領域５２及び素子形成領域５５が背面凹
部８から露出するように形成されている。
に加工した後、基板背面２Ｘ（図５Ｂ）にエッチングを
施し背面凹部８を形成して図１に示す半導体装置を得
る。背面凹部８は、図１に示すように素子分離領域９に
達するように形成され、かつ第一の素子形成領域５１、
第二の素子形成領域５２及び素子形成領域５５が背面凹
部８から露出するように形成されている。
【００２６】背面凹部８のエッチングは水酸化カリウム
等のアルカリ溶液やフッ硝酸等を用いて行う。これらは
シリコン基板中の不純物の濃度によってエッチング速度
が異なる為、所望の位置でエッチングを止めることがで
きる。つまり、素子分離領域９や各素子形成領域に達し
た時点でエッチングを止めることが可能である。尚、背
面凹部８には背面酸化膜９１を形成する。この背面酸化
膜９１によって半導体装置を汚染等から守ることがで
き、また半導体装置を強度化することができる。又、表
面全体を保護膜８８で覆う。
等のアルカリ溶液やフッ硝酸等を用いて行う。これらは
シリコン基板中の不純物の濃度によってエッチング速度
が異なる為、所望の位置でエッチングを止めることがで
きる。つまり、素子分離領域９や各素子形成領域に達し
た時点でエッチングを止めることが可能である。尚、背
面凹部８には背面酸化膜９１を形成する。この背面酸化
膜９１によって半導体装置を汚染等から守ることがで
き、また半導体装置を強度化することができる。又、表
面全体を保護膜８８で覆う。
【００２７】背面凹部８が図１に示す状態に形成される
ことによって、ｎ-シリコン層２２と、第一の素子形成
領域５１、第二の素子形成領域５２及び素子形成領域５
５とを完全に絶縁することが可能になる。つまり、ＰＮ
接合によって生じる寄生容量を回避することができ、高
速な素子を備えた半導体装置を得ることができる。尚、
第一の素子形成領域５１と第二の素子形成領域５２相互
間についても、単一の背面凹部８による絶縁が可能とな
る。
ことによって、ｎ-シリコン層２２と、第一の素子形成
領域５１、第二の素子形成領域５２及び素子形成領域５
５とを完全に絶縁することが可能になる。つまり、ＰＮ
接合によって生じる寄生容量を回避することができ、高
速な素子を備えた半導体装置を得ることができる。尚、
第一の素子形成領域５１と第二の素子形成領域５２相互
間についても、単一の背面凹部８による絶縁が可能とな
る。
【００２８】又、各素子はｎ-シリコン層２２内に形成
され、その後、背面凹部８によって絶縁される為、結晶
面の方向（いわゆる面方位）の統一された半導体装置を
得ることができる。すなわち、図６Ｃ、Ｄに示す従来の
ＳＥＮＴＡＸＹ法においては、シリコン基板２とエピタ
キシャル層８３との一体性が失われ、結晶面の方向が不
統一となるのに対し、本発明によればこのような不都合
は生じない。
され、その後、背面凹部８によって絶縁される為、結晶
面の方向（いわゆる面方位）の統一された半導体装置を
得ることができる。すなわち、図６Ｃ、Ｄに示す従来の
ＳＥＮＴＡＸＹ法においては、シリコン基板２とエピタ
キシャル層８３との一体性が失われ、結晶面の方向が不
統一となるのに対し、本発明によればこのような不都合
は生じない。
【００２９】更に、シリコン基板全体を薄く形成するも
のではなく、背面凹部８以外のｎ+シリコン基板２１は
残存させて背面凹部８を形成している。この為、半導体
装置の強度性を確保し、耐久性に優れた半導体装置を得
ることができる。
のではなく、背面凹部８以外のｎ+シリコン基板２１は
残存させて背面凹部８を形成している。この為、半導体
装置の強度性を確保し、耐久性に優れた半導体装置を得
ることができる。
【００３０】
【発明の効果】請求項１に係る半導体装置、及び請求項
２に係る半導体装置の製造方法においては、半導体基板
と素子形成領域とを完全に絶縁することができる。従っ
て、ＰＮ接合によって生じる寄生容量を回避することが
でき、高速な素子を備えた半導体装置を得ることが可能
となる。
２に係る半導体装置の製造方法においては、半導体基板
と素子形成領域とを完全に絶縁することができる。従っ
て、ＰＮ接合によって生じる寄生容量を回避することが
でき、高速な素子を備えた半導体装置を得ることが可能
となる。
【００３１】又、素子形成領域は半導体基板の基板表面
に一体として形成された後、背面凹部によって絶縁され
る為、素子形成領域と半導体基板との同質性を確保する
ことができる。従って、結晶面の方向が統一された半導
体装置を得ることができる。更に、半導体基板の基板背
面に形成するのは背面凹部であり、半導体基板全体を薄
く形成するものではない為、半導体基板の強度性を確保
することができる。従って、耐久性に優れ信頼性の高い
半導体装置を得ることができる。
に一体として形成された後、背面凹部によって絶縁され
る為、素子形成領域と半導体基板との同質性を確保する
ことができる。従って、結晶面の方向が統一された半導
体装置を得ることができる。更に、半導体基板の基板背
面に形成するのは背面凹部であり、半導体基板全体を薄
く形成するものではない為、半導体基板の強度性を確保
することができる。従って、耐久性に優れ信頼性の高い
半導体装置を得ることができる。
【００３２】請求項３に係る半導体装置においては、互
いに独立した第一の素子形成領域と第二の素子形成領域
とを得ることができる。従って、第一の素子形成領域と
第二の素子形成領域との間についても絶縁が可能とな
り、より確実に寄生容量の発生を回避し、高速な素子を
備えた半導体装置を得ることができる。
いに独立した第一の素子形成領域と第二の素子形成領域
とを得ることができる。従って、第一の素子形成領域と
第二の素子形成領域との間についても絶縁が可能とな
り、より確実に寄生容量の発生を回避し、高速な素子を
備えた半導体装置を得ることができる。
【図１】本発明に係る半導体装置の一実施例を示す断面
図である。
図である。
【図２】本発明に係る半導体装置の製造方法の一実施例
を示す断面図である。
を示す断面図である。
【図３】本発明に係る半導体装置の製造方法の一実施例
を示す断面図である。
を示す断面図である。
【図４】本発明に係る半導体装置の製造方法の一実施例
を示す断面図である。
を示す断面図である。
【図５】本発明に係る半導体装置の製造方法の一実施例
を示す断面図である。
を示す断面図である。
【図６】従来の半導体装置の製造方法を示す断面図であ
る。
る。
８・・・・・背面凹部 ９・・・・・素子分離領域 ２１・・・・ｎ+シリコン基板 ２２・・・・ｎ-シリコン層 ５１・・・・第一の素子形成領域 ５２・・・・第二の素子形成領域 ５５・・・・素子形成領域
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年４月１日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
Claims (3)
- 【請求項１】半導体基板の基板表面に形成された素子形
成領域、 半導体基板の基板表面に形成されており、素子形成領域
と接して位置する表面絶縁層、 半導体基板の基板背面に形成されてた背面凹部であっ
て、前記表面絶縁層に達し、かつ前記素子形成領域が露
出するよう形成された背面凹部、 を備えたことを特徴とする半導体装置。 - 【請求項２】半導体基板の基板表面に素子形成領域を形
成する工程、 素子形成領域と接するよう、半導体基板の基板表面に表
面絶縁層を形成する工程、 前記表面絶縁層に達し、かつ前記素子形成領域が露出す
るよう、半導体基板の基板表面に背面凹部を形成する工
程、 を備えたことを特徴とする半導体装置の製造方法。 - 【請求項３】請求項１の半導体装置において、 素子形成領域には中間絶縁層が位置して、当該素子形成
領域を第一の素子形成領域と第二の素子形成領域とに分
離し、 中間絶縁層は前記背面凹部から露出している、 ことを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3284998A JPH05129423A (ja) | 1991-10-30 | 1991-10-30 | 半導体装置及びその製造方法 |
| US08/310,011 US5420458A (en) | 1991-10-30 | 1994-09-21 | Semiconductor device and method of manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3284998A JPH05129423A (ja) | 1991-10-30 | 1991-10-30 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05129423A true JPH05129423A (ja) | 1993-05-25 |
Family
ID=17685824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3284998A Pending JPH05129423A (ja) | 1991-10-30 | 1991-10-30 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5420458A (ja) |
| JP (1) | JPH05129423A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004510329A (ja) * | 2000-09-21 | 2004-04-02 | ケンブリッジ セミコンダクター リミテッド | 半導体デバイスおよび半導体デバイスを形成する方法 |
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|---|---|---|---|---|
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| US6020618A (en) * | 1994-03-30 | 2000-02-01 | Denso Corporation | Semiconductor device in which thin silicon portions are formed by electrochemical stop etching method |
| US5915167A (en) * | 1997-04-04 | 1999-06-22 | Elm Technology Corporation | Three dimensional structure memory |
| US6551857B2 (en) * | 1997-04-04 | 2003-04-22 | Elm Technology Corporation | Three dimensional structure integrated circuits |
| KR100319615B1 (ko) | 1999-04-16 | 2002-01-09 | 김영환 | 반도체 장치에서의 소자격리방법 |
| GB2371922B (en) * | 2000-09-21 | 2004-12-15 | Cambridge Semiconductor Ltd | Semiconductor device and method of forming a semiconductor device |
| US6748994B2 (en) * | 2001-04-11 | 2004-06-15 | Avery Dennison Corporation | Label applicator, method and label therefor |
| US7402897B2 (en) * | 2002-08-08 | 2008-07-22 | Elm Technology Corporation | Vertical system integration |
| WO2006024857A1 (en) * | 2004-09-03 | 2006-03-09 | Cambridge Semiconductor Limited | Semiconductor device and method of forming a semiconductor device |
| JP4867915B2 (ja) * | 2005-02-16 | 2012-02-01 | 株式会社日立製作所 | 電子タグチップ |
| US20090250784A1 (en) * | 2008-04-08 | 2009-10-08 | Texas Instruments Incorporated | Structure and method for elimination of process-related defects in poly/metal plate capacitors |
| TWI618248B (zh) * | 2010-10-12 | 2018-03-11 | 高通公司 | 具有薄基體之垂直半導體元件 |
| US9159825B2 (en) | 2010-10-12 | 2015-10-13 | Silanna Semiconductor U.S.A., Inc. | Double-sided vertical semiconductor device with thinned substrate |
| US11342189B2 (en) | 2015-09-17 | 2022-05-24 | Semiconductor Components Industries, Llc | Semiconductor packages with die including cavities and related methods |
| US9893058B2 (en) * | 2015-09-17 | 2018-02-13 | Semiconductor Components Industries, Llc | Method of manufacturing a semiconductor device having reduced on-state resistance and structure |
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|---|---|---|---|---|
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| US3777227A (en) * | 1972-08-21 | 1973-12-04 | Westinghouse Electric Corp | Double diffused high voltage, high current npn transistor |
| US4505799A (en) * | 1983-12-08 | 1985-03-19 | General Signal Corporation | ISFET sensor and method of manufacture |
| US4949138A (en) * | 1987-10-27 | 1990-08-14 | Texas Instruments Incorporated | Semiconductor integrated circuit device |
| EP0316799B1 (en) * | 1987-11-13 | 1994-07-27 | Nissan Motor Co., Ltd. | Semiconductor device |
| JPH07113647B2 (ja) * | 1988-09-02 | 1995-12-06 | 日産自動車株式会社 | 半導体加速度センサ |
| US4954927A (en) * | 1988-09-16 | 1990-09-04 | Samsung Electronics Co., Ltd. | Double capacitor and manufacturing method thereof |
-
1991
- 1991-10-30 JP JP3284998A patent/JPH05129423A/ja active Pending
-
1994
- 1994-09-21 US US08/310,011 patent/US5420458A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2004510329A (ja) * | 2000-09-21 | 2004-04-02 | ケンブリッジ セミコンダクター リミテッド | 半導体デバイスおよび半導体デバイスを形成する方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5420458A (en) | 1995-05-30 |
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