JPH05129344A - Field-effect transistor and its manufacture - Google Patents
Field-effect transistor and its manufactureInfo
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- JPH05129344A JPH05129344A JP31553991A JP31553991A JPH05129344A JP H05129344 A JPH05129344 A JP H05129344A JP 31553991 A JP31553991 A JP 31553991A JP 31553991 A JP31553991 A JP 31553991A JP H05129344 A JPH05129344 A JP H05129344A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は電界効果トランジスタ
及びその製造方法に関し、特にその寄生抵抗の低減及び
耐圧の向上を図ったものに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a field effect transistor and a method of manufacturing the same, and more particularly to a field effect transistor having a reduced parasitic resistance and an improved breakdown voltage.
【０００２】[0002]
【従来の技術】図６は従来の電界効果トランジスタ（Ｆ
ＥＴ）の構造を示す断面図であり、図において、１は半
絶縁性半導体基板であり、この半絶縁性半導体基板１上
には、ノンドープＧａＡｓバッファ層２，ノンドープＩ
ｎＧａＡｓチャンネル層３，ｎ+ ＡｌＧａＡｓ電子供給
層４，ｎ+ ＧａＡｓキャップ層５が順次積層され、上記
ｎ+ ＡｌＧａＡｓ電子供給層４とノンドープＩｎＧａＡ
ｓチャンネル層３との間でヘテロ接合を有し、上記チャ
ンネル層３に形成される高い移動度を有する２次元電子
ガス層１０により高速動作を行う、いわゆるＨＥＭＴ(H
igh electron mobility transistor) 構造となってい
る。また９は上記ｎ+ ＧａＡｓキャップ層５に形成され
た凹部（リセス）８に配置されたゲート電極であり、該
ゲート電極９に印加する電圧により上記２次元電子ガス
層１０の濃度を変化させることでＦＥＴ動作を行う。ま
た６，７は上記リセス８近傍の上記キャップ層５の表面
に形成されたソース電極及びドレイン電極である。なお
上記キャップ層５は各電極とオーミックコンタクトを取
るための役割を果たすものである。2. Description of the Related Art FIG. 6 shows a conventional field effect transistor (F
ET) is a cross-sectional view showing a structure, in which 1 is a semi-insulating semiconductor substrate, and on this semi-insulating semiconductor substrate 1, a non-doped GaAs buffer layer 2 and a non-doped I substrate are provided.
An nGaAs channel layer 3, an n + AlGaAs electron supply layer 4, and an n + GaAs cap layer 5 are sequentially stacked, and the n + AlGaAs electron supply layer 4 and non-doped InGaA are formed.
The two-dimensional electron gas layer 10 having a high mobility formed in the channel layer 3 has a heterojunction with the s-channel layer 3 to perform a high-speed operation, so-called HEMT (H
igh electron mobility transistor) structure. Reference numeral 9 is a gate electrode arranged in a recess 8 formed in the n + GaAs cap layer 5, and the concentration of the two-dimensional electron gas layer 10 is changed by the voltage applied to the gate electrode 9. FET operation is performed. Reference numerals 6 and 7 denote a source electrode and a drain electrode formed on the surface of the cap layer 5 near the recess 8. The cap layer 5 serves to make ohmic contact with each electrode.
【０００３】次に動作原理について説明する。以上のよ
うに構成された電界効果トランジスタにおいて、ｎ+ Ａ
ｌＧａＡｓ電子供給層４の電子はヘテロ接合を越えてエ
ネルギー的に低いチャンネル層３側に移り、電子濃度の
高い領域、すなわち２次元電子ガス層１０を形成し、こ
の２次元電子ガス層１０に蓄積された電子をゲート電極
９に印加する電圧により制御し、ＦＥＴ動作を行う。こ
のとき全体に空乏層が広がった電子供給層４がＭＯＳの
絶縁膜の役割を果たす。Next, the operating principle will be described. In the field effect transistor configured as described above, n + A
The electrons of the 1GaAs electron supply layer 4 move to the side of the channel layer 3 where energy is low across the heterojunction, form a region with a high electron concentration, that is, a two-dimensional electron gas layer 10, and accumulate in this two-dimensional electron gas layer 10. The generated electrons are controlled by the voltage applied to the gate electrode 9 to perform the FET operation. At this time, the electron supply layer 4 in which the depletion layer spreads over the entire role serves as an insulating film of the MOS.
【０００４】ところでリセスを有する電界効果トランジ
スタにおいては、チャネル領域以外を表面空乏層の厚み
よりも厚くしてソース抵抗を低減する構造となってい
る。そしてこの構造におけるソース寄生抵抗ＲS は、リ
セス８のソース６側エッジとリセス８底面の延長線とソ
ース電極６のゲート９側エッジの延長線で囲まれた部分
によりほぼ決定されるが、製造時のマスク合わせや、ゲ
ート電極９形成のためのリセス８のマージン等の構造上
の制限のため、リセス８のソース電極６側のエッジはあ
まりソース電極６に近づけることはできない。従って、
ソース寄生抵抗ＲS の低減には制限がある。By the way, in a field effect transistor having a recess, the structure other than the channel region is made thicker than the thickness of the surface depletion layer to reduce the source resistance. The source parasitic resistance R S in this structure is almost determined by the portion surrounded by the source 6 side edge of the recess 8, the extension line of the recess 8 bottom surface and the gate 9 side edge extension line of the source electrode 6, The edge of the recess 8 on the side of the source electrode 6 cannot be very close to the source electrode 6 due to structural restrictions such as mask alignment at the time and a margin of the recess 8 for forming the gate electrode 9. Therefore,
There is a limit to the reduction of the source parasitic resistance R S.
【０００５】また、ゲート電極９直下のチャネルの電界
の水平方向成分を、リセス構造として垂直成分を作り出
して緩和しても、チャネルが水平方向にあるため、充分
に緩和することができずゲート電極９とドレイン電極７
間でブレークダウンしやすい。即ち、ゲート・ドレイン
間耐圧Ｖgd0 を向上させることが困難である。Further, even if the horizontal component of the electric field of the channel immediately below the gate electrode 9 is relaxed by creating a vertical component as a recess structure, it cannot be sufficiently relaxed because the channel is in the horizontal direction. 9 and drain electrode 7
Easy to break down between. That is, it is difficult to improve the gate-drain breakdown voltage V gd0 .
【０００６】[0006]
【発明が解決しようとする課題】従来の電界効果トラン
ジスタは以上のように構成されているので、ゲートをソ
ースに極端に近づけることができず、このためソース抵
抗ＲS を低減できず、またチャネル直下の電界の水平方
向成分が大きく凹部のドレイン側のエッジに電界が集中
し、ゲート・ドレイン間耐圧Ｖgd0 をドレイン抵抗Ｒd
を保ったまま向上させることができず、これらの理由の
ためデバイスのＤＣ（直流）及びＲＦ（高周波）特性を
大幅に向上させることが困難であるという問題点があっ
た。Since the conventional field effect transistor is constructed as described above, the gate cannot be extremely close to the source, so that the source resistance R S cannot be reduced and the channel cannot be reduced. The horizontal component of the electric field directly below is large and the electric field concentrates on the edge of the recess on the drain side, and the gate-drain breakdown voltage V gd0 is set to the drain resistance R d.
However, there is a problem that it is difficult to significantly improve the DC (direct current) and RF (high frequency) characteristics of the device for these reasons.
【０００７】この発明は上記のような問題点を解消する
ためになされたもので、ＦＥＴのソース抵抗ＲS を低減
でき、またドレイン抵抗Ｒd を劣化させることなくゲー
ト・ドレイン間耐圧Ｖgd0 の向上を図ることができる電
界効果トランジスタ及びその製造方法を提供することを
目的とする。The present invention has been made in order to solve the above-mentioned problems, and it is possible to reduce the source resistance R S of the FET and to reduce the gate-drain breakdown voltage V gd0 without deteriorating the drain resistance R d . It is an object of the present invention to provide a field effect transistor that can be improved and a manufacturing method thereof.
【０００８】[0008]
【課題を解決するための手段】この発明に係る電界効果
トランジスタ及びその製造方法は、半導体基体表面に一
方の主電極を形成し、該電極近傍に開口を有するレジス
トを用いて上記半導体基体に凹部を形成した後、斜め方
向から金属蒸着を行い上記一方の主電極が形成された側
の凹部側壁面にゲート電極を設け、さらに上記凹部の底
面に開口を有するレジストを用いて他方の主電極を形成
するようにしたものである。According to the field effect transistor and the method of manufacturing the same of the present invention, one main electrode is formed on the surface of a semiconductor substrate and a resist having an opening near the electrode is used to form a recess in the semiconductor substrate. After forming the metal film, the gate electrode is provided on the side wall surface of the recess on the side where the one main electrode is formed by obliquely performing metal deposition, and the other main electrode is formed by using a resist having an opening on the bottom surface of the recess. It is designed to be formed.
【０００９】また、上記半導体基体の凹部底面に第２の
凹部を設け、該第２の凹部に上記他方の主電極を配置す
るようにしたものである。A second concave portion is provided on the bottom surface of the concave portion of the semiconductor substrate, and the other main electrode is arranged in the second concave portion.
【００１０】また、上記半導体基体として、各電極のオ
ーミック接触のためのキャップ層を有し、該キャップ層
を上記凹部底面から上記ゲート電極近傍にかけて形成
し、上記他方の主電極を上記キャップ層上に配置するよ
うにしたものである。As the semiconductor substrate, there is a cap layer for ohmic contact of each electrode, the cap layer is formed from the bottom of the recess to the vicinity of the gate electrode, and the other main electrode is on the cap layer. It is designed to be placed in.
【００１１】さらに、上記キャップ層の下面にヘテロ接
合を形成する半導体層を有し、該半導体層を、上記ゲー
ト電極と上記凹部周辺の上記半導体基体表面に配置され
た一方の主電極間にのみ設けるようにしたものである。Further, a semiconductor layer forming a heterojunction is provided on the lower surface of the cap layer, and the semiconductor layer is provided only between the gate electrode and one main electrode arranged on the surface of the semiconductor substrate around the recess. It is provided.
【００１２】[0012]
【作用】この発明においては、凹部側壁面にゲート電極
を設け、該ゲート電極近傍の基板表面に主電極であるソ
ース電極を配置したから、ゲート電極がソース電極に接
近した構造となり、ソース寄生抵抗ＲS を大幅に低減す
ることができる。また、ドレイン電極を凹部底面に配置
したのでゲート電極のドレイン側エッジでの電界の水平
方向成分が緩和され、ゲート・ドレイン耐圧Ｖgd0 を向
上させることができる。In the present invention, since the gate electrode is provided on the side wall surface of the recess and the source electrode, which is the main electrode, is disposed on the substrate surface in the vicinity of the gate electrode, the structure in which the gate electrode is close to the source electrode causes the source parasitic resistance. R S can be significantly reduced. Further, since the drain electrode is arranged on the bottom surface of the recess, the horizontal component of the electric field at the drain side edge of the gate electrode is relaxed, and the gate-drain breakdown voltage V gd0 can be improved.
【００１３】また、上記凹部に第２の凹部を設け、該第
２の凹部にドレイン電極を配置するようにしたから、ゲ
ート・ドレイン耐圧Ｖgd0 をさらに向上させることがで
きる。Since the second concave portion is provided in the concave portion and the drain electrode is arranged in the second concave portion, the gate-drain breakdown voltage V gd0 can be further improved.
【００１４】また、オーミック接触のためのキャップ層
を、上記凹部内において、該凹部側壁面に形成されたゲ
ート電極近傍まで形成し、該キャップ層の前記凹部底面
に他方の主電極であるドレイン電極を配置するようにし
たから、ソース抵抗低減，ドレイン耐圧向上に加えてド
レイン抵抗を低減することができる。Further, a cap layer for ohmic contact is formed in the recess up to the vicinity of the gate electrode formed on the sidewall surface of the recess, and the drain electrode which is the other main electrode is formed on the bottom surface of the recess of the cap layer. Since this is arranged, the drain resistance can be reduced in addition to the source resistance reduction and the drain breakdown voltage improvement.
【００１５】さらに、凹部周辺の半導体基体上にドレイ
ン電極を設けるとともに、凹部内において、該凹部側壁
面に形成されたゲート電極近傍までキャップ層を形成
し、該キャップ層上にソース電極を設けたから、ソース
電極とゲート電極間距離が近接してソース抵抗が低減さ
れるとともに、ドレイン電極とゲート電極間距離が近接
してドレイン抵抗が低減され、さらに、ゲート電極直下
のゲート電極に向かう水平方向の電界成分が小さくな
り、ゲート・ドレイン耐圧が向上する。Further, the drain electrode is provided on the semiconductor substrate around the recess, and the cap layer is formed in the recess to the vicinity of the gate electrode formed on the sidewall surface of the recess, and the source electrode is provided on the cap layer. , The distance between the source electrode and the gate electrode is reduced to reduce the source resistance, the distance between the drain electrode and the gate electrode is reduced to reduce the drain resistance, and the horizontal direction toward the gate electrode directly below the gate electrode is reduced. The electric field component is reduced and the gate / drain breakdown voltage is improved.
【００１６】[0016]
【実施例】以下、この発明の一実施例による電界効果ト
ランジスタを図について説明する。図１において、図６
と同一符号は同一または相当部分を示し、１９はキャッ
プ層５の凹部８の側面に形成されたゲート電極、１６は
ゲート電極１９が形成された凹８近傍の基板平面部のキ
ャップ層５上に形成されたソース電極、１７は上記凹部
８の底面部のキャップ層５上に形成されたドレイン電極
である。DESCRIPTION OF THE PREFERRED EMBODIMENTS A field effect transistor according to an embodiment of the present invention will be described below with reference to the drawings. In FIG.
The same reference numeral indicates the same or corresponding portion, 19 is a gate electrode formed on the side surface of the recess 8 of the cap layer 5, 16 is on the cap layer 5 near the recess 8 in which the gate electrode 19 is formed, on the flat surface of the substrate. The formed source electrode 17 is a drain electrode formed on the cap layer 5 on the bottom surface of the recess 8.
【００１７】次に本実施例の作用効果について説明す
る。上記構成により、リセス８のソース電極側エッジか
らソース電極１６までの距離は従来と変わらないが、ゲ
ート電極１９がソース電極１６に接近して形成されてい
るためソース寄生抵抗ＲS が大幅に低減する。また、ゲ
ート電極１９が凹部８の側面に形成されているため、ゲ
ート電極１９直下のチャネルにおける電界の水平（図面
左右方法）成分が小さくなり、凹部８の底面までの垂直
（図面上下方向）成分により緩和されるため、ゲート・
ドレイン間耐圧Ｖgd0 が向上する。Next, the function and effect of this embodiment will be described. With the above configuration, the distance from the edge of the recess 8 on the source electrode side to the source electrode 16 is the same as the conventional one, but since the gate electrode 19 is formed close to the source electrode 16, the source parasitic resistance R S is significantly reduced. To do. Further, since the gate electrode 19 is formed on the side surface of the concave portion 8, the horizontal (drawing left and right method) component of the electric field in the channel directly below the gate electrode 19 becomes small, and the vertical component to the bottom surface of the concave portion 8 (vertical direction in the drawing). Gates
The drain withstand voltage V gd0 is improved.
【００１８】次に本発明の第２の実施例を図について説
明する。この実施例では、凹部８の底面にさらに凹部８
ａを形成し、その底面にドレイン電極１７を配置するよ
うにしたものである。このような構成とすることによ
り、上記第１の実施例と同様にしてソース寄生抵抗ＲS
が低減されるとともに、凹部８ａにより電界の垂直（図
面上下方向）成分が増大して水平成分が緩和されること
となり、ゲート・ドレイン間耐圧Ｖgd0 を一層向上させ
ることができる。Next, a second embodiment of the present invention will be described with reference to the drawings. In this embodiment, the concave portion 8 is further provided on the bottom surface of the concave portion 8.
a is formed, and the drain electrode 17 is arranged on the bottom surface thereof. With such a structure, the source parasitic resistance R S is similar to that of the first embodiment.
In addition, the vertical (vertical direction in the drawing) component of the electric field is increased and the horizontal component is alleviated by the recess 8a, so that the gate-drain breakdown voltage V gd0 can be further improved.
【００１９】なお、上記凹部の段数は２段以上であって
もよいことは言うまでもない。Needless to say, the number of steps of the recess may be two or more.
【００２０】次に本発明の第３の実施例を図について説
明する。この実施例では図３に示すように、凹部８上面
にソース電極１６を設け、凹部８の底部にドレイン電極
１７を設け、さらにドレイン電極１７側の凹部８の側面
からゲート電極１９の直下までｎ+ ＧａＡｓ層５を形成
するようにしたものである。Next, a third embodiment of the present invention will be described with reference to the drawings. In this embodiment, as shown in FIG. 3, the source electrode 16 is provided on the upper surface of the recess 8, the drain electrode 17 is provided on the bottom of the recess 8, and from the side surface of the recess 8 on the drain electrode 17 side to immediately below the gate electrode 19. + The GaAs layer 5 is formed.
【００２１】このように構成することにより、上記第１
の実施例と同様にしてソース寄生抵抗ＲS が低減すると
ともに、ゲート電極１９直下のチャネルの電界の水平成
分が垂直成分により緩和されるため、ゲート・ドレイン
間耐圧Ｖgd0 が向上するのに加え、ｎ+ ＧａＡｓ層５が
ドレイン電極１７側壁部に延在して形成されているた
め、ゲート電極１９とドレイン電極１７とが近接する構
造となり、ドレイン寄生抵抗Ｒd を低減することができ
る。With this structure, the first
The source parasitic resistance R S is reduced and the horizontal component of the electric field of the channel immediately below the gate electrode 19 is relaxed by the vertical component in the same manner as in the above embodiment, so that the gate-drain breakdown voltage V gd0 is improved. , N + GaAs layer 5 is formed so as to extend to the side wall portion of the drain electrode 17, the gate electrode 19 and the drain electrode 17 are in close proximity to each other, and the drain parasitic resistance R d can be reduced.
【００２２】次に本発明の第４の実施例を図４について
説明する。この実施例では、凹部８上面にドレイン電極
１７を設け、凹部８の底部にソース電極１６を設け、ソ
ース電極１６側の凹部８の側面からゲート電極１９の直
下までｎ+ＧａＡｓ層５を形成し、さらにゲート電極１
９とドレイン電極１７間のみにヘテロ接合を設けたもの
であり、このように構成することにより、ゲート電極１
９直下のチャネルの垂直成分が大きくなり、その水平成
分が緩和されてゲート耐圧の向上を図ることができると
ともに、ドレイン電極１７とゲート電極１９とが近接し
ているためドレイン抵抗が低減され、またゲート電極１
９がソース電極１６に接近して形成されているためソー
ス寄生抵抗ＲS を低減することができる。Next, a fourth embodiment of the present invention will be described with reference to FIG. In this embodiment, the drain electrode 17 is provided on the upper surface of the recess 8, the source electrode 16 is provided on the bottom of the recess 8, and the n + GaAs layer 5 is formed from the side surface of the recess 8 on the source electrode 16 side to immediately below the gate electrode 19. , And the gate electrode 1
9 and the drain electrode 17 are provided with a heterojunction only. With this structure, the gate electrode 1
The vertical component of the channel immediately below 9 is increased, the horizontal component is relaxed to improve the gate breakdown voltage, and the drain resistance is reduced because the drain electrode 17 and the gate electrode 19 are close to each other. Gate electrode 1
9 is formed close to the source electrode 16, the source parasitic resistance R S can be reduced.
【００２３】また、この実施例においてヘテロ接合をゲ
ート電極１９からドレイン電極１７間のみに形成したの
は、もしこの構造においてソース電極１６下方にまで延
在して形成するとＤＣ（直流）特性には影響がないが、
ＲＦ（周波数）特性の劣化が見られるためであり、これ
はヘテロ層形成によるソース抵抗の増大に起因するもの
と思われる。Further, in this embodiment, the heterojunction is formed only between the gate electrode 19 and the drain electrode 17 because if it is formed so as to extend below the source electrode 16 in this structure, DC (direct current) characteristics will not be obtained. It has no effect,
This is because the deterioration of the RF (frequency) characteristics is observed, which is considered to be due to the increase of the source resistance due to the formation of the hetero layer.
【００２４】次に上記第１ないし第４の実施例における
ゲート電極１９の具体的な製造方法を図５を用いて説明
する。図５において、２０は活性層等を備えた半導体基
体、１７ａはドレイン電極金属、１９ａはゲート電極金
属、２１，２２，２４はフォトレジストである。Next, a specific method for manufacturing the gate electrode 19 in the first to fourth embodiments will be described with reference to FIG. In FIG. 5, 20 is a semiconductor substrate provided with an active layer, 17a is a drain electrode metal, 19a is a gate electrode metal, 21, 22 and 24 are photoresists.
【００２５】まず図５(a) に示すように、活性層等を備
えた半導体基体２０上にソース電極１６を形成した後、
ゲート電極形成のために写真製版によりパターニングし
たフォトレジスト２１を設ける。First, as shown in FIG. 5A, after the source electrode 16 is formed on the semiconductor substrate 20 having an active layer and the like,
A photoresist 21 patterned by photolithography is provided to form a gate electrode.
【００２６】次に図５(b) に示すように、フォトレジス
ト２１をマスクとして、半導体基体２０に凹部８を形成
し、さらにゲート金属１９ａを斜め方向より蒸着し、凹
部８のソース側の側壁にゲート電極１９を形成する。Next, as shown in FIG. 5B, a recess 8 is formed in the semiconductor substrate 20 by using the photoresist 21 as a mask, and a gate metal 19a is obliquely deposited to form a sidewall of the recess 8 on the source side. A gate electrode 19 is formed on.
【００２７】次に図５(c) に示すように、リフトオフ法
により不要なゲート金属１９ａとフォトレジスト２１を
除去する。Next, as shown in FIG. 5C, unnecessary gate metal 19a and photoresist 21 are removed by a lift-off method.
【００２８】次いで図５(d) に示すように、ドレイン電
極形成のために写真製版によりパターニングしたフォト
レジスト２２を設ける。Next, as shown in FIG. 5D, a photoresist 22 patterned by photolithography is provided to form a drain electrode.
【００２９】次に図５(e) に示すように、フォトレジス
ト２２をマスクにドレイン金属１７ａを蒸着し、ドレイ
ン電極１７を形成する。Next, as shown in FIG. 5E, the drain metal 17a is vapor-deposited by using the photoresist 22 as a mask to form the drain electrode 17.
【００３０】次いでリフトオフ法により不要のドレイン
電極金属１７ａ及びフォトレジスト２２を除去すると、
図５(f) に示すようなＦＥＴが完成する。Then, the unnecessary drain electrode metal 17a and the photoresist 22 are removed by the lift-off method.
The FET as shown in FIG. 5 (f) is completed.
【００３１】なお、上記第１ないし第４の実施例では、
ヘテロ接合を有するＨＥＭＴ構造について説明したが、
ヘテロ接合を有さない、いわゆるＭＥＳＦＥＴであって
もよい。In the above first to fourth embodiments,
Having described a HEMT structure with a heterojunction,
It may be a so-called MESFET that does not have a heterojunction.
【００３２】さらに上記第４の実施例では、ヘテロ接合
を形成するノンドープＩｎＧａＡｓチャネル層３とｎ+
ＡｌＧａＡｓ電子供給層４をゲート電極１９とドレイン
電極１７間にのみ形成してＲＦ特性の劣化を防止するよ
うにしたが、必ずしもこのような構成にする必要はな
く、ゲート電極１９からソース電極１６にかけて形成す
るようにしてもよい。Further, in the fourth embodiment, the non-doped InGaAs channel layer 3 and n + forming the heterojunction are formed.
Although the AlGaAs electron supply layer 4 is formed only between the gate electrode 19 and the drain electrode 17 so as to prevent the deterioration of the RF characteristics, it is not always necessary to have such a configuration, and the gate electrode 19 to the source electrode 16 are not necessarily formed. It may be formed.
【００３３】[0033]
【発明の効果】以上のように、この発明によれば、ゲー
ト電極を凹部側壁面に形成し、ソース電極を上記凹部近
傍の半導体基体表面に設けるとともに、ドレイン電極を
上記凹部の底面に設けたから、ソース電極とゲート電極
との距離が接近してソース抵抗を低減することができる
とともに、ゲート電極直下の電界の水平方向成分が緩和
されてゲート・ドレイン耐圧を向上するという効果があ
る。As described above, according to the present invention, the gate electrode is formed on the sidewall surface of the recess, the source electrode is provided on the surface of the semiconductor substrate near the recess, and the drain electrode is provided on the bottom surface of the recess. The source electrode and the gate electrode are close to each other, so that the source resistance can be reduced, and the horizontal component of the electric field directly under the gate electrode is relaxed, so that the gate / drain breakdown voltage is improved.
【００３４】また、上記凹部内に第２の凹部を設け、こ
の第２の凹部に上記ドレイン電極を配置することで、さ
らに電界の水平方向成分が緩和され、一層ゲート・ドレ
イン耐圧を向上することができるという効果がある。By providing a second recess in the recess and disposing the drain electrode in the second recess, the horizontal component of the electric field is further relaxed, and the gate-drain breakdown voltage is further improved. There is an effect that can be.
【００３５】また、上記半導体基体表面に各電極とオー
ミック接触を取るためのキャップ層を設け、上記凹部内
において該キャップ層を前記凹部側壁面に設けられたゲ
ート電極近傍まで形成し、凹部底部のキャップ層上にド
レイン電極を配置するようにしたから、ソース・ゲート
電極間の距離が短縮されてソース抵抗を低減でき、ゲー
ト電極直下のチャネルの水平方向成分が小さくなりゲー
ト・ドレイン低圧が向上するのに加えて、ゲート・ドレ
イン電極間の距離が短縮されてドレイン抵抗を低減する
ことができるという効果がある。Further, a cap layer for making ohmic contact with each electrode is provided on the surface of the semiconductor substrate, and the cap layer is formed in the concave portion up to the vicinity of the gate electrode provided on the side wall surface of the concave portion. Since the drain electrode is placed on the cap layer, the distance between the source and gate electrodes can be shortened to reduce the source resistance, the horizontal component of the channel directly below the gate electrode can be reduced, and the gate and drain low voltage can be improved. In addition to the above, there is an effect that the distance between the gate and the drain electrode is shortened and the drain resistance can be reduced.
【００３６】また、上記半導体基体表面に各電極とオー
ミックコンタクトを取るためのキャップ層を設け、上記
凹部内において該キャップ層を前記凹部側壁面に設けら
れたゲート電極近傍まで形成し、凹部底部のキャップ層
上にソース電極を配置するようにしたから、ドレイン・
ゲート電極間の距離が短縮されてドレイン抵抗を低減で
き、ゲート電極直下のチャネルの水平方向成分が小さく
なりゲート・ドレイン低圧を向上でき、ソース・ドレイ
ン電極間の距離が短縮されてソース抵抗を低減すること
ができるという効果がある。Further, a cap layer for making ohmic contact with each electrode is provided on the surface of the semiconductor substrate, and the cap layer is formed in the concave portion up to the vicinity of the gate electrode provided on the side wall surface of the concave portion. Since the source electrode is arranged on the cap layer,
The distance between the gate electrodes can be shortened to reduce the drain resistance, the horizontal component of the channel directly below the gate electrode can be reduced to improve the gate / drain low voltage, and the distance between the source / drain electrodes can be shortened to reduce the source resistance. There is an effect that can be done.
【図面の簡単な説明】[Brief description of drawings]
【図１】この発明の一実施例による電界効果トランジス
タの構造を示す断面図。FIG. 1 is a sectional view showing the structure of a field effect transistor according to an embodiment of the present invention.
【図２】この発明の第２の実施例による電界効果トラン
ジスタの構造を示す断面図。FIG. 2 is a sectional view showing the structure of a field effect transistor according to a second embodiment of the present invention.
【図３】この発明の第３の実施例による電界効果トラン
ジスタの構造を示す断面図。FIG. 3 is a sectional view showing the structure of a field effect transistor according to a third embodiment of the present invention.
【図４】この発明の第４の実施例による電界効果トラン
ジスタの構造を示す断面図。FIG. 4 is a sectional view showing the structure of a field effect transistor according to a fourth embodiment of the present invention.
【図５】この発明の第１ないし第４の発明による電界効
果トランジスタのゲート電極の製造方法を説明するため
の製造工程図。FIG. 5 is a manufacturing process drawing for explaining the manufacturing method of the gate electrode of the field effect transistor according to the first to fourth inventions of the present invention.
【図６】従来の電界効果トランジスタ（ＦＥＴ）の構造
を示す断面図。FIG. 6 is a sectional view showing the structure of a conventional field effect transistor (FET).
１ 半絶縁性半導体基板 ２ ノンドープＧａＡｓバッファ層 ３ ノンドープＩｎＧａＡｓチャネル層 ４ ｎ+ ＡｌＧａＡｓ電子供給層 ５ ｎ+ ＧａＡｓキャップ層 ８ 凹部 ８ａ 第２の凹部 １０ ２次元電子ガス層 １６ ソース電極 １７ ドレイン電極 １７ａ ドレイン電極金属 １９ ゲート電極 １９ａ ゲート電極金属 ２０ 活性層等を備えた半導体基体 ２１ フォトレジスト ２２ フォトレジスト1 semi-insulating semiconductor substrate 2 non-doped GaAs buffer layer 3 non-doped InGaAs channel layer 4 n + AlGaAs electron supply layer 5 n + GaAs cap layer 8 recess 8a second recess 10 two-dimensional electron gas layer 16 source electrode 17 drain electrode 17a drain Electrode metal 19 Gate electrode 19a Gate electrode metal 20 Semiconductor substrate provided with active layer 21 Photoresist 22 Photoresist
Claims (5)
該半導体基体表面に設けられたソースまたはドレイン電
極となる主電極と、上記半導体基体表面の凹部に設けら
れたゲート電極とを備えた電界効果トランジスタにおい
て、 上記ゲート電極を、 上記凹部の側壁面に配置し、 上記主電極の一方を、 上記凹部の底面に配置したことを特徴とする電界効果ト
ランジスタ。1. A semiconductor substrate having a recess on its surface,
In a field effect transistor comprising a main electrode provided on the surface of a semiconductor substrate and serving as a source or drain electrode, and a gate electrode provided in a recess on the surface of the semiconductor substrate, the gate electrode is provided on a sidewall surface of the recess. A field effect transistor, wherein one of the main electrodes is disposed on the bottom surface of the recess.
おいて、 上記凹部はその底部に第２の凹部を有し、 上記凹部底面に配置された一方の主電極は、該第２の凹
部内に配置されていることを特徴とする電界効果トラン
ジスタ。2. The field effect transistor according to claim 1, wherein the recess has a second recess at a bottom thereof, and one main electrode disposed on the bottom surface of the recess is disposed within the second recess. A field effect transistor characterized by being provided.
おいて、 上記半導体基体表面には上記各電極とオーミック接触を
行うためのキャップ層が形成され、 該キャップ層は、上記凹部底面から凹部側壁面の上記ゲ
ート電極近傍まで形成されたものであり、 上記凹部の底面に配置される一方の主電極は、上記キャ
ップ層上に配置されたものであることを特徴とする電界
効果トランジスタ。3. The field effect transistor according to claim 1, wherein a cap layer for making ohmic contact with each of the electrodes is formed on the surface of the semiconductor substrate, and the cap layer extends from the bottom surface of the recess to the sidewall surface of the recess. A field effect transistor characterized in that it is formed up to the vicinity of the gate electrode, and one main electrode arranged on the bottom surface of the recess is arranged on the cap layer.
おいて、 上記キャップ層下面にヘテロ接合面を形成する半導体層
を有し、 該半導体層は、上記ゲート電極と上記凹部周辺の上記半
導体基体表面に配置された一方の主電極間にのみ設けら
れたものであることを特徴とする電界効果トランジス
タ。4. The field effect transistor according to claim 3, further comprising a semiconductor layer forming a heterojunction surface on the lower surface of the cap layer, the semiconductor layer being on the surface of the semiconductor substrate around the gate electrode and the recess. A field effect transistor characterized in that it is provided only between one of the arranged main electrodes.
を設け、該凹部にゲート電極を形成するとともに、上記
半導体基体表面にソースまたはドレイン電極となる主電
極を形成してなる電界効果トランジスタを製造する方法
において、 半導体基体表面に一方の主電極を形成する工程と、 該形成された主電極近傍に開口を有するレジストを用い
上記半導体基体表面に凹部を形成する工程と、 斜め方向から金属蒸着を行い、上記一方の主電極が形成
された凹部側壁面にゲート電極を形成する工程と、 上記凹部底面の所定部分に開口を有するレジストを用い
て金属蒸着を行い、前記凹部底面に他方の主電極を形成
する工程とを含むことを特徴とする電界効果トランジス
タの製造方法。5. A field effect transistor comprising a semiconductor substrate on which an active layer is formed, a recessed portion, a gate electrode formed in the recessed portion, and a main electrode serving as a source or drain electrode formed on the surface of the semiconductor substrate. In the method for manufacturing the method described above, a step of forming one main electrode on the surface of the semiconductor substrate, a step of forming a recess on the surface of the semiconductor substrate using a resist having an opening in the vicinity of the formed main electrode; The step of performing vapor deposition to form a gate electrode on the side wall surface of the concave portion on which the one main electrode is formed, and the metal vapor deposition using a resist having an opening at a predetermined portion of the concave portion bottom surface, and the other on the concave portion bottom surface. A method of manufacturing a field effect transistor, comprising the step of forming a main electrode.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31553991A JPH05129344A (en) | 1991-10-31 | 1991-10-31 | Field-effect transistor and its manufacture |
Applications Claiming Priority (1)
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| JP31553991A JPH05129344A (en) | 1991-10-31 | 1991-10-31 | Field-effect transistor and its manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05129344A true JPH05129344A (en) | 1993-05-25 |
Family
ID=18066563
Family Applications (1)
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|---|---|---|---|
| JP31553991A Pending JPH05129344A (en) | 1991-10-31 | 1991-10-31 | Field-effect transistor and its manufacture |
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| Country | Link |
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| JP (1) | JPH05129344A (en) |
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- 1991-10-31 JP JP31553991A patent/JPH05129344A/en active Pending
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