JPH05128848A - Memory action arbitrating circuit - Google Patents
Memory action arbitrating circuitInfo
- Publication number
- JPH05128848A JPH05128848A JP3311317A JP31131791A JPH05128848A JP H05128848 A JPH05128848 A JP H05128848A JP 3311317 A JP3311317 A JP 3311317A JP 31131791 A JP31131791 A JP 31131791A JP H05128848 A JPH05128848 A JP H05128848A
- Authority
- JP
- Japan
- Prior art keywords
- request
- output
- input
- dma
- refresh
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Bus Control (AREA)
- Dram (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はメモリの動作要求を調停
する回路に関し、特に相互に非同期に発生するリフレッ
シュ要求とＤＭＡ（Direct Memory Access：直接メモリ
アクセス制御による転送）要求を調停するメモリ動作調
停回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit for arbitrating a memory operation request, and more particularly to a memory operation arbitration for arbitrating a refresh request and a DMA (Direct Memory Access: transfer by a direct memory access control) request generated asynchronously with each other. Regarding the circuit.
【０００２】[0002]
【従来の技術】メモリ素子、特にダイナミック・ランダ
ム・アクセス・メモリ（ＤＲＡＭ）を使用するデータ処
理装置のメモリ動作として、主に以下の３種類がある。
すなわち、１つ目はデータの読み書きを行うためのアク
セス動作、２つ目はＤＲＡＭのリフレッシュ処理を行う
ためのリフレッシュ動作、そして３つ目は外部からの要
求に基づき該メモリのアクセス権、制御権を他の装置に
委譲するＤＭＡ動作である。データ処理装置は上記３つ
の動作を調停し、誤りなくメモリを動作させる必要があ
る。2. Description of the Related Art There are mainly three types of memory operations of a data processing device using a memory device, particularly a dynamic random access memory (DRAM).
That is, the first is an access operation for reading and writing data, the second is a refresh operation for refreshing DRAM, and the third is an access right and control right for the memory based on a request from the outside. Is a DMA operation for delegating to another device. The data processing device must arbitrate the above three operations and operate the memory without error.
【０００３】この調停動作を実現する、同期型システム
における最も簡便な方法として、図５のタイミングチャ
ートに示した調停方法がある。すなわち、定期的に発生
するアクセス要求１回につき１回のリフレッシュ要求を
付随させ、さらにこの対を１サイクルとした時のサイク
ルの終了時にＤＭＡ要求を検証しながらメモリを動作さ
せる方法である。An arbitration method shown in the timing chart of FIG. 5 is the simplest method for realizing this arbitration operation in a synchronous system. That is, this is a method in which a refresh request is associated with each access request that occurs periodically, and the memory is operated while verifying the DMA request at the end of the cycle when this pair is taken as one cycle.
【０００４】一方で、データ駆動型システムのように、
処理すべきデータが発生した時のみそのタイミングでア
クセス動作が行われる非同期型システムが考えられる。
この場合、先ずアクセス動作が定期的且つ確実に実行さ
れるとは限らないため、リフレッシュ動作をアクセス動
作に付随させて行うことはできない。したがって、リフ
レッシュ動作を定期的に行うためには、定期的にリフレ
ッシュ動作要求を発生する手段を設けるなどの対策を必
要とする。この場合、アクセス要求とリフレッシュ要求
の調停は、図６に示したように２つの非同期な入力パル
スに対して、一定の間隔を置き時間的に順序立てたパル
ス列としてこれを出力する合流回路を用いて解決するこ
とができる。上記３つ目の要求であるＤＭＡ要求の調停
も、図６に示す合流回路によりＤＭＡ要求とリフレッシ
ュ要求とを調停し、さらにその調停結果とアクセス要求
とを調停するなどによって基本的には実現することがで
きる。On the other hand, like a data driven system,
An asynchronous system is conceivable in which an access operation is performed at that timing only when data to be processed occurs.
In this case, since the access operation is not always executed regularly and surely, the refresh operation cannot be performed along with the access operation. Therefore, in order to regularly perform the refresh operation, it is necessary to take measures such as providing a means for regularly generating the refresh operation request. In this case, the arbitration between the access request and the refresh request uses a merging circuit that outputs two asynchronous input pulses as a pulse train with a fixed interval and time order as shown in FIG. Can be solved. Arbitration of the DMA request, which is the third request, is basically realized by arbitrating the DMA request and the refresh request by the merging circuit shown in FIG. 6 and further arbitrating the arbitration result and the access request. be able to.
【０００５】[0005]
【発明が解決しようとする課題】しかし、ＤＭＡ動作の
場合他の２つの動作と性格が異なる面がある。すなわ
ち、アクセスおよびリフレッシュ動作の要求の意味合い
はあくまでトリガリングであり、アクセス動作およびリ
フレッシュ動作に要求する時間は定められた長さであ
る。したがって、要求が受領されさえすれば一定時間後
には動作が終了していると予測することが可能である。
そのため、図６に示したような合流回路を用いることに
よって、調停を実現することができる。However, the DMA operation is different in character from the other two operations. That is, the meaning of the request for the access and refresh operations is just triggering, and the time required for the access and refresh operations is a fixed length. Therefore, as long as the request is received, it can be predicted that the operation is completed after a certain time.
Therefore, arbitration can be realized by using the merging circuit as shown in FIG.
【０００６】一方、ＤＭＡ要求の場合、その動作時間の
長さがＤＭＡ要求を発生する装置の意志に従っており、
そのシステムから見た場合不定であるという点が他の２
つの要求と異なる。例えば、リフレッシュ要求とＤＭＡ
要求の調停を図６に示した回路で実現したとして、ＤＭ
Ａ要求とリフレッシュ要求の２つが発生し、前者がわず
かに早かった状況を考える。すると、合流回路は先ずＤ
ＭＡ要求に対応したパルスを出力する。次に一定時間後
リフレッシュ要求に対応したパルスを出力する。しかし
ながら、この時点でＤＭＡ動作が終わっている保証は全
くない。したがって、図６の合流回路のそのままの適用
では、正く調停されていないということになる。そこ
で、本発明は上記事情を考慮してなされたもので、その
目的とするところは、ＤＭＡ要求とリフレッシュ要求の
調停においても正しく動作する簡易なメモリ動作調停回
路を提供することである。On the other hand, in the case of a DMA request, the length of its operation time depends on the intention of the device that issues the DMA request,
Another point is that it is uncertain when viewed from that system.
Different from one request. For example, refresh request and DMA
Assuming that the circuit shown in FIG. 6 realizes request arbitration, DM
Consider a situation in which the A request and the refresh request occur, and the former is slightly earlier. Then, the merging circuit is first D
A pulse corresponding to the MA request is output. Then, after a certain period of time, a pulse corresponding to the refresh request is output. However, there is no guarantee that the DMA operation has ended at this point. Therefore, if the merging circuit of FIG. 6 is applied as it is, the arbitration is not properly performed. Therefore, the present invention has been made in consideration of the above circumstances, and an object of the present invention is to provide a simple memory operation arbitration circuit that operates correctly even in arbitration of a DMA request and a refresh request.
【０００７】[0007]
【課題を解決するための手段】上記の目的を達成するた
めに、本発明に係るメモリ動作調停回路は、メモリの動
作要求を調停するための調停回路であって、ＤＭＡ要求
中でないことを検証しつつリフレッシュ要求を受付け出
力する手段と、このリフレッシュ要求を一時記憶する記
憶手段と、この記憶手段により記憶されたリフレッシュ
要求をＤＭＡ要求解除により発効させ出力する手段と、
リフレッシュ要求出力中はＤＭＡ要求の出力を抑制する
手段とを備え、リフレッシュ要求とＤＭＡ要求が重なっ
て入力された場合後から入力された要求を抑制し、既に
出力中の要求が終了した際に出力するものである。To achieve the above object, a memory operation arbitration circuit according to the present invention is an arbitration circuit for arbitrating an operation request of a memory, and it is verified that a DMA request is not being made. And a means for receiving and outputting a refresh request, a storage means for temporarily storing the refresh request, a means for causing the refresh request stored by the storage means to be activated by releasing the DMA request, and outputting the refresh request,
A means for suppressing the output of the DMA request is provided during the output of the refresh request, and when the refresh request and the DMA request are input in an overlapping manner, the request that is input later is suppressed, and the request that is already being output is output. To do.
【０００８】[0008]
【作用】上記の構成を有する本発明においては、エッヂ
トリガによるリフレッシュ要求と、レベルによるＤＭＡ
要求の各々の要求方法の特徴を生かし、簡易な構成のメ
モリ動作調停回路を実現することが可能となる。In the present invention having the above structure, the refresh request by the edge trigger and the DMA by the level are performed.
It is possible to realize a memory operation arbitration circuit having a simple configuration by making the most of the characteristics of each request method.
【０００９】[0009]
【実施例】以下に、この発明の実施例を図面を参照しな
がら詳細に説明する。図１は本発明に係るメモリ動作調
停回路の一実施例を示す。同図において、１、２および
３はリセット機能を有するＤ型フリップフロップ（以
下、ＤＦＦと称す）である。４、５および７はＯＲゲー
ト、６はインバータ、８はＮＡＮＤゲート、１０、１
１、１２および１３は遅延回路である。遅延回路１０は
ＤＭＡ要求の出力前にリフレッシュ要求の出力を確認す
る時間を得るための遅延回路であり、遅延回路１１およ
び１２は要求内容を示すフラッグが不安定な状態で要求
が出力されないための遅延回路であり、また遅延回路１
３はリフレッシュ動作時間を満たす一定時間要求を出力
し続けるための遅延回路である。Embodiments of the present invention will now be described in detail with reference to the drawings. FIG. 1 shows an embodiment of a memory operation arbitration circuit according to the present invention. In the figure, reference numerals 1, 2 and 3 denote D-type flip-flops (hereinafter referred to as DFF) having a reset function. 4, 5 and 7 are OR gates, 6 is an inverter, 8 is a NAND gate, 10, 1
Reference numerals 1, 12 and 13 are delay circuits. The delay circuit 10 is a delay circuit for obtaining a time for confirming the output of the refresh request before the output of the DMA request, and the delay circuits 11 and 12 are for outputting the request because the flag indicating the request content is unstable. Delay circuit, and delay circuit 1
Reference numeral 3 is a delay circuit for continuing to output the request for a fixed time that satisfies the refresh operation time.
【００１０】入力線ＲＲＥＱは、リフレッシュ要求を入
力する線であり、図１の回路ではＲＲＥＱの立ち上りで
リフレッシュ要求を示す。入力線ＤＲＥＱは、ＤＭＡ要
求を入力する線であり、この回路ではＤＲＥＱの“０”
入力によりＤＭＡ要求を示す。出力線ＲＥＱは要求出力
線であり、この回路では“１”の時、リフレッシュまた
はＤＭＡが要求されていることを示す。出力線Ｆはフラ
ッグ出力線であり、この回路ではフラッグが“１”を出
力している時はリフレッシュ要求を示し、“０”を出力
している時はＤＭＡ要求を示す。また、このフラッグ値
はＲＥＱ＝１の時有効である。The input line RREQ is a line for inputting a refresh request, and the circuit of FIG. 1 indicates the refresh request at the rising edge of RREQ. The input line DREQ is a line for inputting a DMA request, and in this circuit, DREQ is "0".
Input indicates a DMA request. The output line REQ is a request output line, and when it is "1" in this circuit, it indicates that refresh or DMA is requested. The output line F is a flag output line. In this circuit, when the flag outputs "1", it indicates a refresh request, and when it outputs "0", it indicates a DMA request. This flag value is valid when REQ = 1.
【００１１】次に、図２のタイミングチャートを参照し
ながら、本実施例の基本的な要求入力・出力動作につい
て説明する。ＲＲＥＱに立ち上りパルスが入力される
と、ＤＲＥＱ入力が“１”（ＤＭＡ要求なし）であるこ
とからＤＦＦ１がこの値“１”を取り込み、出力するこ
とによって、ノードＲＦは１となる。そして、Ｆ出力、
ＲＥＱ出力がこの順で“１”を出力していく（リフレッ
シュ要求出力）。この２つの値はＮＡＮＤゲート８、遅
延回路１３を経て一定時間後ノードＲを“０”とし、Ｄ
ＦＦ１、２、３をリセットする。そして、ノードＲＦ、
ＲＥＱ出力、Ｆ出力とこの順で“０”に復帰していく。
このようにして、一連のリフレッシュ要求受付処理が行
われる。Next, the basic request input / output operation of this embodiment will be described with reference to the timing chart of FIG. When a rising pulse is input to RREQ, since the DREQ input is "1" (no DMA request), the DFF1 takes in this value "1" and outputs it, whereby the node RF becomes 1. And F output,
The REQ output outputs "1" in this order (refresh request output). These two values pass through the NAND gate 8 and the delay circuit 13, and after a certain time, the node R is set to "0", and D
Reset FF1, 2, 3 And node RF,
The REQ output and the F output are returned to "0" in this order.
In this way, a series of refresh request acceptance processing is performed.
【００１２】さらに、ＤＲＥＱ入力が“０”に立ち下る
と、この値はインバータ６、遅延回路１０、ＯＲゲート
５を経てそのままＲＥＱ出力に出力される（ＤＭＡ要求
出力）。そして、ＤＲＥＱ入力が“１”に立ち上がる
と、そのままＲＥＱ出力を“０”に復帰させる。この時
ＤＦＦ３はＤＦＦ２の出力を取り込むが、ＤＦＦ２の出
力が“０”であることからＤＦＦ３の出力は不変であ
る。このようにして、一連のＤＭＡ要求受付処理が行わ
れる。Further, when the DREQ input falls to "0", this value is directly output to the REQ output via the inverter 6, the delay circuit 10 and the OR gate 5 (DMA request output). Then, when the DREQ input rises to "1", the REQ output is directly returned to "0". At this time, the DFF3 takes in the output of the DFF2, but since the output of the DFF2 is "0", the output of the DFF3 is unchanged. In this way, a series of DMA request acceptance processing is performed.
【００１３】また、図３のタイミングチャートを参照し
ながら、本実施例のリフレッシュ要求とＤＭＡ要求の調
停動作（リフレッシュ要求が優先された場合）について
説明する。ＲＲＥＱ入力に立ち上がりパルスが入力され
た時点でＤＲＥＱ入力が“１”だった場合は、ＤＦＦ１
に“１”が取り込まれ前記の通りリフレッシュ要求が出
力される。この要求を出力中にＤＲＥＱ入力を“０”に
立ち下げても、Ｆ出力、ＲＥＱ出力に何ら影響を与えな
い。そして、一連のリフレッシュ要求受付処理が終わっ
た時点でなおＤＲＥＱ入力が“０”だった場合は、Ｆ出
力が“０”に復帰するだけであり、ＲＥＱ出力はＤＲＥ
Ｑ入力が“０”である期間“１”を出力し続ける。この
ようにして、リフレッシュ要求とＤＭＡ要求の調停およ
び要求のバトンタッチが実現されている。The arbitration operation of the refresh request and the DMA request (when the refresh request is prioritized) of this embodiment will be described with reference to the timing chart of FIG. If the DREQ input is "1" when the rising pulse is input to the RREQ input, DFF1
"1" is taken in and the refresh request is output as described above. Even if the DREQ input is lowered to "0" while outputting this request, there is no effect on the F output and the REQ output. If the DREQ input is still "0" at the end of the series of refresh request acceptance processing, the F output only returns to "0", and the REQ output changes to DRE.
"1" is continuously output while the Q input is "0". In this way, arbitration of refresh requests and DMA requests and baton touch of requests are realized.
【００１４】さらに、図４のタイミングチャートを参照
しながら、本実施例のリフレッシュ要求とＤＭＡ要求の
調停動作（ＤＭＡ要求が優先された場合）について説明
する。ＤＲＥＱ入力が“０”に立ち下がると、前記のよ
うにＦ＝０、ＲＥＱ＝１のＤＭＡ要求を出力する。この
ときに、ＲＲＥＱ入力に立ち上がりパルスを入力しても
ＤＦＦ１は“１”を取り込まず、Ｆ出力、ＲＥＱ出力に
何ら影響を与えない。ただし、この場合、ＤＦＦ２に
“１”が取り込まれて記憶される。ＤＲＥＱ入力が
“１”に復帰すると、ＤＦＦ３はＤＦＦ２の出力“１”
を取り込み出力する。この結果、ノードＲＦは“１”と
なり、前記のような一連のリフレッシュ要求受付処理を
実行する。このようにして、ＤＭＡ要求とリフレッシュ
要求の調停および要求のバトンタッチが実現されてい
る。Further, the arbitration operation of the refresh request and the DMA request (when the DMA request is prioritized) of this embodiment will be described with reference to the timing chart of FIG. When the DREQ input falls to "0", the DMA request of F = 0 and REQ = 1 is output as described above. At this time, even if a rising pulse is input to the RREQ input, the DFF1 does not capture "1" and does not affect the F output and the REQ output. However, in this case, "1" is fetched and stored in the DFF2. When the DREQ input returns to "1", the DFF3 outputs "1" from the DFF2.
Capture and output. As a result, the node RF becomes "1", and the series of refresh request acceptance processing described above is executed. In this way, the arbitration of the DMA request and the refresh request and the baton touch of the request are realized.
【００１５】[0015]
【発明の効果】以上説明したように本発明によれば、エ
ッヂトリガによるリフレッシュ要求と、レベルによるＤ
ＭＡ要求の各々の要求方法の特徴を生かした、メモリ動
作調停回路を簡易に実現可能である。そして、一方の要
求を出力中に他方の要求が入力されても、出力中の要求
を中断することなく、且つ、後に入力された要求を無視
することもなく、現在の要求出力の終了後円滑に他方の
要求出力へと遷移することができる。As described above, according to the present invention, the refresh request by the edge trigger and the D by the level are performed.
It is possible to easily realize a memory operation arbitration circuit that makes use of the characteristics of each request method of MA request. Even if one request is being output while the other request is being input, the request being output is not interrupted, and the request that was input later is not ignored. To the other request output.
【図１】本発明に係るメモリ動作調停回路の一実施例を
示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of a memory operation arbitration circuit according to the present invention.
【図２】図１の回路における各々の要求処理の動作を説
明するためのタイミングチャートである。FIG. 2 is a timing chart for explaining the operation of each request process in the circuit of FIG.
【図３】リフレッシュ要求が優先された場合の調停動作
のタイミングチャートである。FIG. 3 is a timing chart of an arbitration operation when a refresh request is prioritized.
【図４】ＤＭＡ要求が優先された場合の調停動作のタイ
ミングチャートである。FIG. 4 is a timing chart of an arbitration operation when a DMA request is prioritized.
【図５】従来の調停方法を説明するためのタイミングチ
ャートである。FIG. 5 is a timing chart for explaining a conventional arbitration method.
【図６】従来の調停回路に必要な合流回路の一例を示す
回路図である。FIG. 6 is a circuit diagram showing an example of a merging circuit required for a conventional arbitration circuit.
１ Ｄ型フリップフロップ ２ Ｄ型フリップフロップ ３ Ｄ型フリップフロップ ４ ＯＲゲート ５ ＯＲゲート ６ インバータ ７ ＯＲゲート ８ ＮＡＮＤゲート １０ 遅延回路 １１ 遅延回路 １２ 遅延回路 １３ 遅延回路 1 D-type flip-flop 2 D-type flip-flop 3 D-type flip-flop 4 OR gate 5 OR gate 6 inverter 7 OR gate 8 NAND gate 10 delay circuit 11 delay circuit 12 delay circuit 12 delay circuit 13 delay circuit
Claims (1)
回路であって、ＤＭＡ要求中でないことを検証しつつリ
フレッシュ要求を受付け出力する手段と、このリフレッ
シュ要求を一時記憶する記憶手段と、この記憶手段によ
り記憶されたリフレッシュ要求をＤＭＡ要求解除により
発効させ出力する手段と、リフレッシュ要求出力中はＤ
ＭＡ要求の出力を抑制する手段とを備え、リフレッシュ
要求とＤＭＡ要求が重なって入力された場合後から入力
された要求を抑制し、既に出力中の要求が終了した際に
出力することを特徴とするメモリ動作調停回路。1. An arbitration circuit for arbitrating an operation request of a memory, which accepts and outputs a refresh request while verifying that a DMA request is not in progress, and a storage means for temporarily storing the refresh request. Means for activating and outputting the refresh request stored by the storage means by releasing the DMA request, and D during the output of the refresh request.
And a means for suppressing the output of the MA request, wherein when the refresh request and the DMA request overlap and are input, the request input later is suppressed, and the request which is already being output is output. A memory operation arbitration circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3311317A JP3072168B2 (en) | 1991-10-31 | 1991-10-31 | Memory operation arbitration circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3311317A JP3072168B2 (en) | 1991-10-31 | 1991-10-31 | Memory operation arbitration circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05128848A true JPH05128848A (en) | 1993-05-25 |
| JP3072168B2 JP3072168B2 (en) | 2000-07-31 |
Family
ID=18015683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3311317A Expired - Fee Related JP3072168B2 (en) | 1991-10-31 | 1991-10-31 | Memory operation arbitration circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3072168B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006059518A (en) * | 2004-07-29 | 2006-03-02 | Magnachip Semiconductor Ltd | Device for preventing process collision based on multiple input signals |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102014112136B3 (en) * | 2014-08-25 | 2015-12-17 | Fujitsu Technology Solutions Intellectual Property Gmbh | Housing for a computer system, computer system and mounting method |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6448297A (en) * | 1987-08-18 | 1989-02-22 | Yokogawa Electric Corp | Dram controller |
| JPH0574151A (en) * | 1991-09-18 | 1993-03-26 | Hitachi Ltd | Emulation circuit for dynamic memory |
-
1991
- 1991-10-31 JP JP3311317A patent/JP3072168B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6448297A (en) * | 1987-08-18 | 1989-02-22 | Yokogawa Electric Corp | Dram controller |
| JPH0574151A (en) * | 1991-09-18 | 1993-03-26 | Hitachi Ltd | Emulation circuit for dynamic memory |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006059518A (en) * | 2004-07-29 | 2006-03-02 | Magnachip Semiconductor Ltd | Device for preventing process collision based on multiple input signals |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3072168B2 (en) | 2000-07-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05274259A (en) | Serial input interface circuit | |
| US4578782A (en) | Asynchronous memory refresh arbitration circuit | |
| JP2005523536A (en) | Method for performing access to a single port memory device, memory access device, integrated circuit device, and method of using an integrated circuit device | |
| US4998030A (en) | Circuit to arbitrate multiple requests for memory access | |
| JPH05128848A (en) | Memory action arbitrating circuit | |
| US4464715A (en) | Memory accessing method | |
| JP3018404B2 (en) | Microprocessor | |
| US3921150A (en) | Three-rank priority select register system for fail-safe priority determination | |
| JP2624388B2 (en) | DMA device | |
| EP0840237A1 (en) | Synchronization of data processor with external bus | |
| JPH03144990A (en) | Memory device | |
| JPS6037998B2 (en) | semiconductor storage device | |
| JP4044536B2 (en) | Display control circuit | |
| US6304931B1 (en) | Access limiting bus control system and method | |
| JP2000132451A (en) | Memory control circuit | |
| JPH11273380A (en) | Lsi operation mode setting signal fetching method and lsi with mode signal fetching function | |
| JP2615504B2 (en) | Microcontroller | |
| JPH0358261A (en) | Arbiter circuit | |
| JPS6226743B2 (en) | ||
| JPH1063566A (en) | Memory arbitrating circuit and electronic circuit | |
| JPH098611A (en) | Pulse generator and data transfer device using the same | |
| JPH02183822A (en) | Arbitrating circuit for local bus | |
| JPH04360217A (en) | Method for reading counter | |
| JPH06103766A (en) | Refresh and arbiter circuit for dram | |
| JPH0767288B2 (en) | Gate pulse controller for thyristor inverter |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080526 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090526 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |